KR100849789B1 - 정전기 방전 필터 - Google Patents

정전기 방전 필터 Download PDF

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KR100849789B1
KR100849789B1 KR1020070013663A KR20070013663A KR100849789B1 KR 100849789 B1 KR100849789 B1 KR 100849789B1 KR 1020070013663 A KR1020070013663 A KR 1020070013663A KR 20070013663 A KR20070013663 A KR 20070013663A KR 100849789 B1 KR100849789 B1 KR 100849789B1
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박광수
임정환
하영진
임봉섭
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삼성전기주식회사
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Abstract

본 발명은, 복수개의 유전체 시트가 적층되고 표면에 적어도 하나의 입력전극, 출력전극, 및 접지전극이 형성된 유전체 바디와, 상기 복수개의 유전체 시트 중 적어도 두 개의 유전체 시트에 형성된 도체패턴이 비아홀을 통해 직렬로 연결되어 상기 입력전극 및 출력전극에 양단이 각각 연결되는 적어도 하나의 인덕터 패턴, 및 상기 복수개의 유전체시트 중 상기 인덕터 패턴이 형성된 유전체 시트를 제외한 다른 유전체 시트에 형성되며 상기 접지전극에 양단이 연결되는 적어도 하나의 접지패턴을 포함하며, 상기 인덕터 패턴은 상기 각각의 유전체 시트에 형성된 도체패턴의 일부가 서로 중첩되는 것을 특징으로 하는 정전기 방전 필터(ELCTROSTATIC DISCHARGE FILTER : 이하 'ESD 필터')를 제공한다.
필터(filter), ESD(electrostatic discharge), 미앤더(meander), 적층(lamination)

Description

정전기 방전 필터 {ELECTROSTATIC DISCHARGE FILTER}
도1은, 종래기술에 따른 칩 다련 LC 필터의 분해사시도이다.
도2는, 종래기술에 따른 칩 다련 LC 필터의 개략 사시도이다.
도3은, 본 발명의 바람직한 실시형태에 따른 ESD 필터의 분해 사시도이다.
도4의 (a) 내지 (d)는, 도3의 실시형태에서 인덕터 패턴이 형성된 유전체 시트의 분해 평면도 및 결합 평면도이다.
도5의 (a) 및 (b)는, 도5의 (a) 및 (b)는, 본 발명의 일실시예에 따른 감쇄(attenuation) 그래프 및 크로스토크(crosstalk) 그래프이다.
도6의 (a) 내지 (d)는, 도6의 (a) 내지 (d)는 종래기술 및 본 발명의 일실시예에 대한 ESD 테스트의 비교예이다.
도7의 (a) 및 (b)는, 본 발명에 따른 접지패턴의 다양한 실시형태의 평면도이다.
<도면의 주요부분에 대한 부호 설명>
30 : 유전체 바디 30a,30b,30c,30d,30e,30f,30g:유전체 시트
L1, L2, L3, L4 : 인덕터 패턴 G : 접지패턴
V11, V12 : 도전성 비아홀 Lij : 도체패턴( i=1,2,3,4 , j=1,2,3)
본 발명은 칩 다련 LC 필터에 관한 것으로서, 보다 상세하게는, 신호 간섭없이 저주파에서 우수한 감쇄특성을 얻을수 있으며, 구조적인 신뢰성을 제공할 수 있는 ESD 필터에 관한 것이다.
일반적으로 칩 다련 LC필터는 적어도 두 개 이상의 LC필터를 포함하는 단일체 구조를 갖는 필터로서, 소정의 캐패시터 및 인덕터 요소에 해당하는 도체패턴을 복수개의 유전체 시트 및 자성체층 상에 형성한 후에, 이를 적층하여 제조된다.
도1은 통상의 칩 다련 LC필터를 나타내는 분해 사시도이다. 상기 칩 다련 LC필터는 접지패턴(G)이 형성된 유전체 시트(10f)을 기준으로 상하에 각각 2 개의 LC 필터를 구성하는 도전패턴이 형성된 구조를 갖는다. 또한, 도1과 같이, 상기 칩 다련 LC필터는 서로 인접한 LC 필터 사이의 간섭을 최소화하기 위해, 상하에 형성된 LC 필터는 상하위치에서 서로 교차하도록 배열될 수 있다.
도1을 참조하면, 중앙에 유전체 시트(10f) 상에 접지패턴(G)이형성되고, 그 상하에 배치된 유전체 시트(10e, 10g)에는 각각 캐패시터(C1, C3 및 C2, C4)가 형성된다. 또한 인덕터(L1, L2, L3)를 구성하는 도전패턴(Lij, 여기서 i=1,2,3이며, j=1,2,3임)이 상기 유전체 시트(10e ~ 10g)의 상하에 배치된 각각 3개의 자성체층(10b, 10c, 10d 및 10h, 10i, 10j)에 형성된다.
이러한 유전체 시트(10e ~ 10g) 및 자성체층(10b, 10c, 10d, 및 10h, 10i, 10j)은 최상부에 커버층(10a)과 함께 적층된 후에, 그 적층체(10)의 각 측면에는 접지단(GND), 입력단(IN1 ~IN4)과 출력단(OUT1~OUT4)을 포함한 외부단자를 형성하여, 도2에 도시된 바와 같이, 4개의 LC 필터가 배열된 칩 다련 LC 필터가 완성된다.
이와 같이, 칩 다련 LC 필터는 복수의 유전체 시트 및 자성체층을 압착시킨 적층체(10)로 이루어지며, 접지패턴이 형성된 유전체 시트은 그 적층체(10) 내에 배치된다. 이러한 접지패턴은 후속 외부단자 형성공정에서 형성될 접지단(GND)과 연결되도록 그 유전체 시트의 양측 모서리까지 연장되며, 상하 인덕터의 상호간섭을 배제하는 차폐역할을 수행할 수 있도록 그 유전체 시트의 모서리를 따라 소정의 영역을 제외한 넓은 영역에 형성된다.
도1에 도시된 바와 같이, 일반적으로 접지패턴은 유전체 시트의 상면에 거의 전체를 점유하는 직사각형으로 형성되기 때문에, 압착공정시에 다른 유전체 시트과 접착가능한 유전체 시트 부분의 면적이 매우 작다. 결과적으로 접지패턴이 형성된 유전체 시트은 다른 유전체 시트이나 자성체층에 비하여 협소한 압착면적을 가지게 되고, 통상의 압착공정에 의한 경우 유전체 시트 사이의 접착불량으로 박리현상(delaminaion)이 쉽게 발생될 수 있다.
또한, 상기 접지패턴의 면적을 넓게 형성함으로써 접지 패턴이 절단 마진(margin)에 가깝게 설계되어 도금액의 침투에 의한 특성열화 현상이 발생될 수 있다.
또한, 높은 인덕턴스 값을 구현하기 위해 나선형 혹은 길이가 긴 굴절형 패턴을 적용함으로써 인접 패턴간 신호 누설의 가능성이 있으며, 상호 인덕턴스에 의해 인덕턴스 값이 낮아져 저주파 노이즈를 제거하기에는 부적합한 감쇄특성이 얻어질 수 있다.
본 발명은 상기한 문제점을 해결하기 위해서, 원하는 인덕턴스 값을 구현하기 위해 적어도 하나의 자로경을 형성할 수 있는 인덕터 패턴을 제공하며, 캐패시터 패턴을 삭제하고 코일 사이의 기생 캐패시턴스에 의한 ESD(electrostatic discharge) 특성을 구현하고, 접지패턴의 형상을 조절하여 신뢰성을 개선하는 것을 목적으로 한다.
본 발명은, 복수개의 유전체 시트가 적층되고 표면에 적어도 하나의 입력전 극, 출력전극, 및 접지전극이 형성된 유전체 바디와, 상기 복수개의 유전체 시트 중 적어도 두 개의 유전체 시트에 형성된 도체패턴이 비아홀을 통해 직렬로 연결되어 상기 입력전극 및 출력전극에 양단이 각각 연결되는 적어도 하나의 인덕터 패턴, 및 상기 복수개의 유전체시트 중 상기 인덕터 패턴이 형성된 유전체 시트를 제외한 다른 유전체 시트에 형성되며 상기 접지전극에 양단이 연결되는 적어도 하나의 접지패턴을 포함하며, 상기 인덕터 패턴은 상기 각각의 유전체 시트에 형성된 도체패턴의 일부가 서로 중첩되는 것을 특징으로 하는 정전기 방전 필터(ELCTROSTATIC DISCHARGE FILTER : 이하 'ESD 필터')를 제공한다.
상기 유전체 시트는, 산화아연(ZnO)을 포함하는 바리스터 시트일 수 있다.
상기 도체패턴은, 미앤더 라인 형태일 수 있으며, 이 때, 상기 미앤더 라인 형태의 도체패턴의 중첩된 부분을 흐르는 전류의 방향이 동일하게 형성될 수 있다. 또한, 상기 적어도 하나의 인덕터 패턴은, 인접한 유전체층에 형성된 미앤더 라인 형태의 도체패턴 사이에 적어도 하나의 자로경을 갖도록 형성될 수 있다.
상기 도체패턴은 스파이럴 형태일 수도 있다.
상기 접지패턴은, 연속된 층에 각각 형성될 수 있다.
상기 적어도 하나의 인덕터 패턴은, 상기 접지패턴이 형성된 유전체 시트의 상층부에 형성되는 제1 및 제3 인덕터 패턴, 및 상기 접지패턴이 형성된 유전체 시트의 하층부에 형성되는 제2 및 제4 인덕터 패턴을 포함할 수 있다.
상기 접지패턴은, 서로 분리되어 형성된 두 개의 접지용 도전패턴, 및 상기 두 개의 접지용 도전패턴을 연결하며, 상기 접지용 도전패턴보다 좁은 폭을 갖는 연결용 도전라인을 포함할 수 있다. 이 때, 상기 접지용 도전패턴은 유전체 시트의 일측영역 및 이에 대향하는 타측영역에 형성되며, 상기 연결용 도전라인은 상기 유전체 시트의 중심부에 형성될 수 있으며, 상기 연결용 도전라인은, 상기 유전체 시트의 중심부로 갈수록 폭이 좁아지는 계단형태일 수 있다.
상기 접지용 도전패턴과 상기 연결용 도전라인은 일체로 형성될 수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도3은, 본 발명의 바람직한 실시형태에 따른 정전기 방전 필터(ELECTROSTATIC DISCHARGE FILTER : 이하 'ESD 필터')의 분해 사시도이다.
도3을 참조하면, 본 실시형태의 ESD 필터는 인덕터 패턴이 형성된 유전체 시트(30a, 30b, 30c, 30e, 30f, 30g) 및 접지패턴(G)이 형성된 유전체 시트(30d)가 적층되어 이루어진다.
상기 유전체 시트(30a 내지 30g)는, ZnO 바리스터 조성물, ZnO와 자성체 혼 합물, 또는 자성체와 ZnO 이종접합을 이용하여 구현될 수 있다.
상기 인덕터 패턴(L1, L2, L3, L4)은 각각 세 개의 유전체 시트(30a, 30b, 30c 또는 30e, 30f, 30g) 상에 미앤더 라인 형태의 도체패턴이 형성되고 도전성 비아홀을 통해 직렬로 연결된다. 상기 도체패턴은 스파이럴 형태로 형성될 수도 있다.
본 실시 형태에서는 캐패시터 패턴을 별도로 형성하지 않고, 상기 인덕터 패턴을 구성하는 미앤더 라인형태의 도체패턴이 형성된 각 유전체 시트 사이의 기생 캐패시턴스 및 상기 인덕터 패턴과 접지패턴(G) 사이의 기생 캐패시턴스에 의해 ESD 특성을 구현하도록 하였다.
이처럼, 기생용량에 의한 캐패시턴스를 구현함으로써 고속 데이터 처리에 적합한 저용량이면서 높은 수준의 ESD 레벨을 갖는 복합 필터를 구현할 수 있다.
상기 도체패턴이 형성된 복수개의 유전체 시트가 적층되어 형성되는 인덕터 패턴(L1, L2, L3, L4)은 각각 세 개의 미앤더 라인 형태의 도체패턴이 도전성 비아홀을 통해 연결되어 형성된 것으로서, 각각의 인덕터 패턴의 형태는 동일하게 하였다.
이하에서는, 제1 인덕터 패턴(L1)에 대해서만 설명하겠다.
상기 제1 인덕터 패턴(L1)은 세 개의 유전체 시트(30a, 30b, 30c) 상에 각각 형성된 미앤더 라인 형태의 도체패턴(L11, L12, L13)이 각각 도전성 비아홀(V11, V12)을 통해 연결되어 형성된다. 상기 제1 인덕터 패턴(L1)의 양단은 각각 입력단(IN1) 및 출력단(OUT1)에 연결된다.
제1 도체패턴(L11)은, 일단을 입력단(IN1)으로 제공하고, 타단은 다른 유전체 시트의 도체패턴과 연결되는 비아홀(V11)에 연결되어 있다. 상기 제1 도체패턴(L11)은 수직으로 절곡된 미앤더 라인 형태로 구현되어 있다.
제2 도체패턴(L12)은, 일단은 상기 제1 도체패턴(L11)과 연결되는 비아홀(V11)에 연결되고, 타단은 다른 유전체 시트의 도체패턴과 연결되는 비아홀(V12)에 연결된다. 상기 제2 도체패턴(L12)은, 수직으로 절곡된 미앤더 라인 형태로 구현된다. 상기 제2 도체패턴의 일부는 상기 제1 도체패턴의 일부와 중첩되게 형성된다.
제3 도체패턴(L13)은, 일단은 상기 제2 도체패턴(L12)과 연결되는 비아홀(V12)에 연결되고, 타단은 출력단(OUT1)으로 제공된다. 상기 제3 도체패턴(L13)은, 수직으로 절곡된 미앤더 라인 형태로 구현된다. 상기 제3 도체패턴의 일부는 상기 제1 및 제2 도체패턴의 일부와 각각 중첩되게 형성된다.
상기 제1 도체패턴(L11) 내지 제3 도체패턴(L13)은 상기 비아홀(V11, V12)을 통해 직렬로 연결되어 하나의 인덕터 패턴(L1)을 형성한다.
이처럼, 복수개의 유전체 시트 상에 각각 미앤더 라인 형태의 도체패턴을 형성하고, 상기 복수개의 도체패턴을 비아홀을 통해 연결함으로써 하나의 인덕터 패턴을 형성하는 것은, 인덕터 패턴의 물리적인 길이를 크게 함으로써 인덕턴스를 증가시키기 위함이다.
또한, 상기 인덕터 패턴을 형성하는 복수개의 도체패턴은, 각각의 일부가 중첩되도록 형성되며, 이 때, 상기 도체패턴의 중첩되는 부분을 흐르는 전류의 방향이 서로 동일한 방향이 되도록 형성되는 것이 바람직하다. 이처럼 중첩된 미앤더 라인을 흐르는 전류방향이 동일하게 형성함으로써 인접한 유전체 시트 상에 형성된 미앤더 라인 도체패턴에 의해 코일의 자로경(磁路徑)이 형성될 수 있다.
이렇게 미앤더 라인 형태의 도체패턴을 사용하고, 도체패턴으로 코일의 자로경을 형성함으로써, 인덕터 패턴의 길이를 증가시키는 효과가 있다. 따라서, 이러한 코일 형상은 우수한 감쇄특성의 구현에 적합하다.
상기 제1 인덕터 패턴(L1)과 제2 인덕터 패턴(L2) 사이에는 접지패턴(G)이 형성된 유전체 시트(30d)가 적층된다.
상기 접지패턴(G)은 양단이 접지단자(GND)에 연결되며, 상기 제1 인덕터 패턴(L1) 및 제2 인덕터 패턴(L2) 사이의 전자기적 간섭에 대한 차폐역할을 한다. 또한, 상기 제3 인덕터 패턴(L3) 및 제4 인덕터 패턴(L4) 사이의 전자기적 간섭을 차폐하는 역할을 할 수 있다.
본 실시형태와 같이 접지패턴(G)을 기준으로 상층부에 제1 인덕터 패턴(L1) 및 제3 인덕터 패턴(L3)을 형성하고, 하층부에 제2 인덕터 패턴(L2) 및 제4 인덕터 패턴(L4)을 형성한 경우, 인덕터 패턴 사이의 신호 간섭을 줄일 수 있어 우수한 감쇄특성을 얻을 수 있다. 또한, 인덕터 패턴 사이의 간섭을 최소화하기 위해 상하에 형성된 인덕터 패턴은 서로 교차하도록 배열될 수 있다.
상기 접지패턴은 연속된 층에 각각 형성된 복수층으로 할 수 있다.
상기 유전체 시트 상에 형성되는 도체패턴 등은 Ag, AgPd, Pd, 또는 Pt 를 사용할 수 있다.
상기 유전체 시트가 적층되어 형성되는 유전체 바디는 도2에 도시한 바와 같이 일측면에 4개의 입력단자가 형성되고, 상기 일측면에 대향하는 타측면에 4개의 출력단자가 형성된다. 그리고, 입출력 단자가 형성되지 않은 측면에는 접지단자가 각각 형성되도록 할 수 있다. 상기 유전체 바디에 형성되는 외부단자는 Ag, AgPd, AgPt등을 사용하여 도금할 수 있다.
도4의 (a) 내지 (c)는, 도3의 실시형태에서 인덕터 패턴을 이루는 미앤더 라인 형태의 도체패턴이 형성된 복수개의 유전체 시트 평면도이다.
도4의 (a) 내지 (c)를 참조하면, 각각의 유전체 시트(40a, 40b,40c) 상에는 미앤더 라인 형태의 도체패턴(41, 42, 43)이 각각 형성된다. 상기 도체패턴은 Ag, AgPd, Pd, 또는 Pt를 사용하여 형성될 수 있다.
상기 각각의 도체패턴(41, 42, 43)은 수직으로 절곡된 미앤더 라인형태인 것이 바람직하다. 상기 각각의 도체패턴은 비아홀을 통해 직렬로 연결되어 하나의 인덕터 패턴을 형성한다.
상기 인덕터 패턴에서는 상기 각각의 도체패턴을 따라 전류가 흐르게 된다. 전류가 흐르는 방향은 화살표로 나타내었다.
즉, 제1 유전체 시트(40a) 상에 형성된 제1 도체패턴(41)의 입력단(IN1)으로 전류가 유입되고, 상기 도체패턴(41)의 절곡 형태를 따라 전류가 흐르게 된다. 전류가 흐르는 방향은, 제1 도체패턴(41)의 제1 라인(41a), 제2 라인(41b), 및 제3 라인(41c)의 순서가 된다. 상기 제1 도체패턴(41)을 흐른 전류는 도전성 비아홀(V1)을 통해 제2 유전체 시트(40b)에 형성된 제2 도체패턴(42)으로 흐르게 된다.
상기 제2 도체패턴(42)에서는 제1 라인(42d), 제2 라인(42c), 제3 라인(42b), 및 제4 라인(42a)의 순서로 전류가 흐르게 되고 도전성 비아홀(V2)을 통해 제3 유전체 시트(40c)에 형성된 제3 도체패턴(43)으로 흐르게 된다.
상기 제3 도체패턴(43)에서는 제1 라인(43a), 제2 라인(43b), 및 제3 라인(43c)의 순서를 따라 전류가 흐르게 되고 출력단(OUT1)을 통해 외부로 흘러나간다.
도4의 (d)는, 상기 도4의 (a) 내지 도4의 (c)의 도체패턴이 형성된 유전체 시트을 적층한 유전체 바디의 투명 평면도이다.
도4의 (d)를 참조하면, 각각의 유전체 시트(40a, 40b, 40c)에 형성된 미앤더 라인 형태의 도체패턴(41, 42, 43)은 서로 일부가 중첩된다. 또한, 중첩된 부분에서의 전류의 방향은 서로 동일하게 된다. 본 실시형태에서는 상기 도체패턴을 흐르는 전류에 의해 두 개의 자로경(C1, C2)이 형성된다.
즉, 제1 자로경(C1)은, 상기 제1 도체패턴(41)에서 제3 라인(41c)을 흐르는 전류, 비아홀(V1)을 통해 제2 도체패턴(42)의 제1 라인(42d) 및 제2 라인(42c)을 흐르는 전류에 의해 형성된다.
제2 자로경(C2)은, 상기 제2 도체패턴(42)에서 제4 라인(42a)을 흐르는 전류, 비아홀(V2)을 통해 제3 도체패턴(42)의 제1 라인(43a)을 흐르는 전류에 의해 형성된다.
본 실시형태와 같이 각각의 유전체 시트에 형성되는 도체패턴은 미앤더 라인 형태로 구현하여 한정된 유전체 시트 상에 형성되는 도체패턴의 인덕턴스를 크게 할 수 있으며, 또한, 적층되는 유전체 시트의 도체패턴 사이에 자로경(磁路徑)이 형성되도록 함으로써, 인덕턴스가 증폭되는 효과가 있다.
이와 같이 인덕터의 길이를 증가시킴으로써, 인덕턴스 값을 크게 형성할 수 있어 우수한 감쇄특성을 얻을 수 있다. 이러한 효과에 의해 본 실시형태의 필터는 서지 필터(surge filter)로서의 역할을 할 수 있게 된다.
도5의 (a) 및 (b)는, 본 발명의 일실시예에 따른 감쇄(attenuation) 그래프 및 크로스토크(crosstalk) 그래프이다.
본 발명의 일실시예에서는, 상기 도3에서와 같이 제1 및 제3 인덕터 패턴을 접지층의 상부에 형성하고, 제2 및 제4 인덕터 패턴은 접지층의 하부에 형성하였다. 또한, 상기 각각의 인덕터 패턴은 도4 에서와 같이 복수개의 미앤더라인 도체패턴이 적층되어 형성되고, 상기 적층된 미앤더라인의 일부가 중첩되며, 상기 중첩된 미앤더 라인 도체패턴을 흐르는 전류는 동일한 방향을 갖도록 형성되었다.
도5의 (a)를 참조하면, 본 발명의 일실시예에서 주파수(㎓)에 대한 감쇄특성(㏈)이 나타나 있다. 즉, 약 300㎒ 이하의 저주파 대역에서 감쇄특성이 -10㏈ 이상으로 나타난다. 따라서, 본 실시예에서는 약 300㎒ 이하의 저주파에서 우수한 감쇄특성을 갖는 ESD 필터를 얻을 수 있다.
도5의 (b)를 참조하면, 본 발명의 일실시예에서의 주파수(㎓)에 대한 크로스 토크(㏈)가 나타나 있다.
크로스토크란, 인접 코일간의 누설신호에 의한 혼선의 정도를 나타내는 것으로서, 신호 누설이 클수록 크로스토크값이 -10dB 근처로 나타난다. 통상적으로는 -20dB 이하의 크로스토크값을 나타내는 필터에 대해서는 작동에 문제가 없는 것으로 보고 있다.
본 실시예에서는, 저주파 대역 뿐만 아니라 고주파 대역에서도 크로스토크가 -20dB 이하로 나타나는 것을 볼 수 있다. 즉, 인접 코일간의 신호누설에 의한 혼선 이 적게 나타난다.
도6의 (a) 내지 (d)는 종래기술 및 본 발명의 일실시예에 대한 ESD 테스트의 비교예이다.
도6의 (a) 및 (b)는, 종래기술에 따른 ESD 필터에 각각 15[㎸] 및 25[㎸]의 전압을 가했을 때 필터의 전압 변화율을 나타낸 것이다.
도6의 (a) 및 (b)를 참조하면, 필터에 15[㎸]의 전압을 가했을 때, 전압변화율이 약 -12 ~ 2 % 정도로 나타나며, 25[㎸]의 전압을 가했을 때는 전압변화율이 약 -18 ~ -4 % 정도로 크게 나타난다.
도6의 (c) 및 (d)는, 본 발명의 일실시예에 따른 ESD 필터에서 각각 15[㎸] 및 25[㎸]의 전압을 가했을 때 필터의 전압 변화율을 나타낸 것이다.
본 실시예에서의 ESD 필터는, 상기 도3에서와 같이 제1 및 제3 인덕터 패턴을 접지층의 상부에 형성하고, 제2 및 제4 인덕터 패턴은 접지층의 하부에 형성하였다. 또한, 상기 각각의 인덕터 패턴은 도4 에서와 같이 복수개의 미앤더라인 도체패턴이 적층되어 형성되고, 상기 적층된 미앤더라인의 일부가 중첩되며, 상기 중첩된 미앤더 라인 도체패턴을 흐르는 전류는 동일한 방향을 갖도록 형성되었다.
도6의 (c) 및 (d)를 참조하면,본 실시예에서의 ESD 필터에 15[㎸]의 전압을 가했을 때, 전압변화율이 약 -2 ~ 0 % 정도로 작게 나타나며, 25[㎸]의 전압을 가했을 때는 전압변화율이 약 -7 ~ 5 % 정도로 나타난다.
즉, 종래기술에 따른 ESD 필터에 비해 본 발명의 일실시예에 따른 ESD 필터 의 경우 외부의 전압변화에 따른 ESD 필터의 기능이 훨씬 안정적인 것을 볼 수 있다.
도7의 (a) 및 (b)는, 본 발명의 접지패턴의 다양한 실시형태를 나타낸 평면도이다.
도7의 (a)를 참조하면, 본 실시형태에서는 유전체 시트(50d)의 양측에 각각 직사각형 형태의 접지용 도전패턴(G1, G2)이 형성되고, 상기 접지용 도전패턴을 연결하는 연결용 도전라인(G3)이 형성된다.
상기 접지용 도전패턴(G1, G2)은 칩단위 캐패시터 절단작업시 충분한 마진을 갖도록 상기 유전체 시트의 일측면으로부터 소정거리(M1) 이격되어 형성된다. 상기 접지용 도전패턴(G1, G2)을 연결하는 연결용 도전라인(G3)은, 상기 유전체 시트의 일측면으로부터 소정거리(M2) 이격되도록 형성된다. 바람직하게는, 상기 유전체 시트의 일측면으로부터 접지용 도전패턴(G1,G2)까지의 이격거리(M1)보다 상기 유전체 시트의 일측면으로부터 상기 연결용 도전라인(G3)까지의 이격거리(M2)가 더 크게 형성될 수 있다. 상기 유전체 시트의 일측면으로부터 상기 접지용 도전패턴(G1, G2)까지의 이격거리(M2)는 250㎛이상으로 형성되는 것이 바람직하다.
상기 접지용 도전패턴(G1, G2) 및 연결용 도전라인(G3)은, 상기 유전체 시 트(50d)의 일측면 및 이에 대향하는 타측면으로부터 동일간격 이격되도록 형성되는 것이 바람직하다.
이처럼, 유전체 시트의 양측에 직사각형의 접지용 도전패턴(G1, G2)을 형성하고, 상기 접지용 도전패턴의 폭(W1)보다 좁은 폭(W2)을 갖는 연결용 도전라인(G3)을 형성하여 상기 접지용 도전패턴을 연결함으로써, 접지패턴(G)의 가운데 부분에 대해 충분한 마진영역을 확보할 수 있다. 따라서, 유전체 시트의 외곽에 입출력 단자를 형성시 도금액이 유전체 시트 사이에 스며들어 상기 접지패턴에 접촉되는 것을 방지할 수 있다.
또한, 상기 연결용 도전라인(G3)의 폭(W2)을 양측의 접지용 도전패턴(G1,G2)의 폭(W1)보다 좁게 형성함으로써, 적층공정시 압착에 필요한 유전체 시트 영역(g)을 충분히 확보할 수도 있다. 이와 같이 확보된 접지용 도전패턴 사이의 유전체 시트 영역은 다른 유전체 시트과 적층될 때에 보다 견고하게 압착되어, 유전체 시트간에 발생되는 박리현상을 효과적으로 방지할 수 있다.
상기와 같이 접지용 도전패턴(G1,G2)을 연결하는 연결용 도전라인(G3)의 폭(W2)은, 접지패턴으로의 최소한의 역할을 할 수 있도록 소정의 폭을 유지함이 바람직하다.
도7의 (b)는 본 발명의 다른 실시형태에 따른 접지패턴의 평면도이다.
도7의 (b)를 참조하면, 본 실시형태에서는 유전체 시트(60d)의 양측부에 각각 소정의 영역을 갖는 접지용 도전패턴(G1, G2)이 형성되고, 상기 접지용 도전패턴을 연결하는 연결용 도전라인(G3, G4, G5)이 형성된다.
본 실시형태의 연결용 도전라인은, 제1 연결용 도전라인(G3, G4) 및 제2 연결용 도전라인(G5)이 연결되어 형성되며, 상기 제1 연결용 도전라인(G3,G4)의 폭(W2)은 제2 연결용 도전라인(G5)의 폭(W3)보다 크게 형성될 수 있다. 즉, 본 실시형태에서는 연결용 도전라인이 계단 형태로 형성될 수 있다.
이처럼, 유전체 시트의 양측에 직사각형의 접지용 도전패턴(G1, G2)을 형성하고, 상기 접지용 도전패턴의 폭보다 좁은 제1 및 제2 연결용 도전라인(G3, G4, G5)을 형성하여 상기 접지용 도전패턴을 연결함으로써, 접지패턴의 가운데 부분에 대해 충분한 마진영역을 확보할 수 있다. 따라서, 유전체 시트의 외곽에 입출력 단자를 형성시 도금액이 유전체 시트 사이에 스며들어 상기 접지패턴에 침투되는 것을 방지할 수 있다.
또한, 상기 연결용 도전라인(G3, G4, G5)의 폭(W2, W3)을 양측의 접지용 도전패턴(G1,G2)의 폭(W1)보다 좁게 형성함으로써, 적층공정시 압착에 필요한 유전체 시트영역을 충분히 확보할 수도 있다. 이와 같이 확보된 접지용 도전패턴 사이의 유전체 시트 영역은 다른 유전체 시트과 적층될 때에 보다 견고하게 압착되어, 유전 체 시트간에 발생되는 박리현상을 효과적으로 방지할 수 있다.
상기와 같이 접지용 도전패턴(G1,G2)을 연결하는 연결용 도전라인(G3, G4, G5)의 폭(W2, W3)은, 접지패턴으로의 최소한의 역할을 할 수 있도록 소정의 폭을 유지함이 바람직하다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 즉, 미앤더라인으로 이루어진 인덕터 패턴의 형태, 접지패턴의 형태 등은 다양하게 구현될 수 있다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명에 따르면, 원하는 인덕턴스값을 구현할 수 있어서 저주파 노이즈 제거에 효과적이며, 인접 인덕터 사이의 신호누설이 적은 필터를 구현할 수 있으며, 또한, 접지패턴의 형상을 변경함으로써 도금액 침투에 대한 신뢰성을 개선할 수 있는 ESD 필터를 얻을 수 있다.

Claims (11)

  1. 복수개의 유전체 시트가 적층되고 표면에 적어도 하나의 입력전극, 출력전극, 및 접지전극이 형성된 유전체 바디;
    상기 복수개의 유전체 시트 중 적어도 두 개의 유전체 시트에 형성된 도체패턴이 비아홀을 통해 직렬로 연결되어 상기 입력전극 및 출력전극에 양단이 각각 연결되는 적어도 하나의 인덕터 패턴; 및
    상기 복수개의 유전체시트 중 상기 인덕터 패턴이 형성된 유전체 시트를 제외한 다른 유전체 시트에 형성되며 상기 접지전극에 양단이 연결되는 적어도 하나의 접지패턴을 포함하며,
    상기 인덕터 패턴은 상기 각각의 유전체 시트에 형성된 도체패턴의 일부가 서로 중첩되는 것을 특징으로 하는 정전기 방전 필터(ELCTROSTATIC DISCHARGE FILTER : 이하 'ESD 필터')
  2. 제1항에 있어서,
    상기 유전체 시트는,
    산화아연(ZnO)을 포함하는 바리스터 시트인 것을 특징으로 하는 ESD 필터.
  3. 제1항에 있어서,
    상기 도체패턴은,
    미앤더 라인 형태인 것을 특징으로 하는 ESD 필터.
  4. 제3항에 있어서,
    상기 적어도 하나의 인덕터 패턴은,
    상기 미앤더 라인 형태의 도체패턴의 중첩된 부분을 흐르는 전류의 방향이 동일하게 형성된 것을 특징으로 하는 ESD 필터.
  5. 제3항에 있어서,
    상기 적어도 하나의 인덕터 패턴은,
    인접한 유전체층에 형성된 미앤더 라인 형태의 도체패턴 사이에 적어도 하나의 자로경을 갖도록 형성된 것을 특징으로 하는 ESD 필터.
  6. 제1항에 있어서,
    상기 접지패턴은,
    연속된 층에 각각 형성되는 것을 특징으로 하는 ESD 필터.
  7. 제1항에 있어서,
    상기 적어도 하나의 인덕터 패턴은,
    상기 접지패턴이 형성된 유전체 시트의 상층부에 형성되는 제1 및 제3 인덕 터 패턴; 및
    상기 접지패턴이 형성된 유전체 시트의 하층부에 형성되는 제2 및 제4 인덕터 패턴을 포함하는 것을 특징으로 하는 ESD 필터.
  8. 제1항에 있어서,
    상기 접지패턴은,
    서로 분리되어 형성된 두 개의 접지용 도전패턴; 및
    상기 두 개의 접지용 도전패턴을 연결하며, 상기 접지용 도전패턴보다 좁은 폭을 갖는 연결용 도전라인을 포함하는 것을 특징으로 하는 ESD 필터.
  9. 제8항에 있어서,
    상기 접지용 도전패턴은 유전체 시트의 일측영역 및 이에 대향하는 타측영역에 형성되며,
    상기 연결용 도전라인은 상기 유전체 시트의 중심부에 형성되는 것을 특징으로 하는 ESD 필터.
  10. 제9항에 있어서,
    상기 연결용 도전라인은,
    상기 유전체 시트의 중심부로 갈수록 폭이 좁아지는 계단형태인 것을 특징으로 하는 ESD 필터.
  11. 제8항에 있어서,
    상기 접지용 도전패턴과 상기 연결용 도전라인은 일체로 형성된 것을 특징으로 하는 ESD 필터.
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