JP3053613B2

JP3053613B2 - 集積回路

Info

Publication number: JP3053613B2
Application number: JP10196834A
Authority: JP
Inventors: デービッド・ルイス・ハラム; ケネス・ジェイ・シュタイン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-07-13
Filing date: 1998-07-13
Publication date: 2000-06-19
Anticipated expiration: 2018-07-13
Also published as: JP2000040789A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関し、
さらに詳細には、半導体基板上に製造される渦巻きイン
ダクタおよび他の受動構成要素に関する。

【０００２】

【従来の技術】アナログ用途および無線用途用に設計さ
れたＲＦデバイスおよびマイクロ波デバイスは、一般
に、周波数範囲およびトランジスタ動作速度のためにＩ
ＩＩ−Ｖ族ガリウムヒ素（ＧａＡｓ）材料を使用して製
造されている。

【０００３】従来のシリコン・バイポーラ技術およびＣ
ＭＯＳ技術が最新技術を進歩させ続け、特にバイポーラ
回路がＧａＡｓ集積回路の動作周波数に近づくにつれ
て、回路設計者は、大手メーカにおいて使用される低コ
スト、高収量、大ウエハ直径のシリコン・ファンドリを
利用して、いわゆる「ＩＩＩ−Ｖ族」構成要素の性能に
匹敵しうる集積回路を製造するようになった。

【０００４】アナログ／混合信号回路の重要な構成要素
は受動素子である。受動素子、すなわちインダクタおよ
び金属−絶縁体−金属（ＭＩＭ）コンデンサは、特に電
圧制御発振器（ＶＣＯ）中のタンク回路の一部として高
周波アナログ・デバイス中で必要とされる。

【０００５】１０〜１８オーム・センチメートルのシリ
コンとＩＩＩ−Ｖ族材料との主要な差の１つは、シリコ
ンの比較的低い基板抵抗率であり、これは、１〜３桁程
度低くなりうる。この低い抵抗率はバイポーラ・デバイ
スの機能にとって必要であるが、受動素子、特にオンチ
ップ・インダクタのクオリティ（Ｑ）ファクタが著しく
劣化する。例えば、直列共振ＬＣ回路のＱは、共振周波
数におけるインダクタまたはコンデンサのリアクタンス
を回路中の直列抵抗で割った値によって決定され、Ｑ＝
Ｘ／Ｒで表される。Ｘは、インダクタのリアクタンス
（２πｆＬ）またはコンデンサのリアクタンス（１／２
πｆＣ）であり、Ｒは抵抗である。これらのインダクタ
には、基板に対する容量損失があり、それらのインダク
タンスおよびＱファクタが高い周波数範囲において大き
く低下する。シリコン基板上のインダクタ用のシミュレ
ーション（ＳＰＩＣＥ）モデルは、クオリティ（Ｑ）値
に悪影響を及ぼすファクタとして「インダクタ−基板間
容量」を挙げている。

【０００６】シリコン技術またはシリコン・ゲルマニウ
ム技術では、（ＩＩＩ−Ｖ族材料と比較して）抵抗率の
比較的低い基板を使用して、デバイス間のクロストーク
および雑音を少なくする。低抵抗率ウエハ上に製造され
るオンチップ・インダクタは、一般に不十分なＱファク
タを有し、チップ・メーカは、追加の製造コストおよび
複雑さを加えるオンチップ解決策または外来オンチップ
解決策あるいはその両方を実施せざるを得ない。

【０００７】

【発明が解決しようとする課題】本発明は、低いＱおよ
び低い自己共振周波数を有する渦巻きインダクタなど受
動構成要素の問題を克服する。

【０００８】

【課題を解決するための手段】本発明の集積回路は、半
導体基板と、半導体基板中に形成された互いに実質上平
行な複数の離間したトレンチであって、半導体基板の抵
抗よりも大きい抵抗を有する材料で充填された分離トレ
ンチと、前記複数の分離トレンチを実質的に覆うように
半導体基板中に形成され、二酸化ケイ素、窒化ケイ素、
およびポリシリコンからなるグループから選択される材
料で充填された、前記分離トレンチよりも浅いトレンチ
と、半導体基板上に形成された絶縁層と、前記複数の分
離トレンチ上の前記絶縁層の領域上に形成された、イン
ダクタなどの受動構成要素とを含み、受動構成要素の下
の前記複数の分離トレンチが半導体基板の抵抗に対して
高い抵抗領域を形成する。本発明は、基板に対する容量
損失を低減し、それによりオンチップ・インダクタのＱ
値をさらに高める簡単な技法（トレンチ）を提供する。

【０００９】本発明はさらに、電子デバイスがその上に
製造される真性シリコン半導体基板領域を、真性ポリシ
リコンで充填された酸化物被覆のディープ（深い）トレ
ンチによって形成された高抵抗領域で置換し、それによ
り電子デバイスの基板に対する容量損失を低減する方法
を提供する。電子デバイスがインダクタである場合、こ
の技法は、インダクタのピークＱファクタを高める。

【００１０】本発明はさらに、１つまたは複数の高Ｑイ
ンダクタがその上に製造される、基板中にディープ・ト
レンチのアレイを製造する方法を提供する。

【００１１】本発明はさらに、回路間の電子クロストー
クに対して物理的障壁を形成するために半導体基板中に
エッチングされるディープ・トレンチを形成することに
よってバイポーラ・デバイスを分離する方法を提供す
る。

【００１２】本発明はさらに、半導体基板中にエッチン
グされ、次いで低圧化学気相付着（ＬＰＣＶＤ）によっ
て付着した酸化物で被覆され、ＬＰＣＶＤ真性ポリシリ
コンで充填されるトレンチを提供する。

【００１３】本発明はさらに、できるだけ多くの真性シ
リコン基板領域を酸化物／ポリシリコン充填ディープ・
トレンチで置換し、実質上ただで、基板に対する容量損
失が低減される方法を提供する。Ｑファクタの測定可能
な増大が実現する。

【００１４】さらに、インダクタなど電子デバイスの下
のディープ・トレンチの総面積を最大にし、かつ設計の
グランド・ルールを維持することが望ましい。隣接する
電子デバイス要素に衝撃を与えないように適切なトレン
チ幅、およびトレンチ間の間隔を維持しなければならな
い。

【００１５】本発明はさらに、シリコンなど半導体基板
のディープ・トレンチ置換を最大にするためにインダク
タなど電子デバイスの下の全領域を覆う「クロスハッチ
した」トレンチの領域を提供する。

【００１６】本発明はさらに、一般にＣＭＯＳ集積回路
中で使用される単一レベルまたは多重レベル金属層から
構成される渦巻きインダクタを提供する。

【００１７】

【発明の実施の形態】次に図面を参照すると、図１に集
積回路１０の断面図が示されている。インダクタ２０が
その上に形成されるＳｉやＳｉＧｅなど半導体である基
板１２が示されている。基板１２中には、分離トレンチ
３０が製造されている。分離トレンチ３０は、デバイス
分離またはコンデンサ電荷記憶のために基板１２中にエ
ッチングされる。分離トレンチ３０の深さは、可変であ
り、設計グランド・ルールおよびデバイス動作ガイドラ
インによって決定される。インダクタのクオリティ
（Ｑ）ファクタを最大にする好ましい実施形態は、分離
トレンチ３０をシリコン基板１２中にできるだけ深く、
例えば４μｍないし１０μｍの範囲内でエッチングする
ことである。分離トレンチ３０は、一般に基板１２の表
面１４に対して深さ６μｍであり、一般に幅１μｍであ
り、中心間間隔２．５μｍで離間する。浅いトレンチ１
５は、上面１４中に形成され、分離トレンチ３０が形成
され、かつ材料で充填された後で材料で充填される。

【００１８】図２に、分離トレンチ３０の一部の拡大図
を示す。分離トレンチ３０中には、２ないし５００（キ
ロオーム）などの範囲内で半絶縁材料または高抵抗材料
の層または複数の層がある。例えば真性ポリシリコンな
どの材料３５は、トレンチ３０の底面から、例えばシリ
コンなどの基板１２の表面１４まで充填されるか、また
は共形付着で充填し、かつエッチバック方法または平坦
化方法によって基板１２の表面１４から余分の膜を除去
することによって充填される。本発明の好ましい実施形
態は、低圧化学気相付着テトラエチルオルトケイ酸塩
（ＬＰＣＶＤＴＥＯＳ）などによってトレンチ３０の
内壁面を数千オングストロームの酸化ケイ素３２で被覆
することである。酸化ケイ素３２は共形度が高い。酸化
ケイ素３２または他の絶縁体を付着または形成した後、
トレンチ３０を、例えばドープされていないＬＰＣＶＤ
ポリシリコンなどの材料３５で過充填する。材料３５お
よび上面１４は、化学機械研磨（ＣＭＰ）によって平坦
化する。二酸化ケイ素３２に代えて、窒化ケイ素を用い
ることもできる。

【００１９】追加の処理ステップを実施して、例えば深
さ５５００オングストロームの浅いトレンチ１５を上面
１４の下に形成する。浅いトレンチ１５は、トレンチ３
０の上部を除去し、また上面が長方形形状または正方形
形状を有するようにすべてのトレンチよりも広く、かつ
すべてのトレンチと同じ長さか、またはすべてのトレン
チよりも長い。浅いトレンチ１５は二酸化ケイ素、窒化
ケイ素または真性ポリシリコンのような材料で充填され
る。

【００２０】また、追加のステップを実施して、バイポ
ーラｎ型およびｐ型ＦＥＴなどのデバイスを基板１２中
に形成する。

【００２１】上面１４の上には、金属層３７、３８、３
９から構成されるメタライゼーションの３つの層が示さ
れている。金属層３７、３８、３９をそれぞれ絶縁層４
１、４２、４３上に形成する。ビアまたはスタッドをそ
れぞれ絶縁層４１、４２、４３中に穿孔し、タングステ
ン、Ａｌ、ＡｌＣｕ、Ａｌ₂Ｃｕ、およびＣｕからなる
グループから選択される金属など導電性金属で充填し
て、基板１２中のデバイスと金属層３７間および金属層
３７〜３９間に電気相互接続を形成する。金属層３７、
３８、３９をパターニングまたはエッチングし、次いで
ＳｉＯ₂などレベル間誘電体４６、４７、４８をそれぞ
れ付着するか、またはフロー可能な酸化物でフローさせ
る。あるいは、金属層３７、３８、３９を、最初にレベ
ル間誘電体中に形成されたチャネルまたはグルーブ中に
ブランケット付着し、化学機械研磨（ＣＭＰ）を実施し
て、チャネル中の金属を分離するレベル間誘電体との共
面を形成する。金属層３９が最後の金属層である場合、
レベル間誘電体４８は省略できる。図１に示すように、
金属層およびレベル間誘電体はＣＭＰによって平坦化さ
れる。絶縁層４１、４２、４３もＣＭＰによって平坦化
される。

【００２２】金属層３７〜３９とともに、リソグラフィ
・パターニング、配線金属層のサブトラクティブ・エッ
チング、またはレベル間層４１〜４３のパターニング、
金属による誘電体充填、およびＣＭＰによるダマシン研
磨によってオンチップ・インダクタ２０を製造する。渦
巻きインダクタなどインダクタ２０は、金属層３７〜３
９の単一レベルまたは多重レベルから形成することがで
きる。図１において、２つの金属レベル、金属層３８お
よび３９は、参照により本発明の一部となる１９９５年
８月２９日発行のＭ．ソユール（Soyuer）他の米国特許
出願第５４４６３１１号に詳細に説明されているレベル
間ビア４５を介して一緒に分路される。

【００２３】図３は、図１に断面で示されたようなオン
チップ・インダクタ２０の平面図である。渦巻きインダ
クタ２０は浅いトレンチ１５上に形成される。浅いトレ
ンチ１５は、互いに平行な複数の分離トレンチ３０上に
ある。インダクタ２０の一端は端子５１のところにあ
り、他端は端子５２のところにある。

【００２４】図４は、浅いトレンチ１５、ならびに平行
な分離トレンチ３０と分離トレンチ３０に交差する平行
な分離トレンチ５４とによって形成されるクロスハッチ
分離トレンチの平面図である。その上に形成されたイン
ダクタ２０は図４に示されていない。いわゆる「クロス
ハッチ」レイアウトは、シリコン基板材料の体積を３：
１よりも大きい率で交換する。

【００２５】図５は、渦巻きインダクタのインダクタン
ス対周波数を示すグラフである。渦巻きインダクタは、
図１に従って構成した。曲線６２は、結合された金属層
３８および３９を有する６巻き渦巻きインダクタのイン
ダクタンスを示す。真下にあるディープ・トレンチ３０
を有するデバイスは、曲線６４によって示されるより高
いピークＱ値を有する。曲線６４はまた、所与の周波数
に対してより高いＱ値を示す。

【００２６】曲線６３は、６巻き渦巻きインダクタの下
にディープ・トレンチ３０がない場合の上記のインダク
タンスを示す。

【００２７】曲線６５は、６巻き渦巻きインダクタの下
にディープ・トレンチ３０がない場合の上記のＱ値を示
す。

【００２８】以上、半導体基板中に形成された高抵抗領
域上にインダクタなど受動構成要素を含み、高抵抗領域
または体積が複数の平行な分離トレンチまたはクロスハ
ッチ分離トレンチを含む集積回路について説明し、図示
したが、頭記の請求の範囲によってのみ限定される本発
明の広い範囲から逸脱することなく修正および変更を加
えることができることが当業者には明らかであろう。

【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３０】（１）半導体基板と、前記半導体基板中に
形成された互いに実質上平行な複数の離間した分離トレ
ンチであって、前記基板の抵抗よりも大きい抵抗を有す
る材料で充填され、かつ前記複数のトレンチ上に連続的
な表面を形成するために前記トレンチの上面まで充填さ
れる複数の離間した分離トレンチと、前記複数の離間し
たトレンチ上に形成された絶縁層と、前記複数の離間し
たトレンチ上に形成された受動構成要素とを含み、それ
により前記受動構成要素の下の前記複数の離間したトレ
ンチが前記基板の抵抗に対して高い抵抗領域を形成する
集積回路。（２）前記分離トレンチが、前記複数の分離トレンチの
側壁上に形成された絶縁層をさらに含む上記（１）に記
載の集積回路。（３）前記絶縁層が、二酸化ケイ素および窒化ケイ素か
らなるグループから選択される上記（２）に記載の集積
回路。（４）前記分離トレンチが、二酸化ケイ素、窒化ケイ
素、およびポリシリコンからなるグループから選択され
る材料で充填される上記（２）に記載の集積回路。（５）二酸化ケイ素、窒化ケイ素、およびポリシリコン
からなるグループから選択される材料で充填される浅い
トレンチをさらに含み、かつ前記浅いトレンチが、３つ
の前記分離トレンチよりも広く、かつ前記複数の分離ト
レンチが配置される前記基板中に形成される上記（１）
に記載の集積回路。（６）前記第１の複数の離間したトレンチに交差する、
前記半導体基板中に形成された互いに実質上平行な第２
の複数の離間したトレンチをさらに含む上記（１）に記
載の集積回路。（７）前記第２の複数の離間したトレンチが前記第１の
複数のトレンチと同じ位置に形成され、クロスハッチ・
パターンを形成する上記（６）に記載の集積回路。（８）前記第１および第２の複数の離間したトレンチが
前記基板の体積を３対１またはそれよりも大きい比率で
置換する上記（７）に記載の集積回路。（９）半導体基板中に互いに実質上平行な複数の離間し
たトレンチを形成するステップと、前記トレンチを前記
基板の抵抗よりも大きい抵抗を有する材料で充填し、か
つ前記複数のトレンチ上に連続的な表面を形成するため
に前記トレンチを前記トレンチの上面まで充填するステ
ップと、前記複数のトレンチ上に絶縁層を形成するステ
ップと、前記複数のトレンチ上の前記絶縁層上に受動構
成要素を形成するステップとを含む集積回路を形成する
方法。

【図面の簡単な説明】

【図１】本発明の一実施形態の断面図（縮尺は一定でな
い）である。

【図２】分離トレンチ３０を示す図１の一部の拡大図で
ある。

【図３】図１の実施形態の平面図である。

【図４】クロスハッチ分離トレンチ上にビアおよび金属
層３７〜３９を付着する前の図１の代替実施形態の平面
図である。

【図５】図１に従って作成した渦巻きインダクタのイン
ダクタンスを周波数の関数として示すグラフである。参
照のために、下に分離トレンチを使用せずに作成した渦
巻きインダクタのインダクタンスも同じシリコン・ウエ
ハ上に製造されたものとして示してある。周波数の関数
としてのインダクタのＱファクタも示してある。

【符号の説明】

１０集積回路１２基板１４表面１５浅いトレンチ２０インダクタ３０分離トレンチ３２酸化ケイ素３５材料３７金属層３８金属層３９金属層４１絶縁層４２絶縁層４３絶縁層４５レベル間ビア４８レベル間誘電体５１端子５２端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者ケネス・ジェイ・シュタインアメリカ合衆国06482 コネティカット州サンデイ・フックリバーサイド・ロード 31 (56)参考文献特開平10−321802（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01F 17/00 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板中に形成された互いに実質上平行な複数
の離間した分離トレンチであって、前記半導体基板の抵
抗よりも大きい抵抗を有する材料で充填された分離トレ
ンチと、前記複数の分離トレンチを実質的に覆うように前記半導
体基板中に形成され、二酸化ケイ素、窒化ケイ素、およ
びポリシリコンからなるグループから選択される材料で
充填された、前記分離トレンチよりも浅いトレンチと、前記半導体基板上に形成された絶縁層と、前記複数の分離トレンチ上の前記絶縁層の領域上に形成
された受動構成要素とを含み、前記受動構成要素の下の
前記複数の分離トレンチが前記半導体基板の抵抗に対し
て高い抵抗領域を形成する集積回路。
【請求項２】前記複数の分離トレンチと交差し、前記複
数の分離トレンチとクロスハッチ・パターンを形成す
る、前記半導体基板中に形成された互いに実質上平行な
複数の離間した第２の分離トレンチをさらに含む請求項
１に記載の集積回路。
【請求項３】前記交差する２組のトレンチが前記基板の
体積を３対１またはそれよりも大きい比率で置換する請
求項２に記載の集積回路。
【請求項４】前記受動構成要素がインダクタである、請
求項１〜３のいずれか１項に記載の集積回路。