KR101612795B1 - 3d 집적 회로를 위한 클록 분배 네트워크 - Google Patents

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Abstract

본 발명의 예시적인 실시예들은 집적 회로에 대한 클록 분배 네트워크(34)를 설계하기 위한 시스템들 및 방법에 관한 것이다. 실시예들은, 클록 스큐의 핵심 소스들을 식별하고, 클록의 타이밍을 엄격히 제어하며, 그 타이밍을 전체 클록 분배 네트워크 및 집적 회로 설계 내에 구축한다. 기재된 실시예들은 클록 분배 네트워크(CDN), 즉, 클록 생성 회로, 배선, 버퍼링 및 레지스터들을 로직의 나머지로부터 분리시켜 클록 트리 설계를 개선하고 영역 풋프린트를 감소시킨다. 일 실시예에서, CDN은 3D 집적 회로(31)의 별개의 티어(34)에 분리되고, CDN은 고밀도 티어-간 비아들(13)을 통하여 로직 티어(들)에 접속된다. 실시예들은, 모놀리식 3D 집적 회로들을 이용하는 구현에 대해 특히 유리하다.

Description

3D 집적 회로를 위한 클록 분배 네트워크{CLOCK DISTRIBUTION NETWORK FOR 3D INTEGRATED CIRCUIT}
35 U.S.C .§119 하의 우선권 주장
[0001] 본 특허 출원은, 발명의 명칭이 "CLOCK DISTRIBUTION NETWORK FOR 3D INTEGRATED CIRCUIT"이고 2012년 11월 28일자로 출원되었고, 본 발명의 양수인에게 양도되었으며, 이로써 본 명세서에 참조에 의해 명백히 포함되는 가출원 제 61/730,755호를 우선권으로 주장한다. 본 특허 출원은, 발명의 명칭이 "DATA TRANSFER ACROSS POWER DOMAINS"이고 2012년 11월 28일자로 출원되었고, 본 발명의 양수인에게 양도되었으며, 이로써 본 명세서에 참조에 의해 명백히 포함되는 가출원 제 61/730,767호를 우선권으로 주장한다.
동시-계류중인 특허 출원들에 대한 참조
[0002] 본 특허 출원은 다음의 동시-계류중인 미국 특허 출원(들), 즉, 2013년 3월 5일자로 출원되었고, 대리인 문서 번호 123412를 가지고, 본 발명의 양수인에게 양도되었으며, 본 명세서에 참조에 의해 명백히 포함되는 Yang Du, Jing Xie 및 Kambiz Samadi에 의한 "MONOLITHIC 3D IC FLIP-FLOP DESIGN"; 2013년 3월 7일자로 출원되었고, 대리인 문서 번호 120600을 가지고, 본 발명의 양수인에게 양도되었으며, 본 명세서에 참조에 의해 명백히 포함되는 Yang Du에 의한 "MONOLITHIC THREE DIMENSIONAL INTEGRATION OF SEMICONDUCTOR INTEGRATED CIRCUITS"; 및 [****]일자로 출원되었고, 대리인 문서 번호 124716을 가지고, 본 발명의 양수인에게 양도되었으며, 본 명세서에 참조에 의해 명백히 포함되는 Jing Xie 및 Yang Du에 의한 "DATA TRANSFER ACROSS POWER DOMAINS"에 관련된다.
개시의 분야
[0003] 기재된 실시예들은 일반적으로 집적 회로들에서의 클록 신호들의 생성에 관한 것이다. 더 상세하게는, 기재된 실시예들은, 높은-속도, 낮은 스큐(skew), 및 낮은 전력 소비를 갖는 스케일링가능(scalable) 클록 분배 네트워크를 전개하기 위한 효과적인 시스템들 및 방법들에 관한 것이다.
[0004] 동기식(synchronous) 집적 회로(IC)에서, 회로 내의 데이터의 이동에 대한 시간 기준을 정의하기 위해 클록 신호들이 사용된다. IC의 클록 분배 네트워크(예를 들어, 클록 생성 회로, 배선, 버퍼링 및 레지스터들)는, 클록 신호들을 생성하고, 그 클록 신호들을 특정한 포인트로부터 그들을 필요로 하는 회로 엘리먼트들 전부에 분배한다. 동기식 IC의 성능은, 동기식 IC의 클록 분배 네트워크 설계에 크게 의존한다. 클록 분배 네트워크의 적절한 설계는, 임계 타이밍 요건들이 충족되고 클록 스큐가 제어되는 것을 보장하도록 돕는다. IC가 더 커지는 경우, 그들의 클록 분배 네트워크들은 설계 리소스들의 큰 부분들을 차지하기 시작한다. 통상적으로, 클록 신호들은 가장 큰 팬-아웃(fan-out)을 가지며, 전체 설계 내의 임의의 제어 또는 데이터 신호 중 가장 높은 속도들에서 동작해야 한다. 클록 전력은, 통상적으로, 통상적인 IC의 총 전력 소비의 1/3보다 크며, (i) 클록 트리(tree) 배선, (ii) 클록 트리 버퍼들, 및 (iii) 클록 트리 싱크(sink)들(예를 들어, 플립-플롭들)로 인한 것이다. 따라서, 스케일링가능하고, 고속이고, 고성능이며, 저전력인 클록 분배 네트워크 설계를 개발하는 것은, 큰 IC들 내의 기존의 스큐/슬루(skew/slue) 제약들을 고려해 볼 때 매우 어렵다.
[0005] 3D IC들은, 더 높은-성능/더 낮은-전력 설계들을 제공할 수 있는 최신 기술이다. 그러나, 알려진 3D IC 구현들은, 클록 신호가 엄격한 스큐/슬루 제약들 하에서 다수의 티어(tier)들에 걸쳐 신뢰가능하게 스패닝(span)되어야 하기 때문에, 클록 분배 네트워크 설계 문제점들을 악화시키는 경향이 있다. 그러므로, 상이한 티어들은 그들 자신의 클록 트리 네트워크를 가질 것이다. 또한, 성능 및 전력을 열화시키지 않으면서 상이한 티어들을 스패닝하는 상이한 클록 네트워크들에 걸친 스큐/슬루 제약들을 충족시키는 것은 불가능하다. 이러한 문제에 대응하기 위해, 칩 레벨에서의 비동기식 동작이 요구되며, 이는, 그 후, 전력 소비, 속도, 및 영역 풋프린트(footprint)를 포함하는 다양한 파라미터들에서 자신 고유의 문제점들을 갖는다.
[0006] 따라서, 스케일링가능하고, 낮은-스큐이고, 고속이며, 고성능인 클록 분배 네트워크들을 전개하기 위한 시스템들 및 방법들에 대한 필요성이 존재한다. 추가적으로, 스케일링가능하고, 낮은-스큐이고, 고속이며, 고성능인 클록 분배 네트워크들을 3D IC 내에 전개하기 위한 시스템들 및 방법들에 대한 필요성이 존재한다.
본 발명의 예시적인 실시예들은, 집적 회로에 대한 클록 분배 네트워크를 설계하기 위한 시스템들 및 방법에 관한 것이다. 실시예들은, 클록 스큐의 핵심 소스들을 식별하고, 클록의 타이밍을 엄격히 제어하며, 그 타이밍을 전체 클록 분배 네트워크 및 집적 회로 설계 내에 구축(build)한다. 기재된 실시예들은, 클록 분배 네트워크(CDN), 즉, 클록 생성 회로, 배선, 버퍼링 및 레지스터들을 로직의 나머지(rest)로부터 분리시켜 클록 트리 설계를 개선하고 영역 풋프린트를 감소시킨다. 일 실시예에서, CDN은 3D 집적 회로의 별개의 티어에 분리되며, CDN은 고-밀도 티어-간(inter-tier) 비아(via)들을 통하여 로직 티어(들)에 접속된다. 실시예들은, 모놀리식(monolithic) 3D 집적 회로들을 이용하는 구현에 대해 특히 유리하다.
[0008] 기재된 실시예들은, 집적 회로에 대한 클록 분배 네트워크를 전개하는 방법을 포함하며, 단계들은, 클록 싱크들 사이의 타이밍 미스매치(mismatch)들을 포함하는 클록 스큐의 소스들을 캡쳐하는 단계; 집적 회로의 더 높은 레벨 작동 설명 및 상기 클록 스큐들의 소스들을 합성시켜 클록 분배 네트워크 및 조합 로직(combinational logic)을 포함하는 2D 레이아웃을 생성하는 단계; 상기 클록 분배 네트워크를 상기 조합 로직으로부터 분리시키는 단계 및 상기 클록 분배 네트워크를 집적 회로의 제 1 영역에 로케이팅시키는 단계; 및 상기 제 1 영역의 상기 조합 로직을 플로어플래닝(floorplanning)하는 단계를 포함한다. 추가적인 실시예에서, 집적 회로는 멀티-티어 회로를 더 포함하고; 상기 제 1 영역은 상기 멀티-티어 회로의 제 1 티어를 포함하며; 그리고 상기 조합 로직은 상기 멀티-티어 회로의 제 2 티어에 로케이팅된다.
[0009] 또한, 기재된 실시예들은 집적 회로의 클록 분배 네트워크를 포함하며, 집적 회로는, 상기 집적 회로의 제 1 영역에 분리된 클록 분배 네트워크; 상기 집적 회로들의 제 2 영역에 분리된 상기 집적 회로의 조합 로직; 및 상기 제 1 영역을 상기 제 2 영역에 접속시키는 비아들을 포함한다. 추가적인 실시예에서, 집적 회로는, 멀티-티어 회로를 포함하는 집적 회로를 포함하며; 상기 제 1 영역은 상기 멀티-티어 회로의 제 1 티어를 포함하고; 그리고 상기 제 2 영역은 상기 멀티-티어 회로의 제 2 티어를 포함한다.
[0010] 첨부된 도면들은 기재된 실시예들의 설명에 도움이 되도록 제시되며, 실시예들의 제한이 아닌 단지 실시예들의 예시를 위해 제공된다.
[0011] 도 1은, 기재된 실시예들의 방법을 예시하는 고레벨 흐름도이다.
[0012] 도 2는, 도 1의 흐름도의 더 상세한 예이다.
[0013] 도 3은, 기재된 실시예들의 2D 타이밍 아크(arc) 및 3D 타이밍 아크의 예이다.
[0014] 도 4는, 도 3의 클록 분배 네트워크의 더 상세한 예이다.
[0015] 도 5는, 도 4의 클록 분배 네트워크의 다른 더 상세한 예이다.
[0016] 본 발명의 양상들은, 본 발명의 특정한 실시예들에 관련된 다음의 설명 및 관련된 도면들에 기재된다. 대안적인 실시예들은 본 발명의 범위를 벗어나지 않으면서 고안될 수도 있다. 부가적으로, 본 발명의 잘-알려진 엘리먼트들은, 본 발명의 관련 세부사항들을 불명료하게 하지 않기 위해 상세하게 설명되지 않거나, 생략될 것이다.
[0017] 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 본 명세서에서 사용된다. "예시적인"것으로서 본 명세서에 설명된 임의의 실시예는 다른 실시예들에 비해 바람직하거나 유리한 것으로서 해석될 필요는 없다. 유사하게, 용어들 "본 발명의 실시예들"은, 본 발명의 모든 실시예들이 설명된 특성, 이점 또는 동작 모드를 포함하는 것을 요구하지는 않는다.
[0018] 본 명세서에 사용된 용어는 단지 특정한 실시예들을 설명하려는 목적을 위한 것이며, 본 발명의 실시예들을 제한하는 것으로 의도되지 않는다. 본 명세서에 사용된 바와 같이, 단수 형태들은, 문맥이 그렇지 않다는 것을 명확히 표시하지 않으면 복수 형태들을 또한 포함하도록 의도된다. 본 명세서에서 사용된 경우, 용어들 "구비하다", "구비하는", "포함하다" 및/또는 "포함하는"이 나타낸 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지 않음을 추가적으로 이해할 것이다.
[0019] 추가적으로, 많은 실시예들은, 예를 들어 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 동작들의 시퀀스들의 관점들에서 설명된다. 본 명세서에 설명된 다양한 동작들이 특정한 회로들(예를 들어, 주문형 집적 회로(ASIC)들)에 의해, 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘의 결합에 의해 수행될 수 있음이 인식될 것이다. 부가적으로, 본 명세서에 설명된 동작들의 시퀀스는 실행 시에, 연관된 프로세서로 하여금 본 명세서에 설명된 기능을 수행하게 할 컴퓨터 명령들의 대응하는 세트가 저장된 임의의 형태의 컴퓨터 판독가능 저장 매체 내에서 완전히 구현되는 것으로 고려될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 상이한 형태들로 구현될 수도 있으며, 이들 전부는 청구된 요지의 범위 내에 있는 것으로 고려된다. 부가적으로, 본 명세서에 설명된 실시예들의 각각에 대해, 임의의 그러한 실시예들의 대응하는 형태는, 예를 들어, 설명된 동작을 수행 "하도록 구성된 로직"으로서 본 명세서에서 설명될 수도 있다.
[0020] 도 1은 기재된 실시예들의 설계 기술(100)을 예시하는 고-레벨 블록도이다. 설계 기술(100)은, 클록의 타이밍을 엄격히 제어하고, 그 타이밍을 전체 IC 설계 내에 구축하는 클록 분배 네트워크(CDN)를 전개한다. IC는, 디지털 컴포넌트들, 아날로그 컴포넌트들, 또는 둘 모두의 결합을 포함할 수도 있다. "로직" 회로에 대한 본 개시 전체에 걸친 참조는, 디지털 회로 컴포넌트들, 아날로그 회로 컴포넌트들 및 둘 모두의 결합들을 커버하도록 의도된다. 설계 기술(100)은, 단계(102)에서, 더 높은 레벨 작동 설명을 취하는 합성 동작을 수행하고, 설명된 동작들을 수행하는 복합 로직 회로들에 이를 합성시킨다. 더 높은 레벨 작동 설명은, 게이트들의 라이브러리(library)에 맵핑(map)될 수 있는 레지스터 전달 레벨(RTL) 설명으로서 구현될 수도 있다. RTL 설명은, 회로의 레지스터들 및 레지스터들 사이의 전달들의 시퀀스를 설명한다. 단계(102)에서 수행되는 합성은, 클록 분배 네트워크 타이밍 정보를 캡쳐한다.
[0021] 단계(104)는, (클록 생성 회로, 배선, 버퍼링 및 레지스터들을 포함하는) CDN을 단계(102)에서 전개된 남아있는 조합 로직으로부터 분리시킨다. 분리된 CDN은, 조합 로직의 나머지로부터의 CDN의 분리로 인해 더 작은 풋프린트를 커버한다. 더 작은 CDN은, 더 작은 버퍼들, 더 적은 배선, 및 감소된 전력을 초래한다. 더 양호한 라우팅가능성, 감소된 배선 길이, 증가된 성능 및 전력 소비에서의 감소를 위해 CDN을 분리시키는 것은 조합 로직의 복잡도를 감소시킨다. 단계(106)는, 플로어플래닝 기술들을 분리된 조합 로직에 적용시킨다. 본 개시에서 더 상세히 후술되는 바와 같이, 플로어플래닝 기술들은 2D 또는 3D일 수도 있다. 단계(108)에서, 비아들이 맵핑 아웃(map out)되어, 분리된 CDN의 클록 싱크들을 분리된 조합 로직의 대응하는 로직에 접속시킨다. 바람직하게, 비아들은, 단일 반도체 웨이퍼 상의 층들에서 고밀도로 제조될 수 있는 타입을 갖는다. 단계(110)는, 소망된 전체 성능 파라미터들이 도달될 때까지, 분리되고 플로어플래닝된 CDN에 최적화 기술들을 추가적으로 적용한다.
[0022] 도 2는, 도 1에 도시된 설계 기술(100)의 더 상세한 구현인 설계 기술(200)의 흐름도이다. 설계 기술(200)은 3D IC에 유리하게 적용될 수도 있다. 단계들(202 내지 210)은 기능 블록들에 대해 수행되고, 단계들(212 내지 218)은 3D IC의 블록 레벨에서 수행된다. 단계(202)에서 수행되는 합성 동작은, 본질적으로 단계(102)에서 수행되는 합성 동작과 동일하다. 단계(204)는, 클록 싱크들을 별개의 CDN 영역으로 이동시키고, 합성된 회로의 클록 싱크들을 포트들로 대체하여 클록 싱크들이 실제로 각각의 기능 블록 내부에 로케이팅되는 곳의 표시를 제공한다. 바람직하게, 설계 기술(200) 하의 별개의 CDN 영역은, 3D IC의 CDN(클록 생성 회로, 배선, 버퍼링, 레지스터들 등)에 전용된 별개의 티어이다. 단계(206)는, CDN 티어와 조합 로직 사이의 비아 접속들에 대한 폐쇄(blockage) 구역들의 배치를 결정한다. 비아들은, 합성된 회로에서 클록 싱크들이 로케이팅된 곳에 접속된다. 비아들은 고밀도이기 때문에, 특정한 클록 싱크에 대한 비아들의 개수는 클록 싱크로부터의 출력들의 개수에 대응할 수 있다. 예를 들어, 클록 싱크가 플립-플롭이고, 비아가 티어-간 비아인 경우, k개의 티어-간 비아들이 특정한 플립-플롭에 대해 할당될 수도 있으며, k는 플립-플롭 출력에 대한 접속들의 개수를 표현한다. 바람직하게, 단계(206)는, 폐쇄부들을 메시-유형(mesh-like) 방식으로 삽입하여 전체 블록에 걸쳐 클록 싱크들의 액세스가능성을 증가시킨다. 단계(208)는 로직 티어 상에 조합 로직을 배치시키고, 단계(210)는 클록 싱크들 각각을 자신의 연관된 폐쇄 구역에 맵핑시킨다.
[0023] 단계들(212 내지 218)은 3D IC의 블록 레벨에서 수행된다. 단계(212)는 플로어플래닝 기술들을 로직 티어에 적용한다. 기재된 실시예들은 스케일링가능하기 때문에, 더 많은 CDN 티어들을 부가함으로써 점점 더 커지는 IC들 및 CDN들이 수용된다. 따라서, 단계(212)에서의 플로어플래닝 기술들은 2D(단일 CDN 티어) 또는 3D(다수의 CDN 티어들)일 수도 있다. 단계들(214 내지 218)은, 소망된 전체 성능 파라미터들이 도달될 때까지, 분리되고 플로어플래닝된 로직 및 CDN에 추가적인 최적화 기술들을 적용한다. 단계(214)는, 클록 트리 합성을 플로어플래닝된 CDN 티어에 적용한다. 클록 트리 합성은, 클록 버퍼 삽입을 포함하고, 단계(206)로부터의 폐쇄 구역들의 배치에 대한 정보를 이용한다. 단계(216)는 블록-레벨 라우팅을 수행하고, 단계(218)는 포스트-라우트(post-route) 최적화를 수행한다. 단계(218)를 달성하는데 종래의 2D 포스트-라우트 최적화 엔진이 사용될 수도 있다.
[0024] 따라서, 상술된 설계 기술들은 다수의 이점들을 제공한다. 멀티-티어 설계의 적어도 하나의 티어가 CDN을 하우징(housing)하는데 우선(primarily) 전용되므로, 각각의 티어에 대한 클록 트리를 설계할 필요가 없으며, 그에 의해, 설계 복잡도를 감소시킨다. 또한, 기재된 실시예들의 설계 방법 하에서 더 적은 금속 층들이 존재하며, 이는, 알려진 3D 집적 회로 기술들과 비교하여 비용이 절약된다. 더 작은 CDN 풋프린트는, 더 적은 클록 전력(예를 들어, 대략적으로 30%의 전력 감소)을 초래하며, 이는, 적은 배선 및 적은 버퍼링을 초래한다. 기재된 실시예들의 방법으로부터 초래하는 클록 트리 설계는, 모든 클록 싱크들 및 (클록 버퍼들을 포함하는) CDN이 하나의 티어에 상주하기 때문에 더 간결(cleaner)하다. 분리된 CDN은, (더 작은 풋프린트로 인해 심지어 2D보다 더) 프로세스 변형에 대하여 현저하게 더 강건(robust)하다. 로직 티어 상의 적은 로직 복잡도로 인해 배선길이가 감소되어 개선된 성능을 초래한다. 개선된 클록 트리 설계는 개선된 타이밍 종결(closure)을 초래한다. (i) 타이밍 최적화에 대하여 어떠한 3D 네트(net)들도 존재하지 않는 실시예들에 대해 기존의 2D 타이밍 최적화 엔진들이 사용될 수 있고, (ii) 로직 티어를 거쳐 갈 필요가 없으므로 스캔 체인 라우팅(scan chain routing)이 간략화되기 때문에, 설계 복잡도가 감소된다. 기존의 순차적 (비-메모리)가 조합 셀들에 대해 설계 영역의 대략적으로 절반을 차지하는 경우, 티어들 사이의 용이한 밸런싱이 존재한다.
[0025] 도 3 내지 도 5는, 도 1 및 도 2에 도시된 설계 기술들을 구현하는 것으로부터 초래할 수 있는 회로 레이아웃들의 일반적인 구성들을 예시한다. 도 3은 2D 타이밍 아크(10) 및 3D 타이밍 아크(30)의 예를 도시한다. 도 3 내지 도 5는, 특정한 회로 예를 전달하도록 의도되는 것이 아니라 특정한 타입들의 회로/엘리먼트들(예를 들어, 클록 생성, 배선, 조합 로직, 클록 싱크들)을 대략적으로 표현하는 일반적인 구성들이다. 타이밍 아크(10)는, 클록 생성 모듈(CGM)(14), 클록 싱크들(CS)(16, 18), 배선(11), 및 조합 로직(20)을 포함하며, 이들 전부가 2D 내에 그리고 단일 티어(12) 전체에 걸쳐 분산되어 있다. 실제로, CGM(14)은 위상 고정 루프 회로로서 구현될 수 있고, 클록 싱크들(16, 18)은 플립-플롭 회로로서 구현될 수 있다. 일반적으로, 타이밍 아크들(10, 30)은, 예를 들어, 소위 론치(launch) 클록 싱크(16)로부터 소위 캡쳐 클록 싱크(18)까지의 설계 및/또는 지연 미스매치들을 포함하는 클록 스큐의 핵심 소스들을 정확히 캡쳐한다. 따라서, 클록 타이밍 요건들은 엄격히 제어되고 전체 IC 설계 내에 구축된다.
[0026] 타이밍 아크(30)는 멀티-티어 IC(31)의 단일 티어(34)에 분리된 CDN(CGM(14), CS(16, 18, 19), 및 배선(11))을 예시한다. 타이밍 임계인 조합 로직(20)은 CDN이 분리된 이후 배치된다. CDN이 전체 티어를 점유하지 않을 정도까지, 타이밍-임계 조합 로직(20) 중 일부 또는 그 전부가 동일한 CDN 티어 상에 배치될 수도 있다. 따라서, 타이밍-임계 조합 로직(20)은, CDN의 배치 이후에 공간(room)이 존재한다면 CDN 티어(34) 상에, 또는 CDN 티어(34)에 인접한 어느 하나의 티어(32, 36) 상에 배치될 수도 있다. 또한, 비-타이밍-임계 조합 로직(40)이, CDN 및 임의의 타이밍-임계 조합 로직(20)의 배치 이후에 공간이 존재한다면 CDN 티어(34) 상에, 또는 티어가 CDN 티어에 인접하든지 안하든지 간에 임의의 다른 티어(32, 36, 38, 39) 상에 배치될 수도 있다. 고밀도 비아들(13)은, 멀티-티어 회로(31) 내에 구축되고, CS(16, 18, 19)를 타이밍-임계 조합 로직(20)에 접속시킨다.
[0027] 타이밍 아크(30)는, 기재된 실시예들의 스케일링가능성을 추가적으로 예시한다. 멀티-티어 회로(31)는, CDN이, CDN의 사이즈를 수용하기 위해 요구되는 티어들 만큼 많이 분리되는 한, 점점 더 커지는 IC들에 대해 용이하게 스케일링가능하다. 도 3에 도시된 예에서, CDN(16, 18, 19, 14, 11)은 단일 티어(34) 상에 있지만, CDN 사이즈가 증가하면 더 많은 티어들(도시되지 않음)로 확장될 수도 있다. 유사하게, 타이밍-임계 조합 로직(20)의 사이즈가 증가하는 경우, 부가적인 티어들이 CDN 티어이거나 CDN 티어에 인접하는 한, 부가적인 티어들이 더 큰 타이밍-임계 로직을 수용하기 위해 부가될 수도 있다. 마지막으로, 비-타이밍-임계 조합 로직(40)의 사이즈가 증가하는 경우, 부가적인 티어들이 더 큰 비-타이밍-임계 조합 로직을 수용하기 위해 부가될 수도 있다.
[0028] 도 4는, 도 1 및 도 2에 도시된 설계 기술들을 구현하는 것으로부터 초래할 수 있는 회로 레이아웃들의 일반적인 구성의 추가적 예시이다. 도 3의 타이밍 아크들과 유사하게, 도 4는, 2D 레이아웃의 멀티-티어 구현과 함께, CDN 및 대응하는 로직을 갖는 2D 레이아웃의 예를 도시한다. 도 4는, 특정한 회로 예를 전달하도록 의도되는 것이 아니라 특정한 타입들의 회로/엘리먼트들(예를 들어, 클록 생성, 배선, 조합 로직, 클록 싱크들)을 대략적으로 표현하는 일반적인 구성이다. 2D 레이아웃(10a)은 클록 생성 모듈(CGM)(15), 클록 싱크들(CS)(16), 배선(11), 및 조합 로직(20)을 포함하며, 이들 전부가 2D 내에 그리고 단일 티어(12) 전체에 걸쳐 분산되어 있다. 실제로, CGM(15)은 위상 고정 루프 회로로서 구현될 수 있고, 클록 싱크들(16)은 플립-플롭 회로로서 구현될 수 있다. 배선(11)은 간략화를 위해 H-트리 포맷으로 도시되지만, 다양한 상이한 클록 트리 포맷들(예를 들어, 그리드(grid), 스파인(spine)들 등)로 구현될 수도 있다. 일반적으로, 2D 레이아웃(10)은, 예를 들어, 클록 싱크들(16) 사이의 설계 및/또는 지연 미스매치들을 포함하는 클록 스큐의 핵심 소스들을 정확히 캡쳐한다. 그에 의해, 클록 타이밍 요건들은 엄격히 제어되고 전체 IC 설계 내에 구축된다.
[0029] 도 4는, 멀티-티어 IC(31a)의 단일 티어(34)에 분리된 CDN(클록 버퍼(15), CS(16) 및 배선(11))을 추가적으로 예시한다. 타이밍 임계인 조합 로직(20)은 CDN이 분리된 이후 배치된다. CDN이 전체 티어를 점유하지 않을 정도까지, 타이밍-임계 조합 로직(20) 중 일부 또는 그 전부가 동일한 CDN 티어 상에 배치될 수도 있다. 따라서, 타이밍-임계 조합 로직(20)은, CDN의 배치 이후에 공간이 존재한다면 CDN 티어(34) 상에, 또는 CDN 티어(34)에 인접한 임의의 티어(예를 들어, 티어 36) 상에 배치될 수도 있다. 또한, 비-타이밍-임계 조합 로직(40)(도 3에 도시됨)이, CDN 및 임의의 타이밍-임계 조합 로직(20)의 배치 이후에 공간이 존재한다면 CDN 티어(34) 상에, 또는 티어가 CDN 티어에 인접하든지 안하든지 간에 임의의 다른 티어(32, 36, 38)(도 3에 도시됨) 상에 배치될 수도 있다. 고밀도 비아들(13)은, 멀티-티어 회로(31a) 내에 구축되고, CS(16)를 타이밍-임계 조합 로직(20)에 접속시킨다.
[0030] 도 5는, 도 3 및 도 4에 도시된 멀티-티어 회로(31a)의 더 상세한 예이다. 도 5의 멀티-티어 회로는, 적어도 CDN 티어(34) 및 로직 티어(36)를 갖는 모놀리식 3D IC(33)로서 도시된다. 도 5의 클록 싱크들은 플립-플롭(FF) 회로(17)로서 구현된다. 도 3 및 도 4의 고밀도 비아들(13)은, 모놀리식 티어-간 비아들(MIV)(15)로서 도 5에 구현 및 도시된다. 모놀리식 3D IC들에서, 전자 컴포넌트들 및 그들의 접속들(배선)은 단일 반도체 웨이퍼 상의 층들 내에 구축되고, 이는, 그 후 3D IC들로 다이싱(dice)된다. 하나의 기판만이 존재하므로, 얼라이닝(aligning) 또는 관통-실리콘 비아들은 필요가 없다.
[0031] 따라서, 상술된 실시예들은 클록 분배 네트워크를 로직의 나머지로부터 분리시킨다. 바람직하게, 클록 분배 네트워크는 모놀리식 3D 집적 기술을 사용하여 구현된다. 따라서, 단일 티어가 클록 서브시스템을 호스팅(host)할 것이고, 다른 티어(들)는 남아있는 조합 로직을 홀딩(hold)할 것이다. 본 개시 하의 클록 티어는, 클록 생성 회로(즉, PLL들 또는 DLL들), 클록 분배 배선(H-트리, 그리드, 스파인들 등), 및 설계의 순차적 엘리먼트들의 대부분(예를 들어, 75%)을 포함할 것이다. 클록 티어는, 더 양호한 클록 분배 제어를 위해 가장 넓은 금속 라인들을 포함할 것이다. 클록 분배 네트워크는, 로직의 나머지로부터의 클록 분배의 분리로 인해 더 작은 풋프린트를 포함한다. 더 작은 클록 네트워크는, 더 작은 버퍼들, 더 적은 배선, 및 감소된 전력을 초래한다. 더 양호한 라우팅가능성, 감소된 배선 길이, 증가된 성능 및 전력 소비에서의 감소를 위해 클록 분배를 분리시키는 것은, 조합 로직의 복잡도를 감소시킨다. 모놀리식 3D 집적에 의해 제공되는 고밀도 티어-간 비아들은, 클록 티어 상의 클록 티어들을 로직 티어 상의 대응하는 로직에 접속시키는데 사용된다.
[0032] 전술한 개시 및 예시들이 본 발명의 실시예들을 나타내지만, 다양한 변화들 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 범위를 벗어나지 않으면서 본 명세서에서 행해질 수 있음을 유의되어야 한다. 예를 들어, 본 명세서에 설명된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들이 임의의 특정한 순서로 수행될 필요는 없다. 또한, 본 발명의 엘리먼트들이 단수형으로 설명되거나 청구될 수도 있지만, 단수형으로의 제한이 명시적으로 언급되지 않으면 복수형이 고려된다.
[0033] 또한, 당업자들은 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수도 있음을 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0034] 본 명세서에서 기재된 실시예들과 관련하여 설명된 방법들, 시퀀스들 및/또는 알고리즘들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 따라서, 본 발명의 실시예는, 기재 및 청구된 실시예를 수행하기 위한 방법을 구현하는 컴퓨터 판독가능 매체들을 포함할 수 있다. 따라서, 본 발명은 예시된 예들로 제한되지 않으며, 본 명세서에 설명된 기능을 수행하기 위한 임의의 수단은 본 발명의 실시예들에 포함된다.

Claims (25)

  1. 저장된 명령들을 갖는 비-일시적인(non-transitory) 컴퓨터 판독가능 매체로서,
    상기 명령들은, 컴퓨터에 의해 실행될 때, 집적 회로에 대한 클록 분배 네트워크를 전개하는 방법을 수행하고,
    상기 방법은:
    클록 싱크(sink)들 사이의 타이밍 미스매치(mismatch)들을 포함하는 클록 스큐(skew)의 소스들을 캡쳐하는 단계;
    클록 분배 네트워크로 상기 클록 싱크들을 이동시키는 단계;
    상기 클록 분배 네트워크 및 조합 로직을 포함하는 2D 레이아웃을 생성하기 위해, 상기 클록 스큐의 소스들 및 상기 집적 회로의 작동 설명(behavioral description)을 합성하는(synthesize) 단계;
    상기 조합 로직으로부터 상기 클록 분배 네트워크를 분리시키고, 그리고 상기 클록 분배 네트워크를 상기 집적 회로의 제 1 영역에 위치시키는(locate) 단계;
    상기 클록 분배 네트워크 및 상기 조합 로직 사이의 비아(via) 접속들을 제공하는 비아들을 결정하는 단계 ―상기 비아 접속들은 상기 클록 싱크들을 이동시키는 단계 이전에 상기 클록 싱크들이 위치되었던 곳에 있음 ―; 및
    상기 제 1 영역의 상기 조합 로직을 플로어플래닝하는(floorplanning) 단계를 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  2. 제 1 항에 있어서,
    상기 방법은 상기 제 1 영역의 상기 클록 분배 네트워크에 추가적인 최적화를 적용하는 단계를 더 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  3. 제 2 항에 있어서,
    상기 추가적인 최적화는 클록 트리(tree) 합성을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  4. 제 3 항에 있어서,
    상기 추가적인 최적화는 블록-레벨 라우팅(routing)을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  5. 제 4 항에 있어서,
    상기 추가적인 최적화는 포스트-라우트(post-route) 최적화를 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  6. 제 2 항에 있어서,
    상기 집적 회로는 멀티-티어(multi-tier) 회로를 포함하고;
    상기 제 1 영역은 상기 멀티-티어 회로의 제 1 티어를 포함하고; 그리고
    상기 조합 로직은 상기 멀티-티어 회로의 제 2 티어에 위치되는, 비-일시적인 컴퓨터 판독가능 매체.
  7. 제 6 항에 있어서,
    상기 제 1 티어는 상기 제 2 티어에 인접한, 비-일시적인 컴퓨터 판독가능 매체.
  8. 제 6 항에 있어서,
    상기 조합 로직은 비-타이밍 임계(non-timing critical) 조합 로직을 더 포함하고; 그리고
    상기 비-타이밍 임계 조합 로직은 상기 멀티-티어 회로의 제 3 티어에 위치되는, 비-일시적인 컴퓨터 판독가능 매체.
  9. 제 8 항에 있어서,
    상기 제 3 티어는 상기 제 1 티어에 인접하지 않은, 비-일시적인 컴퓨터 판독가능 매체.
  10. 제 6 항에 있어서,
    상기 조합 로직은 상기 멀티-티어 회로의 제 4 티어에 추가적으로 위치되고; 그리고
    상기 제 4 티어는 상기 제 1 티어에 인접한, 비-일시적인 컴퓨터 판독가능 매체.
  11. 제 10 항에 있어서,
    상기 조합 로직은 비-타이밍 임계(non-timing critical) 조합 로직을 더 포함하고; 그리고
    상기 비-타이밍 임계 조합 로직은 상기 멀티-티어 회로의 제 5 티어에 위치되는, 비-일시적인 컴퓨터 판독가능 매체.
  12. 제 11 항에 있어서,
    상기 제 5 티어는 상기 제 1 티어에 인접하지 않은, 비-일시적인 컴퓨터 판독가능 매체.
  13. 제 1 항에 있어서,
    상기 비아들은 티어-간(inter-tier) 비아들을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  14. 제 13 항에 있어서,
    상기 티어-간 비아들은 고밀도로 이루어지는, 비-일시적인 컴퓨터 판독가능 매체.
  15. 제 1 항에 있어서,
    상기 집적 회로는:
    상기 집적 회로의 제 1 티어와 분리되는 상기 클록 분배 네트워크; 및
    상기 집적 회로의 제 2 티어와 분리되는 상기 조합 로직을 포함하고,
    상기 비아들은 상기 제 1 티어를 상기 제 2 티어에 접속시키는, 비-일시적인 컴퓨터 판독가능 매체.
  16. 제 15 항에 있어서,
    상기 집적 회로는 멀티-티어 회로를 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  17. 제 16 항에 있어서,
    상기 제 1 티어는 상기 제 2 티어에 인접한, 비-일시적인 컴퓨터 판독가능 매체.
  18. 제 16 항에 있어서,
    상기 집적 회로는 비-타이밍 임계 조합 로직을 더 포함하고,
    상기 비-타이밍 임계 조합 로직은 상기 집적 회로의 제 3 티어와 분리되는, 비-일시적인 컴퓨터 판독가능 매체.
  19. 제 18 항에 있어서,
    상기 제 3 티어는 상기 제 1 티아와 인접하지 않은, 비-일시적인 컴퓨터 판독가능 매체.
  20. 제 16 항에 있어서,
    상기 조합 로직은 상기 멀티-티어 회로의 제 4 티어에 추가적으로 위치되고; 그리고
    상기 제 4 티어는 상기 제 1 티어에 인접한, 비-일시적인 컴퓨터 판독가능 매체.
  21. 제 20 항에 있어서,
    상기 집적 회로는 비-타이밍 임계 조합 로직(40)을 더 포함하고; 그리고
    상기 비-타이밍 임계 조합 로직은 상기 멀티-티어 회로의 제 5 티어(39)에 위치되는, 비-일시적인 컴퓨터 판독가능 매체.
  22. 제 21 항에 있어서,
    상기 제 5 티어는 상기 제 1 티어에 인접하지 않은, 비-일시적인 컴퓨터 판독가능 매체.
  23. 제 15 항에 있어서,
    상기 비아들은 티어-간 비아들을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  24. 제 23 항에 있어서,
    상기 티어-간 비아들은 고밀도 비아들을 포함하는, 비-일시적인 컴퓨터 판독가능 매체.
  25. 삭제
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