JP3332020B2 - 半導体集積回路の配線レイアウトシステムおよびクロック配線の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロック配線の設計技術に関し、特に半導体集積
回路内の階層レイアウト手法を用いて、機能ブロック間
および機能ブロック内のクロック配線を行う半導体集積
回路の配線レイアウトシステムおよびクロック配線の設
計方法に関する。

【０００２】

【従来の技術】この種のクロック配線の設計において
は、半導体集積回路全体でのクロックスキュー値を満た
すクロック配線経路を作り出すこと、およびそのクロッ
ク配線経路を確保することが重要であるとともに、前記
クロックスキュー値を満たすためのクロック配線が他の
配線に与える配線遅延への影響を最小限に抑えることが
必要となる。このようなクロック配線の設計手法の従来
の技術が、例えば特開平８−３０６５５号公報、特開平
８−２２１４７３号公報および特開平１０−１３５３４
２号公報等に開示されている。

【０００３】特開平８−３０６５５号公報には、遅延調
整機構を備えた同期素子を用い、ブロック間配置配線工
程において配置配線を行い、遅延評価工程にて各同期素
子間の遅延値を計算してスキューを求め、このスキュー
値をもとに調整遅延工程において、各同期素子毎に備え
た遅延調整機構を変更して遅延値を調整してクロックス
キューを低減する技術が示されている。

【０００４】特開平８−２２１４７３号公報には、機能
ブロックを概略配置し、ブロック外配線経路を概略決定
し、各セルについてのクロックスキューが制限範囲内に
収まり且つ最終的遅延時間が所定範囲に収まるように機
能ブロック内の各セルの配置、ブロック内配線経路およ
びブロック外配線経路を決定し、配線パターンを生成す
る技術が示されている。なお、特開平８−２２１４７３
号公報の技術においては、機能ブロック内の各セルの配
置およびブロック内配線経路を決定する際に、クロック
ツリーを用いている。

【０００５】特開平１０−１３５３４２号公報等には、
クロック配線専用の配線層を最上層に設け、セルの配置
を行い最上層までのクロック配線を行って、最上層以外
の配線層を使用してクロック以外の信号の配線を行った
後、最上層でのクロック配線を行う技術が示されてい
る。

【０００６】大規模化している半導体集積回路におい
て、半導体集積回路内の各セルを同期して起動させるク
ロック信号の周波数も増大化されてきている。半導体集
積回路の動作速度は、各セルに到達するクロック信号の
位相差であるクロックスキューによって制約される。こ
のクロックスキューを最小化する方法として、クロック
ツリーを生成するのが一般的である。

【０００７】近年、大規模な半導体集積回路の設計は、
階層的に行われることが多いので、各機能ブロックにク
ロック信号が適用された場合、各機能ブロック同士のク
ロック信号の同期をとることも重要である。半導体集積
回路の設計を階層的に行うには、半導体集積回路全体の
制約値を各機能ブロックに反映させることによって、半
導体集積回路のレイアウトを実現させるトップダウン方
式と、各機能ブロックを予めレイアウトしておき、既設
計の機能ブロック間のレイアウトを行う際に制約値を半
導体集積回路全体で考慮させるボトムアップ方式が存在
する。

【０００８】しかしながら、上述したトップダウン方式
およびボトムアップ方式のどちらの場合でも、同一機能
を有する機能ブロックを同一半導体集積回路内で複数使
用する際に、同一機能ブロック同士での遅延性能差が生
じるといった問題が存在する。また、別の半導体集積回
路で同一機能ブロックを再利用する場合にも、半導体集
積回路間で同一機能ブロック同士で遅延性能差が生じる
ために、対象の機能ブロックのレイアウトおよび回路設
計のやり直しが必要となるという問題もある。

【０００９】また、半導体集積回路内に同一機能を有す
る機能ブロックが存在しない場合、あるいは同一機能ブ
ロック同士の遅延性能差が問題にならない場合などにお
いても、半導体集積回路全体でタイミング制約を守りな
がらクロックスキューを最小化することは非常に困難で
あるため、半導体集積回路全体をレイアウトする際の処
理の流れが非常に複雑化し、実現するまでに要する時間
も増大する一方であった。

【００１０】

【発明が解決しようとする課題】上述した従来の半導体
集積回路のクロック配線の設計方法における問題点を列
挙すると次のようになる。

【００１１】第１の問題点は、大規模な半導体集積回路
では、回路全体でのクロックスキュー制御が困難であ
る。これは、大規模な半導体集積回路では、半導体集積
回路全体の回路規模が大きくなるため、レイアウトおよ
びタイミング検証時における対応規模の制限の問題およ
び大規模化による検証性能の劣化に起因している。その
他にも、大規模な半導体集積回路では、レイアウトおよ
びタイミング検証にかかる実行時間が非現実的なまでに
増大する可能性が大きい。

【００１２】第２の問題点は、クロックスキューの制御
が可能であったとしても、その他の配線が実現できなく
なる可能性が大きい。なぜならば、回路全体のクロック
配線を優先して配線させるために、その他の配線に必要
な配線経路が確保できなくなる可能性が大きくなるから
である。

【００１３】第３の問題点は、たとえ上述した第１およ
び第２の問題点を回避できたとしても、回路全体の遅延
制約を守ることが非常に困難になる。その理由は、回路
全体のクロック配線を優先して配線した後に、その他の
配線に必要な配線経路を確保するために迂回配線が繁茂
に発生することにより、遅延制約を守れない配線が多発
する可能性が高いためである。

【００１４】本発明は、上述した事情に鑑みてなされた
もので、大規模な半導体集積回路全体のクロックスキュ
ー制御を容易化し、クロックスキュー制御時に引き起こ
す遅延制約の劣化を抑制し得る半導体集積回路の配線レ
イアウトシステムおよびクロック配線の設計方法を提供
することを目的とする。

【００１５】本発明の他の目的は、半導体集積回路全体
および各機能ブロック内のクロックスキュー制御を最適
化し得る半導体集積回路の配線レイアウトシステムおよ
びクロック配線の設計方法を提供することにある。

【００１６】本発明のその他の目的は、クロック配線を
含む機能ブロックの再利用性を高め得る半導体集積回路
の配線レイアウトシステムおよびクロック配線の設計方
法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る半導体集積回路の配線レ
イアウトシステムは、半導体集積回路内の複数の機能ブ
ロック内のタイミング制約およびクロックスキューを最
適化して、機能ブロック内配線の自動レイアウトを行う
自動レイアウト手段と、前記自動レイアウト手段による
レイアウト結果を用いて半導体集積回路全体のフロアプ
ランを行うフロアプラン手段と、前記フロアプラン手段
によるフロアプラン結果に基づいて、自動レイアウトに
よるレイアウト情報から、レイアウト済みの機能ブロッ
ク内のクロック配線経路のみを引き剥がすクロック経路
引き剥がし手段と、前記クロック経路引き剥がし手段に
よりクロック配線経路が引き剥がされたレイアウト情報
に基づき半導体集積回路全体の機能ブロック内クロック
配線経路および機能ブロック間クロック配線経路を決定
するクロック配線手段と、前記クロック配線手段により
決定されたクロック配線経路に基づき、その他の機能ブ
ロック間配線を決定する詳細配線手段と、を具備し、前
記自動レイアウト手段は、機能ブロック内のセルの配置
を決定するセル配置手段と、クロックツリーを生成する
クロックツリー生成手段と、前記セル配置手段およびク
ロックツリー生成手段により得られるセル配置およびク
ロックツリーに基づいて、機能ブロック内の概略配線を
行う概略配線手段と、前記概略配線手段で得られる概略
配線におけるクロックスキューを調整するスキュー調整
手段と、前記スキュー調整手段による調整結果に基づい
て機能ブロック内の配線を決定する配線手段と、を含
む。

【００１８】前記クロック配線手段は、機能ブロック間
の概略配線を決定する手段を含んでいてもよい。

【００１９】

【００２０】また、本発明の第２の観点に係るクロック
配線の設計方法は、半導体集積回路内のクロック配線の
設計にあたり、半導体集積回路を構成する複数の機能ブ
ロック内のタイミング制約およびクロックスキューを最
適化した自動レイアウトを行い、その自動レイアウト結
果を用いて前記半導体集積回路全体のフロアプランを行
った後、自動レイアウト済みの機能ブロック内のクロッ
ク配線経路のみを引き剥がし、さらにブロック間配線と
ともに前記クロック配線を再配線する。

【００２１】本発明の第３の観点に係るクロック配線の
設計方法は、半導体集積回路内のクロック配線の設計に
あたり、半導体集積回路内の複数の機能ブロック内のタ
イミング制約およびクロックスキューを最適化して、機
能ブロック内配線の自動レイアウトを行う自動レイアウ
トステップと、前記自動レイアウトステップによるレイ
アウト結果を用いて半導体集積回路全体のフロアプラン
を行うフロアプランステップと、前記フロアプランステ
ップによるフロアプラン結果に基づいて、自動レイアウ
トによるレイアウト情報から、レイアウト済みの機能ブ
ロック内のクロック配線経路のみを引き剥がすクロック
経路引き剥がしステップと、前記クロック経路引き剥が
しステップによりクロック配線経路が引き剥がされたレ
イアウト情報に基づき半導体集積回路全体の機能ブロッ
ク内クロック配線経路および機能ブロック間クロック配
線経路を決定するクロック配線ステップと、前記クロッ
ク配線手段により決定されたクロック配線経路に基づ
き、その他の機能ブロック間配線を決定する詳細配線ス
テップと、を有し、前記クロック配線ステップは、配線
容量および配線抵抗のより小さな上位のアルミ層で各機
能ブロック内クロック配線を半導体集積回路全体で再配
線するステップを含む。

【００２２】

【００２３】

【００２４】本発明の半導体集積回路の配線レイアウト
システムおよびクロック配線の設計方法においては、半
導体集積回路を構成する複数の機能ブロック内のタイミ
ング制約およびクロックスキューを最適化した自動レイ
アウトを行い、その自動レイアウト結果を用いて前記半
導体集積回路全体のフロアプランを行った後、自動レイ
アウト済みの機能ブロック内のクロック配線経路のみを
引き剥がし、さらにブロック間配線とともに前記クロッ
ク配線を再配線する。したがって、クロックスキュー値
が目標値を満たしていない場合に、レイアウト済みの各
機能ブロック内のクロック配線経路のみを一旦引き剥が
して、各機能ブロック内のクロック配線および半導体集
積回路全体の機能ブロック間配線を半導体集積回路全体
のクロックスキュー値を満たすように再配線するので、
大規模な半導体集積回路全体のクロックスキュー制御を
容易化し、クロックスキュー制御時に引き起こす遅延制
約の劣化を抑制することができる。このため、半導体集
積回路全体および各機能ブロック内のクロックスキュー
制御を最適化することができる。

【００２５】なお、引き剥がした機能ブロック内のクロ
ック配線をブロック間配線で用いる配線容量および配線
抵抗の小さな上位のアルミ層で再配線することにより、
機能ブロック内の配線経路を確保することができ、クロ
ックスキュー値を最小限に抑えることができる。

【００２６】また、既にタイミング制約を満たした機能
ブロックの自動レイアウト結果をそのまま用いて、半導
体集積回路全体に影響するクロック配線のみを再配線し
直すだけで対応できるため、機能ブロックの再利用性を
高めることができる。

【００２７】

【発明の実施の形態】以下、本発明の半導体集積回路の
配線レイアウトシステム、クロック配線の設計方法およ
び記録媒体の実施の形態を図面を参照して説明する。

【００２８】図１を参照して本発明による半導体集積回
路の配線レイアウトシステムの実施の形態を説明する。
図１は、本発明の実施の形態に係る半導体集積回路の配
線レイアウトシステムの構成を示している。

【００２９】図１に示す半導体集積回路の配線レイアウ
トシステムは、自動レイアウト部１、フロアプラン部
２、クロック経路引き剥がし部３、クロック配線部４お
よび詳細配線部５を具備している。

【００３０】自動レイアウト部１は、半導体集積回路内
の複数の機能ブロック内のタイミング制約およびクロッ
クスキューを最適化して、機能ブロック内配線の自動レ
イアウトを行う。

【００３１】フロアプラン部２は、自動レイアウト部１
により複数の機能ブロック内のタイミング制約およびク
ロックスキューを最適化したレイアウト結果を用いて、
各機能ブロックの配置および機能ブロック間の概略配
線、並びにクロックスキューの見積もりを行って、半導
体集積回路全体のフロアプランを行う。

【００３２】クロック経路引き剥がし部３は、フロアプ
ラン部２におけるクロックスキューの見積もり結果に基
づいて、自動レイアウト部１の自動レイアウトによるレ
イアウト情報から、レイアウト済みの機能ブロック内の
クロック配線経路のみを引き剥がして除去する。

【００３３】クロック配線部４は、クロック経路引き剥
がし部３によりクロック配線経路が引き剥がされたレイ
アウト情報に基づき、機能ブロック間の概略配線、半導
体集積回路全体の機能ブロック内クロック配線経路およ
び機能ブロック間クロック配線経路を決定する。このク
ロック配線部４は、例えばクロック配線経路を配線容量
および配線抵抗がより小さな上位のアルミニウム層を用
いて具体化する。

【００３４】詳細配線部５は、クロック配線部４により
決定されたクロック配線経路を最初に具体化し、そのク
ロック配線経路に基づき、その他の機能ブロック間配線
を決定する。

【００３５】そして、上述した自動レイアウト部１は、
図１に示すように、セル配置部１１、クロックツリー生
成部１２、概略配線部１３、スキュー調整部１４および
ブロック内配線部１５を有している。

【００３６】セル配置部１１は、各機能ブロック内のセ
ルの配置を決定する。クロックツリー生成部１２は、ク
ロックツリーを生成する。概略配線部１３は、セル配置
部１１およびクロックツリー生成部１２により得られる
セル配置およびクロックツリーに基づいて、機能ブロッ
ク内の概略配線を行う。スキュー調整部１４は、概略配
線部１３で得られる概略配線におけるクロックスキュー
を調整する。ブロック内配線部１５は、スキュー調整部
１４による調整結果に基づいて機能ブロック内の配線を
決定する。

【００３７】次に、図１のように構成した半導体集積回
路の配線レイアウトシステムにおけるクロック配線の設
計方法に係る動作について、図２および図３に示すフロ
ーチャートを参照して説明する。

【００３８】図２は、半導体集積回路の配線レイアウト
システムにおける配線レイアウト設計の手順を示してい
る。配線レイアウト設計が開始されると、まず、自動レ
イアウト部１によって、半導体集積回路を構成する各機
能ブロック内における配線の自動レイアウト処理を行う
（ステップＳＴ１）。このステップＳＴ１においては、
各機能ブロック内のタイミング制約を満たすように配線
レイアウトを決定する。

【００３９】上述したステップＳＴ１における自動レイ
アウト部１による機能ブロック内の自動レイアウト処理
の流れを図３に示す。まず、セル配置部１１は、機能ブ
ロック内のセル配置を行い（ステップＳＴ１１）、クロ
ックツリー生成部１２がクロックツリーを生成して（ス
テップＳＴ１２）、概略配線部１３により機能ブロック
内の概略配線を行う（ステップＳＴ１３）。そして、ス
キュー調整部１４がスキュー調整を行って（ステップＳ
Ｔ１４）、ブロック内配線部１５によって、機能ブロッ
ク内のタイミング制約およびクロックスキューを最適化
するように機能ブロック内の詳細配線を行う。

【００４０】次に、図２におけるステップＳＴ１によっ
て得られる機能ブロック内の自動レイアウト結果を用
い、フロアプラン部２によって、半導体集積回路全体の
フロアプランを行って、各機能ブロックの配置および機
能ブロック間の概略配線を決定するとともに、クロック
スキューの見積もりを行う（ステップＳＴ２）。

【００４１】クロック経路引き剥がし部３は、ステップ
ＳＴ２におけるフロアプランによるクロックスキューの
見積もり結果に基づいて、このレイアウトシステムにお
ける中間情報である各機能ブロック内の配線のレイアウ
ト情報から機能ブロック内のクロック配線経路情報を一
旦引き剥がす（ステップＳＴ３）。

【００４２】次に、クロック配線部４は、半導体集積回
路全体について、機能ブロック間の概略配線、各機能ブ
ロック内のクロック配線経路および機能ブロック間のク
ロック配線経路をそれぞれ決定する（ステップＳＴ
４）。このステップＳＴ４において、クロック配線部４
は、望ましくは、例えば、配線容量および配線抵抗がよ
り小さな上位のアルミ層を用いてクロック配線経路を実
現する。

【００４３】そして、詳細配線部５によって、ステップ
ＳＴ４で決定したクロック配線経路を最初に具体化し、
続いてその他の機能ブロック間の配線を具体化する（ス
テップＳＴ５）。

【００４４】通常、１つの半導体集積回路内において、
同一の機能ブロックを複数使用する際の配線レイアウト
設計には、ボトムアップ手法により既設計の機能ブロッ
クを流用する方法とトップダウン手法により同一機能で
あっても別々に自動レイアウトする方法が存在する。前
者の既設計機能ブロックを流用する方法を採用する場合
には、半導体集積回路全体のフロアプランおよび詳細配
線時の調整が非常に困難となり、場合によっては配線を
実現することができないという事態が生じる。一方、後
者の別々に自動レイアウトする方法では、同一機能であ
りながら実配線結果が異なるため、機能ブロック間で性
能差が生じ半導体集積回路全体の機能および性能を満た
すことが困難になることがあると考えられる。

【００４５】上述した実施の形態に係る半導体集積回路
の配線レイアウトシステムにおける配線レイアウト設計
では、既設計の機能ブロックを流用する。しかしなが
ら、クロック経路引き剥がし部３による機能ブロック内
クロック経路引き剥がしステップＳＴ３において、半導
体集積回路全体の配線結果に依存するクロック配線経路
のみを引き剥がすことにより、機能ブロックの性能を左
右するタイミング制約はそのまま流用するため、機能ブ
ロック間の性能差や機能ブロック間の配線問題を最小限
に抑えることができる。

【００４６】このように、既設計の機能ブロックを最大
限に流用することにより、他の半導体集積回路でも同様
の形態で流用することが可能となり、既設計機能ブロッ
クの再利用性を著しく高めることができる。

【００４７】次に、図４〜図６を参照して、半導体集積
回路の配線レイアウトシステムにおける配線レイアウト
設計の処理をさらに詳細に説明する。

【００４８】図４に示す半導体集積回路ＣＨＩＰ１内に
配置されている機能ブロックＢＬＫ１〜ＢＬＫ４は、図
１の自動レイアウト部１により、図３にフローチャート
を示す機能ブロック内自動レイアウト処理の流れに従っ
て作成されたものであり、配置・配線はもとより、各機
能ブロックＢＬＫ１〜ＢＬＫ４としてのタイミング制約
およびクロックスキュー値を共に満足している。クロッ
ク配線ＣＬＫ１〜ＣＬＫ３は、それぞれ機能ブロックＢ
ＬＫ１〜ＢＬＫ３内におけるクロック配線経路をあらわ
している。機能ブロックＢＬＫ４は、クロック配線を有
していない機能ブロックである。機能ブロック１と機能
ブロックＢＬＫ１′は、機能もレイアウト結果も同一の
ブロックであり、図４の半導体集積回路ＣＨＩＰ１では
全く同じ機能ブロック１を２個同時に使用していること
を意味している。

【００４９】図４のような半導体集積回路ＣＨＩＰ１に
おいて、各機能ブロックＢＬＫ１〜ＢＬＫ３内のクロッ
ク配線ＣＬＫ１〜ＣＬＫ３を結ぶブロック間クロック配
線を実現する際には、既に各機能ブロックＢＬＫ１〜Ｂ
ＬＫ３は、クロック配線ＣＬＫ１〜ＣＬＫ３を有してお
り、それぞれのクロックスキュー値は予め統一されては
いない。この半導体集積回路ＣＨＩＰ１全体のクロック
配線におけるクロックスキュー値を抑えるためには、最
も大きなクロックスキュー値に合わせて、ブロック間ク
ロック配線を引き回したり、スキュー調整用バッファを
必要な分だけ挿入したりすることにより、半導体集積回
路ＣＨＩＰ１全体のクロックスキュー値を抑える操作が
必要となってくる。しかしながら、上述した従来の２つ
の方法のいずれをとってクロックスキュー値を抑え込ん
だとしても、引き回しによる余分な配線遅延、および挿
入したバッファ分の遅延の増大により、半導体集積回路
ＣＨＩＰ１全体のタイミング制約違反が発生する可能性
が大きくなる。

【００５０】そこで、この実施の形態に係る半導体集積
回路の配線レイアウトシステムにおける配線レイアウト
設計では、上記問題を回避するため、図５に示すよう
に、各機能ブロックＢＬＫ１〜ＢＬＫ３内のクロック配
線ＣＬＫ１〜ＣＬＫ３の経路情報のみを半導体集積回路
ＣＨＩＰ１全体の自動レイアウト情報から一旦削除す
る。そして、この状態において、半導体集積回路ＣＨＩ
Ｐ１全体のクロック配線としてクロック配線経路を見積
もり、半導体集積回路ＣＨＩＰ１全体のクロックスキュ
ー値の調整を行う。半導体集積回路ＣＨＩＰ１全体のク
ロック配線経路見積もりおよびクロックスキュー値を調
整する際は、機能ブロック内における処理と同様に、従
来通りのクロックツリーによる手法を用いて、クロック
配線レイアウトを実現するものとする。

【００５１】但し、当初、機能ブロック内では、例えば
第１アルミ層および第２アルミ層等の下位のアルミ層を
使用してクロック配線経路およびクロックスキュー調整
をしたのと異なり、今回は、第２アルミ層、第３アルミ
層および第４アルミ層といったように、より上位のアル
ミ層を使用して、半導体集積回路ＣＨＩＰ１全体のクロ
ック配線経路のレイアウトおよびクロックスキュー調整
を行う。

【００５２】このように、配線容量および配線抵抗のよ
り小さな上位のアルミ層を使用するため、タイミング制
約を確保しながらクロックスキュー調整を行うことが可
能になる。また、機能ブロック間の詳細配線を行う際に
は、各機能ブロック内のクロック配線を再配線する場合
にも上位のアルミ層を使用するため、既存の機能ブロッ
ク内配線を引き剥がす必要がなく、配線経路を確保する
ことが可能となる。このことにより、既存の機能ブロッ
ク内のタイミング制約を確保したまま、半導体集積回路
ＣＨＩＰ１全体の適正なクロック配線を実現することが
できる。

【００５３】図６は、半導体集積回路ＣＨＩＰ１全体の
クロック配線を再配線した後の状態を示しており、機能
ブロックＢＬＫ１、ＢＬＫ１′、ＢＬＫ２およびＢＬＫ
３のそれぞれの内部のクロック配線ＣＬＫ１１、ＣＬＫ
１２、ＣＬＫ２１およびＣＬＫ３１、並びにこれら機能
ブロックＢＬＫ１、ＢＬＫ１′、ＢＬＫ２およびＢＬＫ
３の間のブロック間配線ＣＬＫ１０の各経路を示してい
る。クロック配線ＣＬＫ１１は、機能ブロックＢＬＫ１
の最適化後の上位のアルミ層による配線経路である。同
様に、クロック配線ＣＬＫ１２は、機能ブロックＢＬＫ
１′の最適化後の上位のアルミ層による配線経路、クロ
ック配線ＣＬＫ２１は、機能ブロックＢＬＫ２の最適化
後の上位のアルミ層による配線経路、そしてクロック配
線ＣＬＫ３１は、機能ブロックＢＬＫ３の最適化後の上
位のアルミ層による配線経路である。

【００５４】図６からもわかるように、同一機能ブロッ
クであるＢＬＫ１およびＢＬＫ１′に関しても、半導体
集積回路ＣＨＩＰ１全体のクロックスキュー調整によっ
て、機能ブロック内のクロック配線経路だけが、クロッ
ク配線ＣＬＫ１１とクロック配線ＣＬＫ１２という異な
った経路となっている。このようにして、機能ブロック
のタイミング制約を確保しながらクロックスキューを対
象の集積回路毎に最適化を図ることができるため、既存
の機能ブロックの再利用性を著しく高めることが可能と
なる。しかも、クロック配線経路見積もり、クロックス
キュー調整および詳細配線実現時には、従来のクロック
ツリーを用いる手法をそのまま流用できるため、高度な
アルゴリズムを要することなく、半導体集積回路ＣＨＩ
Ｐ１全体のクロック配線を最適化することが可能とな
る。

【００５５】上述した半導体集積回路の配線レイアウト
システムは、既に機能ブロック内のタイミング制約およ
びクロックスキューを最適化した自動レイアウト結果を
用いて半導体集積回路全体のフロアプランを行う。その
後、特にクロックスキュー値が目標値を満たしていない
場合等においては、自動レイアウト済みの機能ブロック
内の対象となるクロック配線のみを一旦引き剥し、ブロ
ック間配線と共にクロック配線を再配線することによ
り、半導体集積回路全体のクロックスキュー制御を行
う。また、引き剥がした機能ブロック内のクロック配線
の再配線には、ブロック間配線で用いる上位のアルミ層
を用いることにより、機能ブロック内の配線経路を確保
することができる。

【００５６】また、機能ブロック内のクロック配線は、
配線容量および配線抵抗のより小さな上位のアルミ層を
用いて実現するので、機能ブロック内のクロックスキュ
ー値を最小限に抑えて最適化することができる。

【００５７】さらに、半導体集積回路全体でクロックス
キュー制御を施し、各機能ブロック内のクロック配線の
みを再配線するため、既設計の機能ブロックの再利用性
を著しく高めることができる。

【００５８】したがって、この実施の形態にかかる半導
体集積回路の配線レイアウトシステムにおける第１の効
果は、半導体集積回路全体のクロックスキュー制御の容
易化を達成することができることである。何故ならば、
機能ブロック単位でタイミング制約を考慮し、クロック
スキューは半導体集積回路全体でレイアウトし直して再
配線するからである。このように、問題の解決を分離す
ることにより、タイミング制約を満たしながら、単に後
戻りするような複雑な手順を用いることなくクロックス
キューの適切な制御が可能となる。

【００５９】第２の効果は、半導体集積回路全体および
各機能ブロック内のクロックスキュー制御を最適化でき
ることである。上述したように、機能ブロック間の配線
をする際に、一旦引き剥がした機能ブロック内のクロッ
ク配線を配線容量および配線抵抗がより小さな上位のア
ルミ層を用いて再配線することにより、機能ブロック内
のクロックスキュー値を最小限として最適化することが
できる。

【００６０】第３の効果は、クロック配線を有する機能
ブロックの再利用性を著しく高めることができることで
ある。何故ならば、半導体集積回路全体でクロックスキ
ューを制御し、各機能ブロック内のクロック配線のみを
レイアウトし直して再配線するため、既設計の機能ブロ
ックを有効に利用することができるからである。

【００６１】なお、この発明の半導体集積回路の配線レ
イアウトシステムは、専用のシステムとして構成するこ
となく、通常のコンピュータシステムを用いて実現する
ことができる。例えば、コンピュータシステムに上述の
動作を実行するためのプログラムを格納した媒体（フロ
ッピーディスク、ＣＤ−ＲＯＭ等）から該プログラムを
インストールすることにより、上述の処理を実行する半
導体集積回路の配線レイアウトシステムの少なくとも一
部を構築することができる。インストールによって、当
該プログラムは、コンピュータシステム内のハードディ
スク等の媒体に格納されて、半導体集積回路の配線レイ
アウトシステムの少なくとも一部を構成し、実行に供さ
れる。また、上記プログラムを搬送波に重畳して配信し
てもよい。

【００６２】また、例えば、インターネット等の通信ネ
ットワーク上に設けたＦＴＰ（FileTransfer Protoco
l）サーバに当該プログラムを登録し、ＦＴＰクライア
ントにネットワークを介して配信してもよく、通信ネッ
トワークの電子掲示板（ＢＢＳ：Bulletin Board Syste
m）等に該プログラムを登録し、これをネットワークを
介して配信してもよい。そして、このプログラムを起動
し、ＯＳ（Operating System）の制御下において実行す
ることにより、上述の処理を達成することができる。さ
らに、通信ネットワークを介してプログラムを転送しな
がら起動実行することによっても、上述の処理を達成す
ることができる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
大規模な半導体集積回路全体のクロックスキュー制御を
容易化し、クロックスキュー制御時に引き起こす遅延制
約の劣化を抑制することができ、半導体集積回路全体お
よび各機能ブロック内のクロックスキュー制御を最適化
することができ、さらにはクロック配線を含む機能ブロ
ックの再利用性を高め得る半導体集積回路の配線レイア
ウトシステムおよびクロック配線の設計方法を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体集積回路の配
線レイアウトシステムの原理的な構成を示すブロック図
である。

【図２】図１の半導体集積回路の配線レイアウトシステ
ムにおける配線レイアウトの流れを説明するためのフロ
ーチャートである。

【図３】図１の半導体集積回路の配線レイアウトシステ
ムにおける機能ブロック内配線の自動レイアウトの流れ
を説明するためのフローチャートである。

【図４】図１の半導体集積回路の配線レイアウトシステ
ムにおける機能ブロックのフロアプラン後の配線レイア
ウト情報を示す模式図である。

【図５】図１の半導体集積回路の配線レイアウトシステ
ムにおける機能ブロック内のクロック配線経路を引き剥
がした状態のレイアウト情報を示す模式図である。

【図６】図１の半導体集積回路の配線レイアウトシステ
ムにおける再配線後のレイアウト情報を示す模式図であ
る。

【符号の説明】

１ 自動レイアウト部 ２ フロアプラン部 ３ クロック経路引き剥がし部 ４ クロック配線部 ５ 詳細配線部 １１ セル配置部 １２ クロックツリー生成部 １３ 概略配線部 １４ スキュー調整部 １５ ブロック内配線部 ＣＨＩＰ１ 半導体集積回路（全体） ＢＬＫ１ 機能ブロック ＢＬＫ１′ （ＢＬＫ１と同一の）機能ブロック ＢＬＫ２ 機能ブロック ＢＬＫ３ 機能ブロック ＢＬＫ４ 機能ブロック ＣＬＫ１ 既存のクロック配線 ＣＬＫ１′ 既存のクロック配線 ＣＬＫ２ 既存のクロック配線 ＣＬＫ３ 既存のクロック配線 ＣＬＫ１０ 機能ブロック間に跨るクロック配線 ＣＬＫ１１ 再配線後のクロック配線 ＣＬＫ１２ 再配線後のクロック配線 ＣＬＫ２１ 再配線後のクロック配線 ＣＬＫ３１ 再配線後のクロック配線

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路内の複数の機能ブロック内
   のタイミング制約およびクロックスキューを最適化し
   て、機能ブロック内配線の自動レイアウトを行う自動レ
   イアウト手段と、 前記自動レイアウト手段によるレイアウト結果を用いて
   半導体集積回路全体のフロアプランを行うフロアプラン
   手段と、 前記フロアプラン手段によるフロアプラン結果に基づい
   て、自動レイアウトによるレイアウト情報から、レイア
   ウト済みの機能ブロック内のクロック配線経路のみを引
   き剥がすクロック経路引き剥がし手段と、 前記クロック経路引き剥がし手段によりクロック配線経
   路が引き剥がされたレイアウト情報に基づき半導体集積
   回路全体の機能ブロック内クロック配線経路および機能
   ブロック間クロック配線経路を決定するクロック配線手
   段と、 前記クロック配線手段により決定されたクロック配線経
   路に基づき、その他の機能ブロック間配線を決定する詳
   細配線手段と、 を具備し、 前記自動レイアウト手段は、 機能ブロック内のセルの配置を決定するセル配置手段
   と、 クロックツリーを生成するクロックツリー生成手段と、 前記セル配置手段およびクロックツリー生成手段により
   得られるセル配置およびクロックツリーに基づいて、機
   能ブロック内の概略配線を行う概略配線手段と、 前記概略配線手段で得られる概略配線におけるクロック
   スキューを調整するスキュー調整手段と、 前記スキュー調整手段による調整結果に基づいて機能ブ
   ロック内の配線を決定する配線手段と、 を含む、 ことを特徴とする半導体集積回路の配線レイアウトシス
   テム。
2. 【請求項２】前記クロック配線手段は、 機能ブロック間の概略配線を決定する手段を含むことを
   特徴とする請求項１に記載の半導体集積回路の配線レイ
   アウトシステム。
3. 【請求項３】半導体集積回路内のクロック配線の設計に
   あたり、 半導体集積回路を構成する複数の機能ブロック内のタイ
   ミング制約およびクロックスキューを最適化した自動レ
   イアウトを行い、その自動レイアウト結果を用いて前記
   半導体集積回路全体のフロアプランを行った後、自動レ
   イアウト済みの機能ブロック内のクロック配線経路のみ
   を引き剥がし、さらにブロック間配線とともに前記クロ
   ック配線を再配線することを特徴とするクロック配線の
   設計方法。
4. 【請求項４】半導体集積回路内のクロック配線の設計に
   あたり、 半導体集積回路内の複数の機能ブロック内のタイミング
   制約およびクロックスキューを最適化して、機能ブロッ
   ク内配線の自動レイアウトを行う自動レイアウトステッ
   プと、 前記自動レイアウトステップによるレイアウト結果を用
   いて半導体集積回路全体のフロアプランを行うフロアプ
   ランステップと、 前記フロアプランステップによるフロアプラン結果に基
   づいて、自動レイアウトによるレイアウト情報から、レ
   イアウト済みの機能ブロック内のクロック配線経路のみ
   を引き剥がすクロック経路引き剥がしステップと、 前記クロック経路引き剥がしステップによりクロック配
   線経路が引き剥がされたレイアウト情報に基づき半導体
   集積回路全体の機能ブロック内クロック配線経路および
   機能ブロック間クロック配線経路を決定するクロック配
   線ステップと、 前記クロック配線手段により決定されたクロック配線経
   路に基づき、その他の機能ブロック間配線を決定する詳
   細配線ステップと、 を有し、 前記クロック配線ステップは、配線容量および配線抵抗
   のより小さな上位のア ルミ層で各機能ブロック内クロッ
   ク配線を半導体集積回路全体で再配線するステップを含
   む、 ことを特徴とするクロック配線の設計方法。