CN102315197B

CN102315197B - 3d集成电路结构以及检测芯片结构是否对齐的方法

Info

Publication number: CN102315197B
Application number: CN2010102292862A
Authority: CN
Inventors: 朱慧珑
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2013-04-17
Anticipated expiration: 2030-07-09
Also published as: US8354753B2; CN102315197A; WO2012003705A1; US20120056177A1

Abstract

本发明公开了一种3D集成电路结构以及检测芯片结构是否对齐的方法。该电路结构包括第一芯片结构，该芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构；第一检测结构包括：分布于第一绝缘层两侧的检测基体，检测基体包括第一导体、至少两个第二导体和至少一个第三导体；其中，第一导体位于第一绝缘层的一侧，并与第二导体的一端连接；第三导体形成于第二导体之间并与第二导体之间绝缘，第三导体远离第一导体的端部呈阶梯状变化；其中，第三导体与第二导体之间正对的长度相等，在第三导体所在的方向上，位于两侧的检测基体上互相对应的第三导体远离第一导体的端部的投影之间距离相等。本发明适用于集成电路制造中优化芯片结构之间的对齐。

Description

3D集成电路结构以及检测芯片结构是否对齐的方法

技术领域

本发明涉及半导体领域，更具体地，涉及一种3D集成电路结构以及检测芯片结构是否对齐的方法。

背景技术

随着半导体器件的尺寸越来越小，集成电路发展的趋势是在越来越小的芯片上集成越来越多的电子器件。3D集成电路需要将芯片与芯片、芯片与晶片、晶片与晶片之间进行结合。然而在芯片或晶片的结合过程中由于对齐误差，可能会造成短路或互连开路等问题，集成电路的可靠性大大降低，也很大程度上增加了集成电路制造的成本。

有鉴于此，需要提供一种新颖的3D集成电路结构以及检测芯片结构是否对齐的方法，以增大互连的可靠性。

发明内容

本发明的目的在于提供一种3D集成电路结构以及检测半导体衬底是否对齐的方法，以克服上述现有技术中的问题。

根据本发明的一方面，提供了一种3D集成电路结构，包括：第一芯片结构，所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；第一检测结构包括：分布于第一绝缘层两侧的检测基体，检测基体包括第一导体、至少两个第二导体和至少一个第三导体；其中，第一导体位于第一绝缘层的一侧，并与第二导体的一端连接；第三导体形成于第二导体之间并与第二导体之间绝缘，第三导体远离第一导体的第一端部呈阶梯状变化；其中，第三导体与第二导体之间正对的长度相等，并且在第三导体的长度所在的方向上，位于两侧的检测基体上互相对应的第一端部的投影之间距离相等。

优选地，第二导体与第三导体平行分布；并且位于两侧的检测基体上且互相对应的第三导体位于一条直线上。

优选地，第三导体靠近第一导体的第二端部相齐。

优选地，第二导体长度相等且两端相齐。

优选地，第一导体连接有第一导电引脚。

优选地，第一导体、第二导体和第三导体暴露在第一绝缘层表面的形状为条状，并且所述第二导体和第三导体与所述第一导体垂直。

优选地，第一导体、第二导体和第三导体由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

优选地，上述3D集成电路结构进一步包括：第二芯片结构，所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，第二绝缘层位于第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；第二检测结构包括第四导体，第四导体位于第二绝缘层的中部；其中，第一检测结构和第二检测结构相对结合，第四导体至少能与一条第三导体电连接从而与第二导体构成电容。

优选地，第四导体上连接有第二导电引脚。

优选地，第四导体在第三导体的长度所在的方向上的宽度，略大于位于两侧的检测基体上互相对应的第一端部的投影之间距离。

优选地，第四导体由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

根据本发明的另一方面，提供了一种检测芯片结构是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测。具体的过程如下。

形成第一芯片结构，包括：提供第一半导体衬底，在第一半导体衬底上形成第一绝缘层，嵌入第一绝缘层形成第一检测结构；第一检测结构包括：分布于第一绝缘层两侧的检测基体，检测基体包括第一导体、至少两个第二导体和至少一个第三导体；其中，第一导体位于第一绝缘层的一侧，并与第二导体的一端连接；第三导体形成于第二导体之间并与第二导体之间绝缘，第三导体远离第一导体的第一端部呈阶梯状变化；其中，第三导体与第二导体之间正对的长度相等，并且在第三导体所在的方向上，位于两侧的检测基体上互相对应的所述第一端部的投影之间距离相等。

形成第二芯片结构，包括：提供第二半导体衬底，在第二半导体衬底上形成第二绝缘层，嵌入第二绝缘层形成第二检测结构；第二检测结构包括第四导体，第四导体位于第二绝缘层的中部；将第一检测结构和第二检测结构相对结合，第四导体至少能与一条第三导体电连接从而与第二导体构成电容，进行如下判断：如果第四导体与位于两侧的第二导体之间构成的电容大小相等，则判断第一芯片结构与第二芯片结构之间是对齐的，如果第四导体与位于两侧的第二导体之间构成的电容大小不等，则判断第一芯片结构与第二芯片结构之间是错位(mis-alignment)的。

优选地，第三导体靠近第一导体的第二端部相齐。

优选地，第二导体长度相等且两端相齐。

所述第四导体在所述第三导体的长度所在的方向上的宽度，略大于位于两侧的检测基体上互相对应的所述第一端部的投影之间距离。

优选地，第一导体连接有第一导电引脚；第四导体连接有第二导电引脚；则上述判断具体可以包括：测出第二导电引脚分别与两侧的第一导电引脚形成的电容大小；如果第二导电引脚与两侧的第一导电引脚形成的电容大小相等，则判断第一芯片结构与第二芯片结构之间是对齐的，如果第二导电引脚与两侧的第一导电引脚形成的电容大小不等，则判断第一芯片结构与第二芯片结构之间是错位的。

本发明提供的3D集成电路结构以及检测芯片结构是否对齐的方法，通过在其中一芯片结构上形成包括第一导体、第二导体和第三导体的第一检测结构，在另一芯片结构上形成包括第四导体的第二检测结构，当通过这两个检测结构将两芯片结构结合时，第四导体能够与至少一条第三导体导通，从而与第一导体的突起结构之间形成电容，根据第三导体与两侧的第一导体形成的电容的大小，即可判别两芯片结构是否对齐。并且在本发明的优选方案下，能够准确得到错位的误差有多大。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1～13示出了根据本发明实施例制作3D集成电路结构的流程中各步骤的截面图；

图14和图15示出了根据本发明的其他实施例得到的3D集成电路中的第一芯片结构的截面图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

图1～13详细示出了根据本发明实施例检测半导体衬底是否对齐方法中各步骤对应的3D集成电路的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的3D集成电路予以详细说明。

首先，形成第一芯片结构。如图1所示，提供第一半导体衬底1000。在该半导体衬底上可能已经完成了半导体器件制造以及后道互连等工艺，但需要说明的是这些步骤与本发明的本质无关，这里只是举例，不再对其进行详述。

如图1所示，在第一半导体衬底1000上形成第一绝缘层2001，并在第一绝缘层2001上形成第一检测结构。具体地，形成的第一绝缘层2001，例如可以是SiO₂或其他介质材料。

如图2所示，在第一绝缘层2001上涂覆光刻胶3000，并对光刻胶图案化以形成图2和图3中所示的图案。其中，图3为沿图2中AA’方向的剖视图。

以图2和图3所示的光刻胶图案为掩膜，对第一绝缘层2001进行刻蚀，形成沟槽，如图4所示。

将光刻胶3000去除。

接着如图5，在凹槽内填充导电材料，例如可以是Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合，或者是合金，本发明的实施例中优选用Cu作为填充材料。如图6所示，进行CMP(化学机械抛光)工艺处理，将第一绝缘层2001的表面磨平，则形成了导电材料嵌入于第一绝缘层2001的凹槽中的结构。

如图5所示，Cu镶嵌在凹槽中从而形成了第一检测结构，第一检测结构包括分布于左右两侧的检测基体2002，检测基体2002分别包括第一导体2003、第二导体2004和第三导体2005。

接着可以在第一导体2003上形成第一引脚，可以参考图5中的T1、T2。此步骤为常规技术，这里不再详述。

至此就形成了根据本发明一个实施例得到的3D集成电路结构，如图2和图6所示，包括第一芯片结构，第一芯片结构具体包括第一半导体衬底1000、位于第一半导体衬底上的第一绝缘层2001以及嵌入于第一绝缘层2001的第一检测结构；第一检测结构包括：分布于第一绝缘层两侧的检测基体2002，检测基体2002包括第一导体2003、至少两个第二导体2004和至少一个第三导体2005；其中，第一导体2003位于第一绝缘层2001的一侧，并与第二导体2004的一端连接；第三导体2005形成于第二导体2004之间并与第二导体2004之间绝缘，第三导体2005远离第一导体2004的第一端部P1呈阶梯状变化；其中，第三导体2005与第二导体2004之间正对的长度相等，并且在第三导体2005的长度所在的方向上，位于两侧的检测基体2002上互相对应的第一端部P1的投影之间距离相等。需要说明的是，由于第三导体为长条状，因此长度所在的方向即如图5中所示的横向方向。

优选地，如图7所示，虚线FF’和GG’、HH’和II’之间的距离即为第二导体和第三导体之间的正对距离；这个距离相等使得正对的导体之间形成的平行板电容器的电容相等。

优选地，第二导体2004与第三导体2005平行分布；并且位于两侧的检测基体2002上且互相对应的第三导体2005位于一条直线上。

优选地，第三导体2005靠近第一导体2003的第二端部P2相齐。

优选地，第二导体2004长度相等且两端相齐。

对于本发明的一个优选的实施例来说，如图7所示，左右两侧检测基体2002关于第一绝缘层2001表面的中心对称。这样的对称结构极有利于本发明的实现，即能够更准确地测量第二导体和第三导体之间形成的电容。

优选地，如图7所示，第一导体2003还连接有第一导电引脚T1和T2。

优选地，第一导体2003、第二导体2004和第三导体2005可以由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

根据本发明一实施例的检测半导体衬底是否对齐的方法，需要进一步形成第二芯片结构。

如图8所示，提供第二半导体衬底1000’，并在第二半导体衬底1000’上形成第二绝缘层2001’，嵌入于第二绝缘层2001’上形成有第二检测结构。

如图9所示，第二检测结构包括第四导体2002’，导体2002’嵌入形成在第二绝缘层2001’中心。第四导体2002’的材料可以包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合。第四导体2002’在第三导体2005的长度所在的方向上的宽度，略大于位于两侧的检测基体2002上互相对应的第一端部P1的投影之间距离，这样才能够与第三导体进行电连接。第四导体2002’的形状不受限制，表面优选为矩形结构，但在第一检测结构与第二检测结构对齐结合时，至少应保证能够第四导体能够与第一检测结构上的一条第三导体电连接。

第二半导体衬底上的第二检测结构的制造方法可以参照第一半导体结构的制造方法。具体可以为：在第二半导体衬底1000’上淀积第二绝缘层2001’，接着在第二绝缘层2001’上图案化光刻胶以形成第四导体2002’的形状，以图案化后的光刻胶为掩膜向下刻蚀绝缘层2001’，从而形成凹槽，然后在凹槽内填充导电材料，例如包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成，进行CMP工艺，最后在第四导体上形成引脚T3。

将图7所示的第一芯片结构和图9所示的第二芯片结构通过第一检测结构和第二检测结构进行结合，至此形成了根据本发明实施例的一种3D集成电路结构。如图10所示，该3D集成电路结构包括以上所述的两个半导体芯片结构。图10中位于下方的第一芯片结构为沿图7中BB’方向的剖视图，图10中位于上方的第二芯片结构为沿图9中CC’方向的剖视图。其中，如果两个芯片结构是对齐的，则第四导体2002’能够与第一检测结构上左右两侧的第三导体2005进行连接。

在本发明实施例中，优选第二导体2004与第三导体2005之间平行分布，且第二导体2004与第三导体2005之间正对的长度相等；优选位于同一侧的第三导体2005靠近第一导体2003的第二端部相齐，远离第一导体2003的第一端部P1呈阶梯状变化；优选相邻的第三导体在远离第一导体2003的第一端部P1之间的长度差相等；优选检测基体上的第二导体2004长度相等且两端相齐。对于本发明的优选实施例，位于第一芯片结构的两个检测基体2002能够关于中心对称，那么每个第三导体与第二导体之间由于正对而产生的电容大小完全相同。这样的结构能够保证，如果第四导体位于第一半导体结构的中间位置，即第一芯片结构与第二芯片结构完全对齐，那么第四导体与两侧的第三导体电连接的条数就是相同的。

如图11所示，第一芯片结构上左侧的第一导体上的引脚为T1，右侧的第一导体上的引脚为T2，并在第二芯片结构上的第四导体上设有引脚T3。图10和图11所示为，第一芯片结构与第二芯片结构完全对其对齐的示意图，第四导体与左侧的三条第三导体连接，也与右侧的三条第三导体连接，因而可以得到T3与T2之间的电容与T3与T1之间的电容相等。

可见如果第一芯片结构与第二芯片结构之间有错位，那么如图12和图13所示，第四导体与左侧的两条第三导体连接，而与右侧的四条第三导体连接，则可以得到T3与T2之间的电容，与T3与T1之间的电容不相等，即T3与T2之间的电容大于T3与T1之间的电容，可知第二芯片结构需要向左移动才能准确对齐。可见，根据测得的电容的大小的差值，可以知道两个芯片结构之间错位了多少，以及应该怎样移动才能保证对齐。

采用本发明的实施例，可以准确测出芯片结构之间的对齐误差，从而将芯片结构进行移动对齐。本发明实施例的方法，能够简单有效地检测出芯片结构之间的错位，可大量应用于3D集成电路的制造。

本发明的实施例还可以进行各种变形。如图14所示，左右两侧的第一导体和第二导体错开且一一对应。因此，在第三导体的长度所在的直线上，只需要各对应的第三导体远离第一导体的端部的投影之间距离相等，如图14所示的DD’和EE’的长度相等，同样也可以实现本发明。

此外，如图15所示，第二导体和第三导体两端的端部也可以不严格对齐，只要第二导体与第三导体之间正对的长度相等，同样也可以实现本发明。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

本发明的实施例采用在半导体衬底上形成检测结构的方法，在检测结构之间结合之后根据检测结构之间形成的电容大小来判断芯片结构之间是否对齐，这种方法简便有效，检测效果好。并且本发明的实施例工艺简单，用常规的半导体制造工艺即可完成。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims

1.一种3D集成电路结构，包括：第一芯片结构和第二芯片结构；

所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；

所述第一检测结构包括：分布于所述第一绝缘层两侧的检测基体，所述检测基体包括第一导体、至少两个第二导体和至少一个第三导体；

其中，所述第一导体位于所述第一绝缘层的一侧，并与所述第二导体的一端连接；所述第三导体形成于第二导体之间并与所述第二导体之间绝缘，所述第三导体远离第一导体的第一端部呈阶梯状变化；

其中，所述第三导体与第二导体之间正对的长度相等，并且在所述第三导体的长度所在的方向上，位于两侧的检测基体上互相对应的所述第一端部的投影之间距离相等；

所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于所述第二绝缘层形成；

所述第二检测结构包括第四导体，所述第四导体位于第二绝缘层的中部；

其中，所述第一检测结构和第二检测结构相对结合，所述第四导体至少能与一条第三导体电连接从而与第二导体构成电容。

2.根据权利要求1所述的3D集成电路结构，其中，所述第二导体与第三导体平行分布；并且位于两侧的检测基体上且互相对应的所述第三导体位于一条直线上。

3.根据权利要求1所述的3D集成电路结构，其中，所述第三导体靠近所述第一导体的第二端部相齐。

4.根据权利要求1所述的3D集成电路结构，其中，所述第二导体长度相等且两端相齐。

5.根据权利要求1所述的3D集成电路结构，其中，所述第一导体连接有第一导电引脚。

6.根据权利要求1所述的3D集成电路结构，其中所述第一导体、第二导体和第三导体暴露在所述第一绝缘层表面的形状为条状，并且所述第二导体和第三导体与所述第一导体垂直。

7.根据权利要求1所述的3D集成电路结构，其中，所述第一导体、第二导体和第三导体由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

8.根据权利要求1所述的3D集成电路结构，其中，所述第四导体上连接有第二导电引脚。

9.根据权利要求1所述的3D集成电路结构，其中，所述第四导体在所述第三导体的长度所在的方向上的宽度，略大于位于两侧的检测基体上互相对应的所述第一端部的投影之间距离。

10.根据权利要求1所述的3D集成电路结构，其中，所述第四导体由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

11.一种检测芯片结构是否对齐的方法，包括：

形成第一芯片结构，包括：提供第一半导体衬底，在所述第一半导体衬底上形成第一绝缘层，嵌入所述第一绝缘层形成第一检测结构；所述第一检测结构包括：分布于所述第一绝缘层两侧的检测基体，所述检测基体包括第一导体、至少两个第二导体和至少一个第三导体；其中，所述第一导体位于所述第一绝缘层的一侧，并与所述第二导体的一端连接；所述第三导体形成于第二导体之间并与所述第二导体之间绝缘，所述第三导体远离第一导体的端部呈阶梯状变化；其中，所述第三导体与第二导体之间正对的长度相等，并且在所述第三导体的长度所在的方向上，位于两侧的检测基体上互相对应的第三导体远离第一导体的端部的投影之间距离相等；

形成第二芯片结构，包括：提供第二半导体衬底，在所述第二半导体衬底上形成第二绝缘层，嵌入所述第二绝缘层形成第二检测结构；所述第二检测结构包括第四导体，所述第四导体位于第二绝缘层的中部；

将所述第一检测结构和第二检测结构相对结合，所述第四导体至少能与一条第三导体电连接从而与第二导体构成电容；

进行如下判断：如果第四导体与位于两侧的第二导体之间构成的电容大小相等，则判断第一芯片结构与第二芯片结构之间是对齐的，如果第四导体与位于两侧的第二导体之间构成的电容大小不等，则判断第一芯片结构与第二芯片结构之间是错位的。

12.根据权利要求11所述的方法，其中，所述第二导体与第三导体平行分布；并且位于两侧的检测基体上且互相对应的所述第三导体位于一条直线上。

13.根据权利要求11所述的方法，其中，所述第三导体与第一导体靠近的一端相齐。

14.根据权利要求11所述的方法，其中，所述第二导体长度相等且两端相齐。

15.根据权利要求11至14任一项所述的方法，其中，所述第一导体连接有第一导电引脚；所述第四导体连接有第二导电引脚；

则所述判断包括：测出所述第二导电引脚分别与两侧的第一导电引脚形成的电容大小；如果所述第二导电引脚与两侧的第一导电引脚形成的电容大小相等，则判断第一芯片结构与第二芯片结构之间是对齐的，如果所述第二导电引脚与两侧的第一导电引脚形成的电容大小不等，则判断第一芯片结构与第二芯片结构之间是错位的。