KR101373267B1 - 3ｄ-ｉｃｓ 본딩 기술을 응용하는 전기적 테스트 구조에 의한 적층 에러 측정 - Google Patents

3ｄ-ｉｃｓ 본딩 기술을 응용하는 전기적 테스트 구조에 의한 적층 에러 측정 Download PDF

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Abstract

제 1 웨이퍼 및 제 2 웨이퍼를 포함하는 3D 집적 회로가 제공된다. 제 1 웨이퍼는 제 1 전도 패턴을 포함한다. 제 2 웨이퍼는 상기 제 1 전도 패턴에 전기적으로 접속되는 제 2 전도 패턴을 포함한다. 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼 사이의 변위는 상기 제 1 전도 패턴 및 상기 제 2 전도 패턴의 저항에 의해 결정된다.

Description

3Ｄ-ＩＣＳ 본딩 기술을 응용하는 전기적 테스트 구조에 의한 적층 에러 측정{STACKING ERROR MEASUREMENT WITH ELECTRICAL TEST STRUCTURE APPLYING 3D-ICS BONDING TECHNOLOGY}
발명은 3차원 집적 회로(three-dimensional integrated circuit)에 관한 것이다. 구체적으로, 발명은 적층 에러를 측정할 수 있는 3차원 집적 회로에 관한 것이다.
3차원(3D) 집적 회로는 반도체 어플리케이션들에서 집적 회로 공간의 효율적인 이용에 있어서 중요한 역할을 하고, 집적 회로들에 의해 제조된 디바이스(device)들은 집적 회로 공간의 상이한 이용들로 인해 상이한 크기들을 가질 수 있다. 3D 집적 회로들의 개발 시에는, 상이한 웨이퍼들 상의 집적 회로들이 3D 공간에서 정밀하게 결합되는 것인지가 3D 집적 회로들의 기능들 및 성능에 영향을 줄 수 있다.
3D 집적 회로가 정밀하게 적층되는 것인지를 측정하기 위한 일반적인 기술은 웨이퍼들의 컨택 표면(contact surface) 상에 특정 저항을 갖는 2개의 경로들을 새기고, 경로들 상의 측정 컨택(measuring contact)들을 웨이퍼 표면으로 전도시키기 위하여 관통 비아(through via) 기술을 이용하는 것이다. 2개의 경로들의 측정 컨택들이 동일한 저항을 얻는 것으로 측정되면, 그것은 3D 집적 회로가 정밀하게 적층되고 있음을 나타낸다. 반대로, 2개의 경로들의 측정 컨택들이 상이한 저항들을 얻는 것으로 측정되면, 그것은 3D 집적 회로가 정밀하게 적층되고 있음을 나타내고, 웨이퍼들 사이에는 변위 에러(displacement error)가 존재한다. 그러나, 기존의 측정 방법에 따르면, 변위량 및 변위 방향이 측정될 수 없으므로, 변위량에 비추어 보정을 수행하는 것이 불가능하다.
1. 미국 특허 제4,571,538호(등록일 : 1986년 2월 18일)
2. 미국 특허 제6,080,597호(등록일 : 2000년 6월 27일)
3. 미국 특허 출원 공개 제2006-0121690호(공개일 : 2006년 6월 8일)
발명은 웨이퍼 적층으로 인해 발생된 변위를 측정할 수 있고 변위의 방향 및 크기를 얻을 수 있는 3차원(3D) 집적 회로에 관한 것이다.
발명은 제 1 웨이퍼 및 제 2 웨이퍼를 포함하는 3차원(3D) 집적 회로를 제공한다. 제 1 웨이퍼는 제 1 전도성 패턴을 포함한다. 제 2 웨이퍼는 제 2 전도성 패턴을 포함하고, 제 1 전도성 패턴에 전기적으로 접속된다. 제 1 웨이퍼 및 제 2 웨이퍼 사이의 변위는 제 1 전도성 패턴 및 제 2 전도성 패턴의 저항에 따라 결정된다.
발명의 실시예에서, 제 1 전도성 패턴은 복수의 방향성 전도성 패턴들 및 제 1 중앙 전도성 패턴을 포함한다. 방향성 전도성 패턴들 중 적어도 하나는 제 2 전도성 패턴에 전기적으로 접속된다. 제 1 중앙 전도성 패턴은 방향성 전도성 패턴들 사이에 배치되고, 제 2 전도성 패턴에 전기적으로 접속된다. 상이한 방향들에서의 제 1 웨이퍼 및 제 2 웨이퍼의 변위들은 제 1 중앙 전도성 패턴, 대응하는 방향성 전도성 패턴 및 제 2 전도성 패턴의 저항들에 따라 결정된다.
발명의 실시예에서, 제 2 전도성 패턴은 제 2 중앙 전도성 패턴을 포함한다. 제 2 중앙 전도성 패턴은 제 1 전도성 패턴에 전기적으로 접속된다. 상이한 방향들에서의 제 1 웨이퍼 및 제 2 웨이퍼의 변위들은 제 1 중앙 전도성 패턴, 대응하는 방향성 전도성 패턴 및 제 2 전도성 패턴의 저항들에 따라 결정된다.
발명의 실시예에서, 방향성 전도성 패턴들의 각각은 복수의 금속 패드(metal pad)들 및 복수의 금속 라인(metal line)들을 포함한다. 금속 라인들의 각각은 대응하는 금속 패드에 전기적으로 접속된다. 제 1 전도성 패턴 및 제 2 전도성 패턴의 저항은 제 2 전도성 패턴에 의해 단락되는 금속 라인들의 수 및 단락된 금속 라인들의 라인 폭에 따라 적어도 결정된다.
발명의 실시예에서, 방향성 전도성 패턴들의 각각은 금속 패드, 도핑된 영역 및 복수의 금속 라인들을 포함한다. 금속 라인들은 도핑된 영역을 통해 금속 패드에 전기적으로 접속된다. 제 1 전도성 패턴 및 제 2 전도성 패턴의 저항은 제 2 전도성 패턴에 의해 단락되는 금속 라인들의 수 및 단락된 금속 라인들의 라인간(inter-line) 저항들에 따라 적어도 결정된다.
발명의 실시예에서, 제 1 전도성 패턴은 복수의 방향성 전도성 패턴들을 포함한다. 방향성 전도성 패턴들은 제 2 전도성 패턴에 전기적으로 접속된다. 특정 방향에서의 제 1 웨이퍼 및 제 2 웨이퍼의 변위는 방향성 전도성 패턴들 및 제 2 전도성 패턴의 저항들에 따라 결정된다.
발명의 실시예에서, 제 2 전도성 패턴은 아일랜드-체인(island-chain) 전도성 패턴을 포함한다. 아일랜드-체인 전도성 패턴은 방향성 전도성 패턴들에 전기적으로 접속된다. 제 1 전도성 패턴 및 제 2 전도성 패턴의 전류는 직렬 연결(daisy chain) 방식으로 방향성 전도성 패턴들 및 아일랜드-체인 전도성 패턴을 통해 흐른다.
발명의 실시예에서, 방향성 전도성 패턴들의 각각은 복수의 금속 패드들, 도핑된 영역 및 복수의 금속 라인들을 포함한다. 금속 라인들은 도핑된 영역을 통해 금속 패드들에 전기적으로 접속된다. 제 1 전도성 패턴 및 제 2 전도성 패턴의 저항은 제 2 전도성 패턴에 의해 단락되는 금속 라인들의 수, 방향성 전도성 패턴들의 수 및 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정된다.
발명의 실시예에서, 제 1 웨이퍼는 제 3 전도성 패턴을 더 포함한다. 제 3 전도성 패턴 및 제 1 전도성 패턴은 제 1 웨이퍼의 2개의 반대 측부(opposite side)들에 배치된다.
발명의 실시예에서, 제 3 전도성 패턴은 복수의 금속 패드들을 포함한다. 제 1 전도성 패턴 및 제 2 전도성 패턴의 저항들은 금속 패드들을 측정 컨택(measuring contact)들로서 이용함으로써 측정된다.
발명의 실시예에서, 제 1 전도성 패턴 및 제 3 전도성 패턴은 관통-실리콘 비아(TSV : through-silicon via) 기술을 통해 전기적으로 접속된다.
상기 설명들에 따르면, 3D 집적 회로의 웨이퍼들의 컨택 표면 상에서 전도성 패턴들의 저항을 측정함으로써, 웨이퍼 적층으로 인해 발생된 변위 에러가 얻어질 수 있다.
발명의 상기한 그리고 다른 특징들 및 장점들을 이해할 수 있게 하기 위하여, 도면들과 함께 동반된 몇몇 예시적인 실시예들은 이하에서 상세하게 설명된다.
첨부 도면들은 발명의 추가적인 이해를 제공하기 위해 포함되고, 이 명세서에 편입되어 그 일부를 구성한다. 도면들은 발명의 실시예들을 예시하고, 설명과 함께, 발명의 원리들을 설명하도록 작용한다.
도 1은 발명의 실시예에 따른 3차원(3D) 집적 회로(100)의 개략도이다.
도 2a는 도 1의 제 1 전도성 패턴(112)의 구성을 예시하는 개략도이다.
도 2b는 도 1의 제 2 전도성 패턴(122)의 구성을 예시하는 개략도이다.
도 2c는 도 1의 제 3 전도성 패턴(114)의 구성을 예시하는 개략도이다.
도 3은 도 1의 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 불일치를 예시하는 개략도이다.
도 4는 발명의 또 다른 실시예에 따른 3D 집적 회로(100')의 개략도이다.
도 5a는 도 4의 제 1 전도성 패턴(112')의 구성의 개략도이다.
도 5b는 도 4의 제 2 전도성 패턴(122')의 구성의 개략도이다.
도 5c는 도 4의 제 3 전도성 패턴(114')의 구성의 개략도이다.
도 6은 도 4의 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 불일치를 예시하는 개략도이다.
도 7은 발명의 또 다른 실시예에 따른 3D 집적 회로(100'')의 개략도이다.
도 8a는 도 7의 제 1 전도성 패턴(112'')의 구성의 개략도이다.
도 8b는 도 7의 제 2 전도성 패턴(122'')의 구성의 개략도이다.
도 8c는 도 7의 제 3 전도성 패턴(114'')의 구성의 개략도이다.
도 9는 도 7의 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')의 불일치를 예시하는 개략도이다.
집적 회로가 측정될 때, 집적 회로의 표면으로부터 집적 회로의 내부 회로를 어떻게 측정할 것인지가 처음으로 만나게 되는 문제점이다. 기존의 기술에서는, 관통-실리콘 비아(TSV : through-silicon via) 기술이 전기적 접속을 위해 일반적으로 이용된다. TSV 기술은 전기적 접속을 위하여 비아(via)들을 천공하기 위하여 이용되고, 금속 패드들은 측정을 위하여 웨이퍼의 표면 상에 배치된다.
도 1은 발명의 실시예에 따른 3차원(3D) 집적 회로(100)의 개략도이다. 도 1을 참조하면, 본 실시예의 3D 집적 회로(100)는 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)를 포함하고, 제 1 웨이퍼(110)는 제 2 웨이퍼(120) 상에 적층된다. 본 실시예에서, 제 1 웨이퍼(110)는 제 1 전도성 패턴(112) 및 제 3 전도성 패턴(114)을 포함하고, 이들은 각각 제 1 웨이퍼(110)의 표면들(S1 및 S3) 상에 배치된다. 제 2 웨이퍼(120)는 제 2 웨이퍼(120)의 표면(S2) 상에 배치되는 제 2 전도성 패턴(122)을 포함하고, 제 1 전도성 패턴(112)에 전기적으로 접속된다. 본 실시예에서, 제 1 전도성 패턴(112) 및 제 3 전도성 패턴(114)은 복수의 TSV들(116)을 통해 전기적으로 접속되므로, 전기적 측정 장치(도시하지 않음)는 제 3 전도성 패턴(114)의 복수의 금속 패드들을 통해 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 저항을 측정할 수 있다. 제 1 웨이퍼(110) 및 제 2 웨이퍼(120) 사이의 변위는 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 저항에 따라 결정된다.
도 2a는 도 1의 제 1 전도성 패턴(112)의 구성을 예시하는 개략도이다. 도 1 및 도 2a를 참조하면, 본 실시예에서, 제 1 전도성 패턴(112)은 중앙 전도성 패턴(C1) 및 복수의 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)을 포함한다. 중앙 전도성 패턴(C1)은 방향성 전도성 패턴들(112U, 112D, 112L 및 112R) 사이에 배치되고, 제 2 전도성 패턴(122)에 전기적으로 접속된다. 여기서, 중앙 전도성 패턴(C1)은 직사각형 금속 패드이고, 제 1 전도성 패턴(112)의 중앙에 배치되어 있지만, 발명은 그것으로 한정되지 않는다.
본 실시예에서, 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)의 각각은 복수의 금속 패드들 및 복수의 금속 라인들을 포함한다. 금속 패드들은 금속 라인들에 순차적으로 접속된다. 본 실시예에서, 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)은 제 1 전도성 패턴(112)의 상부, 하부, 좌측 및 우측에 각각 배치되고, 중앙 전도성 패턴(C1)은 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)에 의해 둘러싸여 있다. 본 실시예에서, 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 저항은 제 2 전도성 패턴(122)에 의해 단락되는 금속 라인들(ML)의 수 및 단락된 금속 라인들(ML)의 라인 폭에 따라 적어도 결정되고, 이것은 제 2 전도성 패턴(122)과 협력하여 추후에 설명된다. 용어 "상부", "하부", "좌측" 및 "우측"은 도 2의 방향들을 설명하기 위한 목적이며, 발명을 한정하기 위한 의도가 아니라는 점에 주목해야 한다.
도 2b는 도 1의 제 2 전도성 패턴(122)의 구성을 예시하는 개략도이다. 도 1 내지 도 2b를 참조하면, 제 2 전도성 패턴(122)은 중앙 전도성 패턴(C2)을 포함한다. 중앙 전도성 패턴(C2)은 중앙 전도성 패턴(C1)의 위치에 대응하는 장소에서 제 2 웨이퍼(120)의 표면(S2) 상에 배치된다. 제 1 전도성 패턴(112)의 중앙 전도성 패턴(C1)에 따르면, 중앙 전도성 패턴(C2) 또한 직사각형 금속 패드이지만, 발명은 그것으로 한정되지 않는다. 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)가 적층될 때, 그 사이에 에러가 전혀 존재하지 않을 경우, 중앙 전도성 패턴(C2)은 중앙 전도성 패턴(C1)에 실질적으로 중첩된다. 비교해보면, 웨이퍼들(110 및 120) 사이에 에러가 존재하는 경우, 중앙 전도성 패턴(C2)은 중앙 전도성 패턴(C1)에 중첩될 뿐만 아니라, 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)의 금속 라인들(ML)의 일부에 중첩되므로, 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)는 그들 사이의 상이한 적층 관계들로 인해 상이한 전도 상태들을 가진다. 다시 말해서, 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 전도 상태들은 제 2 전도성 패턴(122)에 의해 단락되는 금속 라인들(ML)의 수에 따라 적어도 변동된다.
도 2c는 도 1의 제 3 전도성 패턴(114)의 구성을 예시하는 개략도이다. 도 1 내지 도 2c를 참조하면, 제 3 전도성 패턴(114)은 제 1 전도성 패턴(112)에 반대인 제 1 웨이퍼(110)의 표면(S3) 상에 배치된다. 제 3 전도성 패턴(114)은 제 1 전도성 패턴(110)의 금속 패드들에 일대일(one-to-one) 대응하도록 구성되는 복수의 금속 패드들을 포함하고, TSV들을 통해 제 1 웨이퍼(110)의 표면(S1) 상의 금속 패드들에 전기적으로 접속된다. 전기적 측정 장치(도시되지 않음)는 제 3 전도성 패턴(114)의 금속 패드들을 통해 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 전도 상태를 측정할 수 있다.
도 3은 도 1의 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 불일치를 예시하는 개략도이다. 도 1 내지 도 3을 참조하면, 본 실시예에서, 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122) 사이의 적층이 에러를 가지는 경우, 중앙 전도성 패턴(C2)이 중앙 전도성 패턴(C1)에 중첩될 뿐만 아니라, 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)의 금속 라인들(ML)의 일부에도 중첩되므로, 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)는 상이한 적층 변위 에러들로 인해 상이한 단락 상태들을 가질 수 있다.
구체적으로, 도 1의 구조에서, 3D 집적 회로(100)는 복수의 TSV들(116) 및 간단한 금속 접속부들(즉, 금속 라인들 및 금속 패드들)을 포함한다. 이러한 방식으로, 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)가 결합된 후, 그 상이한 방향들의 변위들(즉, 정렬에 있어서의 에러들)이 측정될 수 있고, 작동 원리는 다음과 같다. 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)가 결합될 때, 중앙 전도성 패턴(C1)에 대응하는 TSV(116) 및 다른 금속 패드들에 대응하는 TSV들(116)을 전도시키기 위하여, 제 2 웨이퍼(120)의 표면(S2) 상의 중앙 전도성 패턴(C2)은 제 1 웨이퍼(110)의 표면(S1) 상의 금속 라인들(ML)과 접촉한다. 상기 전도의 수 및 그 위치들에 따라, 결합 후의 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)의 정렬 에러가 얻어진다.
예를 들어, 도 3에서, 제 1 웨이퍼(110) 및 제 2 웨이퍼(120)는 결합 후의 변위 에러를 가지며, 금속 패드들(L1, L2 및 L3), 금속 패드들(B1 및 B2), 및 중앙 전도성 패턴(C1)은 단락되고, 다른 금속 라인들은 개방회로(open-circuit)가 된다. 그러므로, 3D 집적 회로(100)의 변위 에러는 좌측에서 3개의 라인 폭(3W)이고 하부에서 2개의 라인 폭(2W)이다. 다시 말해서, 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 저항은 제 2 전도성 패턴(122)에 의해 단락된 금속 라인들(ML)의 수 및 단락된 금속 라인들(ML)의 라인 폭에 의해 적어도 결정된다. 또한, 제 1 웨이퍼(110) 및 제 2 웨이퍼(120) 사이의 변위는 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 전도 상태에 따라 결정된다. 즉, 변위는 제 2 전도성 패턴(122)에 의해 단락된 금속 라인들(ML)의 수와 금속 라인(ML)의 라인 폭을 곱한 것과 동일하다. 본 실시예에서, 전도성 패턴의 전도 횟수(낮은 저항들의 수)에 따라 웨이퍼 변위를 결정하는 방법은 예를 들어, 웨이퍼 변위들 및 전도성 패턴들의 저항들 사이의 대응하는 관계들을 룩업 테이블(look-up table) 내에 기록하는 것이다. 전도성 패턴들의 낮은 저항이 측정될 때, 웨이퍼 변위는 룩업 테이블 내에 기록된 대응하는 관계를 룩업함으로써 결정될 수 있다. 또한, 룩업 테이블 내에 기록된 대응하는 관계는 제 1 전도성 패턴(112) 및 제 2 전도성 패턴(122)의 상이한 설계 구조들에 따라 변동된다.
그러므로, 본 실시예의 3D 집적 회로(100)는 간단한 제조, 간단한 판단(즉, 변위 에러가 전기적 속성에 따라 결정된다), 금속 라인이 전도되는 것인지에 기초하여 판단을 행하는 것, 및 임의의 능동/수동 디바이스를 이용하지 않는 것 등의 장점들을 적어도 가진다. 또한, 본 실시예의 제 1 전도성 패턴(112)은 제조하는 동안에 도핑 처리를 필요로 하지 않으며, 이것에 의해 열 부담 현상(thermal budget phenomenon)이 완화된다.
본 실시예에서, 금속 패드들의 수 및 금속 라인들(ML)의 라인 폭은 발명에 의해 한정되지 않는다는 점에 주목해야 한다. 설계자는 실제 설계 요건에 따라 방향성 전도성 패턴들(112U, 112D, 112L 및 112R)의 금속 패드들의 수를 조절할 수 있고, 그 수는 동일하도록 요구되지는 않는다. 또한, 금속 라인들(ML)의 라인 폭들은 임의로 조절될 수도 있고, 금속 라인들의 라인 폭들은 동일하도록 요구되지는 않는다.
도 4는 발명의 또 다른 실시예에 따른 3D 집적 회로(100')의 개략도이다. 도 1 및 도 4를 참조하면, 본 실시예의 3D 집적 회로(100')는 도 1의 3D 집적 회로(100)와 유사하지만, 그 사이의 주요 차이점은 본 실시예의 3D 집적 회로(100')의 제 1 전도성 패턴(112') 및 제 3 전도성 패턴(114')이 비교적 적은 금속 패드들을 가진다는 것이다.
구체적으로, 도 5a는 도 4의 제 1 전도성 패턴(112')의 구성의 개략도이다. 도 4 내지 도 5a를 참조하면, 도 1의 실시예에 비해, 본 실시예의 방향성 전도성 패턴들(112U', 112D', 112L' 및 112R')은 금속 패드, 도핑된 영역 및 복수의 금속 라인들을 포함한다. 방향성 전도성 패턴(112D')을 예로 들면, 금속 패드(D), 도핑된 영역(113) 및 복수의 금속 라인들(ML)을 포함한다. 도핑된 영역(113)은 예를 들어, 3D 집적 회로(100)의 도핑된 영역이 제조되는 동안에 제조되고, 이것은 금속 패드(C3) 및 금속 라인들(ML)을 전도시키기 위해 이용된다. 금속 라인들(ML)은 대응하는 도핑된 영역(113) 상에 병렬로 배열된다.
도 5b는 도 4의 제 2 전도성 패턴(122')의 구성의 개략도이다. 도 4 내지 도 5b를 참조하면, 도 2b의 제 2 전도성 패턴(122)과 유사하게, 본 실시예의 제 2 전도성 패턴(122')은 중앙 전도성 패턴(C3)의 위치에 대응하는 제 2 전도성 패턴(122')의 중앙에 배치되는 중앙 전도성 패턴(C4)을 포함하고, 중앙 전도성 패턴(C4)은 또한 직사각형 금속 패드이지만, 발명은 그것으로 한정되지 않는다.
도 5c는 도 4의 제 3 전도성 패턴(114')의 구성의 개략도이다. 도 4 내지 도 5c를 참조하면, 도 2c의 실시예에 비해, 본 실시예의 방향성 전도성 패턴들의 각각은 하나의 금속 패드만을 포함하므로, 제 3 전도성 패턴(114')은 5개의 금속 패드들(중앙 전도성 패턴(C3)에 대응하는 하나의 금속 패드를 포함)만을 가진다. 그러므로, 제 1 전도성 패턴(112') 및 제 3 전도성 패턴(114')의 금속 패드들의 수에 따라, 제 1 웨이퍼(110')는 5개의 TSV들(116')만을 필요로 한다. 그러므로, 본 실시예의 3D 집적 회로(100')는 간단한 제조, 적은 수의 TSV들, 및 낮은 비용 등의 장점들을 적어도 가진다.
도 6은 도 4의 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 불일치를 예시하는 개략도이다. 도 4 내지 도 6을 참조하면, 본 실시예에서는, 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122') 사이의 적층이 에러를 가지는 경우, 중앙 전도성 패턴(C4)은 중앙 전도성 패턴(C3)에 중첩될 뿐만 아니라, 방향성 전도성 패턴들(112U', 112D', 112L' 및 112R')의 금속 라인들(ML)의 일부에도 중첩되므로, 제 1 웨이퍼(110') 및 제 2 웨이퍼(120')는 상이한 적층 관계들로 인해 상이한 저항들을 가질 수 있다.
구체적으로, 도 4의 구조에서, 방향성 전도성 패턴들의 금속 라인들 각각은 3D 집적 회로(100')의 도핑 방법에 기초한 고정된 라인간(inter-line) 저항을 가진다. 일단 제 1 웨이퍼(110') 및 제 2 웨이퍼(120')가 변위를 가지면, 제 2 웨이퍼(120')의 표면(S2') 상의 중앙 전도성 패턴(C4)은 제 1 웨이퍼(110')의 표면(S1') 상의 금속 라인들(ML)과 접촉하고, 중앙 전도성 패턴(C4)과 접촉하는 금속 라인들(ML)은 금속 라인들(ML) 아래의 도핑된 영역(113)의 저항에 의해 영향을 받지 않으면서 단락된다. 그 다음으로, TSV들(116')을 통해 제 1 웨이퍼(110')의 표면(S3') 상의 금속 패드들을 측정함으로써, 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 저항이 얻어지고, 그 다음으로, 제 1 웨이퍼(110') 및 제 2 웨이퍼(120') 사이의 변위 에러가 저항에 따라 결정된다.
예를 들어, 도 6에서, 제 1 웨이퍼(110') 및 제 2 웨이퍼(120')는 결합 후의 변위 에러를 가지고, 도 6에 도시된 바와 같이, 중앙 전도성 패턴(C4)은 중앙 전도성 패턴(C3)에 대해 하부 좌측으로 이동된다. 금속 라인들 각각의 라인간 저항이 r이고, 방향성 전도성 패턴들의 금속 패드들(L, U, R 및 D) 각각과 중앙 전도성 패턴(C3) 사이의 저항이 RW라고 가정하면, 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 복수의 저항들은 다음과 같고,
RC3U=RC3R=RW
RC3L=RW-4×r
RC3D=RW-2×r
여기서, RC3U, RC3R, RC3L 및 RC3D은 각각 중앙 전도성 패턴(C3) 및 방향성 전도성 패턴들(112U', 112R', 112L' 및 112D') 사이의 저항들이다.
다시 말해서, 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 저항은 제 2 전도성 패턴(122')에 의해 단락되는 금속 라인들(ML)의 수와, 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정된다. 또한, 제 1 웨이퍼(110') 및 제 2 웨이퍼(120') 사이의 변위는 제 1 전도성 패턴(112') 및 제 2 전도성 패턴(122')의 저항에 따라 결정된다. 즉, 변위는 방향성 전도성 패턴의 금속 패드 및 중앙 전도성 패턴 사이의 저항으로부터, 제 2 전도성 패턴(122')에 의해 단락된 금속 라인들(ML)의 수와 금속 라인(ML)의 라인간 저항을 곱한 값을 감산(minus)한 것과 동일하다.
도 7은 발명의 또 다른 실시예에 따른 3D 집적 회로(100'')의 개략도이다. 도 4 및 도 7을 참조하면, 본 실시예의 3D 집적 회로(100'')는 도 4의 3D 집적 회로(100')와 유사하지만, 그 사이의 주요 차이점은 본 실시예의 제 1 전도성 패턴(112'')이 특정 방향을 따라 배열된 복수의 방향성 전도성 패턴들(112Y)을 포함하고, 본 실시예의 제 2 전도성 패턴(122'')이 방향성 전도성 패턴들(112Y)에 전기적으로 접속되는 아일랜드-체인(island-chain) 전도성 패턴을 포함한다는 것이다.
구체적으로, 도 8a는 도 7의 제 1 전도성 패턴(112'')의 구성의 개략도이다. 도 7 및 도 8a를 참조하면, 방향성 전도성 패턴들(112Y) 각각은 2개의 금속 패드들(Y1 및 Y2), 도핑된 영역(113') 및 복수의 금속 라인들(ML)을 포함한다. 도핑된 영역(113')은 예를 들어, 3D 집적 회로(100'')의 도핑된 영역이 제조되는 동안에 제조되고, 이것은 방향성 전도성 패턴들 각각의 금속 패드들(Y1 및 Y2) 및 대응하는 금속 라인들(ML)을 전도시키기 위해 이용된다. 금속 라인들(ML)은 대응하는 도핑된 영역(113') 상에 병렬로 배열된다. 본 실시예에서, 방향성 전도성 패턴들(112Y)은 수직 방향을 따라 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')의 변위를 측정하기 위하여 수평 방향을 따라 배열된다. 용어 "수직" 및 "수평"은 도 8a에서 방향들을 설명하는 것을 목적으로 하며, 발명의 방향성 전도성 패턴의 구성을 한정하도록 의도된 것이 아니라는 것을 주목해야 한다.
도 8b는 도 7의 제 2 전도성 패턴(122'')의 구성의 개략도이다. 도 7 내지 도 8b를 참조하면, 본 실시예의 제 2 전도성 패턴(122'')은 제 1 전도성 패턴(112'')의 구성과 협력하여 도 8b에 도시된 체인-타입(chain-type) 패턴으로 배열된 복수의 직사각형 금속 패드들(I1, I2, I3 및 I4)을 포함하고, 아일랜드-체인 전도성 패턴으로 지칭되지만, 발명의 제 2 전도성 패턴(122'')을 한정하기 위해 이용되는 것은 아니다. 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')의 저항은 제 2 전도성 패턴(122'')에 의해 단락되는 금속 라인들(ML)의 수, 방향성 전도성 패턴들(112Y)의 수, 및 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정된다.
도 8c는 도 7의 제 3 전도성 패턴(114'')의 구성의 개략도이다. 도 7 내지 도 8c를 참조하면, 본 실시예의 제 3 전도성 패턴(114'')은 도 8c에 도시된 바와 같이, 제 1 전도성 패턴(112'')과 협력하여 구성되는 복수의 직사각형 금속 패드들을 포함한다. 본 실시예에서, 제 3 전도성 패턴(114'')은 2개의 직사각형 금속 패드들만을 포함하고, 제 1 전도성 패턴(112'')이 제 2 전도성 패턴(122'')과 접촉될 때, 2개의 직사각형 금속 패드들을 통해 측정이 수행될 수 있다. 다시 말해서, 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')의 저항을 측정하기 위하여 제 1 전도성 패턴(112'') 및 제 3 전도성 패턴(114'') 사이에 2개의 TSV들(116'')만 구성되도록 요구되고, 이것은 제조 비용을 효과적으로 감소시킬 수 있다.
또한, 도 9는 도 7의 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')의 불일치를 예시하는 개략도이다. 도 7 내지 도 9를 참조하면, 본 실시예에서는, 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'') 사이의 적층이 수직 방향을 따라 에러를 가지는 경우, 제 2 전도성 패턴(122'')은 방향성 전도성 패턴들(112Y)의 금속 패드들(Y1 및 Y2)에 중첩될 뿐만 아니라, 금속 라인들(ML)의 일부에도 중첩되므로, 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')는 상이한 적층 관계들로 인해 상이한 저항들을 가질 수 있다.
도 7의 구조에서, 제 1 웨이퍼(110'')의 표면(S1'') 상의 금속 라인들(ML) 각각은 도핑 방법에 기초한 고정된 라인간 저항을 가진다. 다음으로, 제 1 웨이퍼(110') 및 제 2 웨이퍼(120')가 결합 후의 수직 변위를 가지는 경우, 측정하는 동안에 발생된 전류는 직렬 연결 방식으로 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')을 통해 흐를 수 있다. 직렬 연결 전류(daisy chain current)는 변위로 인해 발생된 저항을 증대시킬 수 있다.
예를 들어, 도 7에서, 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')는 결합 후의 변위 에러를 가지고, 제 2 전도성 패턴(122'')은 도 9에 도시된 바와 같이, 제 1 전도성 패턴(112'')에 대해 하부 좌측으로 이동된다. 금속 라인들 각각의 라인간 저항이 ρ이고, 방향성 전도성 패턴들의 수가 m이고, 제 2 전도성 패턴(122'')에 의해 단락된 금속 라인들(ML)의 수가 n이라고 가정하면, 하부 좌측 금속 패드(Y2) 및 상부 우측 금속 패드(Y1) 사이에서 측정된 저항(△R)은 다음과 같다.
△R=m×n×ρ
본 실시예에서는, m=3 및 n=9이다. 다시 말해서, 제 1 전도성 패턴(112'') 및 제 2 전도성 패턴(122'')의 저항은 제 2 전도성 패턴(122'')에 의해 단락되는 금속 라인들(ML)의 수, 방향성 전도성 패턴들(112Y)의 수 및 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정된다. 설계자는 실제 설계 요건에 따라 방향성 전도성 패턴들(112Y)의 수와, 제 2 전도성 패턴(122'')에 의해 단락되는 금속 라인들(ML)의 수를 조절할 수 있으므로, 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')의 변위로 인해 발생된 저항은 변위 측정의 감도(sensitivity)를 증대시키기 위하여 효과적으로 증대될 수 있다. 또한, 도 1의 실시예 또는 도 4의 실시예는 변위 측정의 감도를 증대시키기 위하여 도 7의 실시예와 협력하여 이용될 수도 있다.
본 실시예에서는, 수직 방향을 따라 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')의 변위를 측정하기 위하여 방향성 전도성 패턴들이 수평 방향을 따라 배열되지만, 발명은 그것으로 한정되지 않는다는 것을 주목해야 한다. 다른 실시예들에서는, 수평 방향을 따라 제 1 웨이퍼(110'') 및 제 2 웨이퍼(120'')의 변위를 측정하기 위하여, 방향성 전도성 패턴들이 수직 방향을 따라 배열될 수도 있다. 또 다른 실시예에서, 3D 집적 회로(100'')는 상이한 방향들의 변위들을 측정하기 위하여 상이한 방향들을 따라 배열된 방향성 전도성 패턴들의 2개의 세트(set)들로 구성될 수도 있다.
요약하면, 발명에서는, 3D 집적 회로 내의 웨이퍼들의 컨택 표면 상에서 전도성 패턴들의 저항을 측정함으로써, 웨이퍼 적층으로 인해 발생된 변위 에러가 얻어질 수 있다. 또한, 발명의 실시예들의 구조들은 변위 측정의 감도를 증대시키기 위하여 동일한 3D 집적 회로에서 구현될 수도 있다.
발명의 범위 또는 취지로부터 벗어나지 않으면서 발명의 구조에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 점이 당업자들에게 명백할 것이다. 상기한 바를 고려하면, 수정들 및 변형들이 다음의 청구범위 및 그 등가물들의 범위 내에 속하면, 발명은 이 발명의 수정들 및 변형들을 포괄하도록 의도된다.
100 : 3D 집적 회로 110 : 제 1 웨이퍼
112 : 제 1 전도성 패턴 114 : 제 3 전도성 패턴
116 : TSV 120 : 제 2 웨이퍼
122 : 제 2 전도성 패턴

Claims (17)

  1. 제 1 전도성 패턴을 포함하는 제 1 웨이퍼;
    제 2 전도성 패턴을 포함하고, 상기 제 1 전도성 패턴에 전기적으로 접속된 제 2 웨이퍼를 포함하고,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼 사이의 변위는 상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항에 따라 결정되고,
    상기 제 1 전도성 패턴은,
    복수의 방향성 전도성 패턴들로서, 상기 방향성 전도성 패턴들 중 적어도 하나는 상기 제 2 전도성 패턴에 전기적으로 접속되는, 상기 복수의 방향성 전도성 패턴들;
    상기 방향성 전도성 패턴들 사이에 배치되고, 상기 제 2 전도성 패턴에 전기적으로 접속되는 제 1 중앙 전도성 패턴을 포함하고,
    상이한 방향들에서의 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼의 변위들은 상기 제 1 중앙 전도성 패턴, 대응하는 방향성 전도성 패턴 및 상기 제 2 전도성 패턴의 저항들에 따라 결정되는, 3차원(3D : three-dimensional) 집적 회로 구조체.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 2 전도성 패턴은,
    상기 제 1 전도성 패턴에 전기적으로 접속되는 제 2 중앙 전도성 패턴을 포함하고,
    상기 상이한 방향들에서의 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼의 변위들은 상기 제 1 중앙 전도성 패턴, 상기 대응하는 방향성 전도성 패턴 및 상기 제 2 중앙 전도성 패턴의 저항들에 따라 결정되는, 3D 집적 회로 구조체.
  4. 청구항 1에 있어서,
    상기 방향성 전도성 패턴들 각각은,
    복수의 금속 패드들; 및
    복수의 금속 라인들로서, 상기 금속 라인들 각각은 대응하는 금속 패드들에 전기적으로 접속되는, 상기 복수의 금속 라인들을 포함하고,
    상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항은 상기 제 2 전도성 패턴에 의해 단락되는 금속 라인들의 수 및 상기 단락된 금속 라인들의 라인 폭에 따라 적어도 결정되는, 3D 집적 회로 구조체.
  5. 청구항 1에 있어서,
    상기 방향성 전도성 패턴들 각각은,
    금속 패드;
    도핑된 영역; 및
    상기 도핑된 영역을 통해 상기 금속 패드에 전기적으로 접속된 복수의 금속 라인들을 포함하고,
    상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항은 상기 제 2 전도성 패턴에 의해 단락된 금속 라인들의 수 및 상기 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정되는, 3D 집적 회로 구조체.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 제 1 웨이퍼는,
    제 3 전도성 패턴을 더 포함하고,
    상기 제 3 전도성 패턴 및 상기 제 1 전도성 패턴은 상기 제 1 웨이퍼의 2개의 반대 측부(opposite side)들에 배치되는, 3D 집적 회로 구조체.
  10. 청구항 9에 있어서,
    상기 제 3 전도성 패턴은 복수의 금속 패드들을 포함하고, 상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항은 상기 금속 패드들을 측정 컨택(measuring contact)들로서 이용함으로써 측정되는, 3D 집적 회로 구조체.
  11. 청구항 9에 있어서,
    상기 제 1 전도성 패턴 및 상기 제 3 전도성 패턴은 관통-실리콘 비아(TSV : through-silicon via) 기술을 통해 전기적으로 접속되는, 3D 집적 회로 구조체.
  12. 제 1 전도성 패턴을 포함하는 제 1 웨이퍼;
    제 2 전도성 패턴을 포함하고, 상기 제 1 전도성 패턴에 전기적으로 접속된 제 2 웨이퍼를 포함하고,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼 사이의 변위는 상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항에 따라 결정되고,
    상기 제 1 전도성 패턴은,
    상기 제 2 전도성 패턴에 전기적으로 접속된 복수의 방향성 전도성 패턴들을 포함하고,
    특정 방향에서의 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼의 변위는 상기 방향성 전도성 패턴들 및 상기 제 2 전도성 패턴의 저항들에 따라 결정되는, 3D 집적 회로 구조체.
  13. 청구항 12에 있어서,
    상기 제 2 전도성 패턴은,
    상기 방향성 전도성 패턴들에 전기적으로 접속된 아일랜드-체인(island-chain) 전도성 패턴을 포함하고,
    상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 전류는 직렬 연결(daisy chain) 방식으로 상기 방향성 전도성 패턴들 및 상기 아일랜드-체인(island-chain) 전도성 패턴을 통해 흐르는, 3D 집적 회로 구조체.
  14. 청구항 12에 있어서,
    상기 방향성 전도성 패턴들 각각은,
    복수의 금속 패드들;
    도핑된 영역; 및
    상기 도핑된 영역을 통해 상기 금속 패드들에 전기적으로 접속된 복수의 금속 라인들을 포함하고,
    상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항은 상기 제 2 전도성 패턴에 의해 단락된 금속 라인들의 수, 상기 방향성 전도성 패턴들의 수 및 상기 단락된 금속 라인들의 라인간 저항들에 따라 적어도 결정되는, 3D 집적 회로 구조체.
  15. 청구항 12에 있어서,
    상기 제 1 웨이퍼는,
    제 3 전도성 패턴을 더 포함하고,
    상기 제 3 전도성 패턴 및 상기 제 1 전도성 패턴은 상기 제 1 웨이퍼의 2개의 반대 측부(opposite side)들에 배치되는, 3D 집적 회로 구조체.
  16. 청구항 15에 있어서,
    상기 제 3 전도성 패턴은 복수의 금속 패드들을 포함하고, 상기 제 1 전도성 패턴 및 상기 제 2 전도성 패턴의 저항은 상기 금속 패드들을 측정 컨택(measuring contact)들로서 이용함으로써 측정되는, 3D 집적 회로 구조체.
  17. 청구항 15에 있어서,
    상기 제 1 전도성 패턴 및 상기 제 3 전도성 패턴은 관통-실리콘 비아(TSV : through-silicon via) 기술을 통해 전기적으로 접속되는, 3D 집적 회로 구조체.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309882B (zh) * 2020-09-21 2022-06-07 中国电子科技集团公司第十三研究所 三维集成器件焊接可靠性试验方法及监测系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031192A (ko) * 1998-11-04 2000-06-05 김영환 반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트패턴의 구조와 그 측정방법
JP2003303938A (ja) * 2002-02-05 2003-10-24 Sony Corp 半導体装置内蔵多層配線基板及びその製造方法
KR20050090984A (ko) * 2005-05-19 2005-09-14 인터내셔널 비지네스 머신즈 코포레이션 3차원 디바이스 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571538A (en) 1983-04-25 1986-02-18 Rockwell International Corporation Mask alignment measurement structure for semiconductor fabrication
US6380554B1 (en) * 1998-06-08 2002-04-30 Advanced Micro Devices, Inc. Test structure for electrically measuring the degree of misalignment between successive layers of conductors
JP3306505B2 (ja) * 1999-07-15 2002-07-24 独立行政法人産業技術総合研究所 フリップチップ接続アライメント精度評価方法
US6383827B1 (en) * 2000-04-17 2002-05-07 Advanced Micro Devices, Inc. Electrical alignment test structure using local interconnect ladder resistor
TW477019B (en) * 2000-09-15 2002-02-21 Promos Technologies Inc Via chain structure and process with testing potential
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
KR100575619B1 (ko) * 2003-10-08 2006-05-03 매그나칩 반도체 유한회사 테스트 패턴
JP2005340696A (ja) * 2004-05-31 2005-12-08 Nec Yamaguchi Ltd プローブ針の位置検出方法、半導体装置および半導体検査装置
US7598523B2 (en) * 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
US7528492B2 (en) * 2007-05-24 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Test patterns for detecting misalignment of through-wafer vias
US7514276B1 (en) * 2008-08-12 2009-04-07 International Business Machines Corporation Aligning stacked chips using resistance assistance
JP2010087273A (ja) * 2008-09-30 2010-04-15 Panasonic Corp 電子デバイス及びその製造方法
US8343781B2 (en) * 2010-09-21 2013-01-01 International Business Machines Corporation Electrical mask inspection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031192A (ko) * 1998-11-04 2000-06-05 김영환 반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트패턴의 구조와 그 측정방법
JP2003303938A (ja) * 2002-02-05 2003-10-24 Sony Corp 半導体装置内蔵多層配線基板及びその製造方法
KR20050090984A (ko) * 2005-05-19 2005-09-14 인터내셔널 비지네스 머신즈 코포레이션 3차원 디바이스 제조 방법
KR100621960B1 (ko) * 2005-05-19 2006-09-08 인터내셔널 비지네스 머신즈 코포레이션 3차원 디바이스 제조 방법

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