KR100621960B1

KR100621960B1 - 3차원 디바이스 제조 방법

Info

Publication number: KR100621960B1
Application number: KR1020057009031A
Authority: KR
Inventors: 에이치. 번하드 포게; 로이 유
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2005-05-19
Filing date: 2002-12-20
Publication date: 2006-09-08
Also published as: KR20050090984A

Abstract

수직으로 적층되고 상호 연결된 복수의 웨이퍼를 포함하는 3차원 집적 디바이스를 제조하기 위한 방법이 설명된다. 웨이퍼(1, 2, 3)는 폴리이미드와 같은 열가소성 재료의 결합 층(26, 36)을 사용하여 서로 결합되고, 전기적인 연결이 스터드(27, 37)에 연결된 웨이퍼에서 비어(12, 22)에 의해 구현된다. 또한, 각 웨이퍼의 비어는 웨이퍼의 정면으로부터 배면으로 수직으로 확장될 필요가 없다. 디바이스 영역 밑에서 웨이퍼에 제공되는 도전체(102)는 비어를 배면의 금속 개구(103)에 연결할 수 있다. 따라서, 웨이퍼를 통한 도전성 경로가 디바이스의 밑에 다다를 수 있다. 웨이퍼 사이에서 수직 열전도 경로를 형성하기 위하여 추가적인 연결이 개구(113) 및 스터드(127) 사이에 형성될 수 있다.

Description

3차원 디바이스 제조 방법 {THREE-DIMENSIONAL DEVICE FABRICATION METHOD}

본 발명은 초대규모 집적 반도체 디바이스의 제조에 관한 것이고, 특히 수직으로 상호 연결된 3차원 칩의 제조 방법에 관한 것이다.

일반적으로, 마이크로프로세서는 로직 유닛(logic unit)과 캐시 메모리(cache memory)를 포함한다. 마이크로프로세서의 로직 유닛 및 메모리 디바이스 모두가 2차원(2-D) 패턴으로 배치된 경우, 칩의 물리적 크기에 대한 제한(넓은 영역 칩에 대한 낮은 공정 양품률로 인함)으로 인하여 캐시 메모리의 양이 한정될 수 있다. 따라서, 마이크로프로세서의 성능은 크게 제한될 수 있다.

마이크로프로세서에 대해 적절한 캐시 메모리를 제공하는 문제(더 일반적으로 칩 상에서 2-D 면적의 문제)를 처리하기 위하여, 수많은 연구원들이 3차원(3-D) 집적회로를 구축하는 방법을 탐구하고 있다. 전형적인 3-D 제조 프로세스는 이후 20 um보다 작게 박막화되는 디바이스를 웨이퍼 상에 건설하는 단계, 웨이퍼를 통하여 수직 상호연결을 제공하는 단계, 다른 레벨의 웨이퍼 사이에서 수직 상호 연결이 설정되도록 웨이퍼를 적층하는 단계, 및 웨이퍼들을 적합한 재료로 결합시키는 단계를 포함한다. 예컨대, J.Q.Lu et al이 지은 Materials Research Society ULSI XVII Conference Proceedings 151 (2002)의 "Fabrication of via-chain test structures for 3D IC technology using dielectric glue bonding on 200 mm wafers", P.Ramm et al.이 지은 Materials Research Society Advanced Metallization Conference 159 (2002)의 "Interchip via technology by using copper for vertical system integration", 및 Rahman et al.이 지은 IEEE International Interconnect Technology Conference Proceedings 157 (2001)의 "Thermal analysis of three-dimensional integrated circuit"을 참조하라. 3-D 집적 기술의 현재 상태에 있어서의 주요 문제점은 (1) 신뢰할 수 있는 웨이퍼 결합에 대한 필요, (2) 엄격한 웨이퍼 청결도 및 평판도 요구사항, (3) 신뢰할 수 있는, 낮은 저항 웨이퍼 간 수직 연결, (4) 엄격한 웨이퍼-대-웨이퍼 측면 정합(lateral registration) 요구사항 및 (5) 3-D 디바이스를 통한 효율적인 열전도에 대한 필요를 포함한다.

2-D 칩-대-칩 상호연결을 만드는 프로세스는 International Business Machines Corporation에 양도된 미국 특허 번호 US6,444,560 "Process for making fine pitch connection between devices and structure made by the process"에 설명되어 있고, 그 개시가 참조로서 본 명세서에 통합된다. 이 발명에서 언급된바와 같이, 다른 기능 및 아마도 다른 재료를 갖는 칩이, 배선층과 각 칩 사이의 스터드/비어(stud/via) 연결을 사용하여 폴리이미드의 배선층을 통해 연결될 수 있다. 3-D 칩-레벨 및 웨이퍼-레벨 집적을 달성하기 위해 이 발명에 설명된 기술을 확장하는 것이 바람직하다.

본 발명은 수직으로 적층되고 상호 연결된 복수의 웨이퍼를 포함하는 3차원 집적 디바이스를 제조하기 위한 방법을 제공함으로써 상술한 문제를 해결하고, 여기서 웨이퍼는 서로 신뢰할수 있게 결합될 수 있고 웨이퍼 평판도 및 웨이퍼 간의 고도로 정밀한 정렬에 대한 요구정도가 완화될 수 있다. 제1 웨이퍼 및 제2웨이퍼를 수직으로 연결하기 위해서, 정면으로부터 확장되는 제1 웨이퍼에 비어가 형성되고, 비어는 정면에서의 측 치수에 의해 특징된다. 재료는 배면에서 제1 웨이퍼로부터 제거되고, 웨이퍼를 20 um보다 작게 박막화한다. 제1 웨이퍼의 배면에 개구가 형성어서, 비어를 노출시키고, 개구는 비어의 측 치수보다 큰 측 치수를 갖는다. 도전성 재료의 층이 이 개구에 형성된다. 스터드 및 결합 재료의 층이 제2 웨이퍼의 정면 상에 형성되고, 스터드는 그로부터 수직으로 돌출한다. 이후 스터드는 제1 웨이퍼의 배면의 개구에 정렬되고, 웨이퍼는 결합 재료의 층을 사용하여 결합되어서, 스터드는 비어에 전기적으로 접속된다. 세 개의 웨이퍼를 상호 연결하기 위해서, 제2 웨이퍼는 웨이퍼의 정면으로부터 확장되는 비어가 더 제공되고, 제2 웨이퍼는 그 배면에서 제2 웨이퍼로부터 재료를 제거함으로써 박막화된다. 개구가 제2 웨이퍼의 배면에 형성되어서, 비어를 노출시키고, 이 개구는 비어의 측 치수보다 큰 측 치수를 갖는다. 도전성 재료의 층이 이 개구에 형성된다. 제2 웨이퍼는 결합 재료의 층 및 그 정면에 형성된 스터드를 갖고, 스터드는 제2 웨이퍼의 배면의 개구에 정렬된다. 제3 웨이퍼는 이후 결합 재료의 층을 이용하여 제2 웨이퍼와 결합되어서, 제3 웨이퍼의 스터드가 제2 웨이퍼의 비어, 제2 웨이퍼의 스터드 및 제1 웨이퍼의 비어와 전기적으로 접촉된다.

본 발명에 따라, 각 웨이퍼의 비어는 웨이퍼의 정면으로부터 배면까지 수직으로 확장될 필요가 없다. 디바이스 영역 밑의 웨이퍼에 제공되고 측면으로 확장되는 도전체(conducting body)가 비어를 배면의 금속 개구에 연결할 수 있다. 따라서, 웨이퍼를 통한 도전 경로가 디바이스 밑에 다다를 수 있다. 결합 층은 열가소성 재료인 것이 바람직하고, 특히 폴리이미드일 수 있다. 이는 웨이퍼로 하여금 덜 엄격한 평판도 및 청결도에 관한 요구조건으로 결합되도록 한다.

제2 웨이퍼의 정면의 추가적인 스터드에 연결하기 위하여 추가적인 개구가 제1 웨이퍼의 배면에 형성될 수 있고, 여기서 추가적인 개구 및 스터드는 비어로부터 절연된다. 이러한 추가적인 연결은 웨이퍼 간의 수직 열전도 경로로서 작용한다. 따라서, 본 발명은 웨이퍼 간의 신뢰할 수 있는 전기적 연결 및 개선된 열전도 모두를 구비한 3-D 수직 집적을 구현한다.

도 1a-1i는 본 발명의 제1 실시예에 따른 3-D 집적 디바이스에 대한 제조 프로세스에서의 단계를 도시하는 개략도.

도 2a-2f는 본 발명의 제2 실시예에 따른 3-D 집적 디바이스에 대한 제조 프로세스에서의 단계를 도시하는 개략도.

도 3은 본 발명에 따라 웨이퍼의 디바이스 영역 하에서 측면으로 확장하는 웨이퍼들 간의 수직 연결을 도시하는 도면.

도 4a-4c는 또한 본 발명에 따라 3-D 집적 디바이스에서의 열전도를 개선하기 위한 제조 프로세스를 도시하는 도면.

도 5는 로직 유닛 및 3-D 적층 메모리 유닛을 포함하는 완성된 마이크로프로세서 디바이스로서, 메모리 유닛은 본 발명에 따라 제조되며, 로직 및 메모리 유닛은 다중칩 모듈(multichip module; MCM) 상에 C4 기술을 사용하여 2-D 상호연결 기법으로 연결되는 것을 도시하는 도면.

도 6은 로직 유닛 및 3-D 적층 메모리 유닛을 포함하는 완성된 마이크로프로세서 디바이스로서, 메모리 유닛은 본 발명에 따라 제조되며, 로직 및 메모리 유닛은 스터드/비어 연결을 사용하여 2-D 전달 및 결합(transfer and join; T&J)기법으로 연결되는 것을 도시하는 도면.

도 7은 로직 유닛 및 메모리 유닛을 포함하는 완성된 마이크로프로세서 디바이스로서, 본 발명에 따라 모든 유닛이 수직으로 집적되어 있는 것을 도시하는 도면.

본 발명에 따라, 형성된 디바이스를 구비하는 복수의 박막된 웨이퍼가 적층되고 수직으로 상호 연결될 수 있다. 본 명세서에 설명된 실시예에서는, 3-레벨 스택이 제조 및 연결되지만, 이것은 설명만을 위한 목적이고 프로세스가 3 레벨보다 많거나 적은 레벨로 적응될 수 있음이 이해될 것이다. 3-D 수직 집적 디바이스는 이하 설명되는 바와 같이 두 가지 방식으로 구축될 수 있다.

(1) 탑-다운 웨이퍼 스택 프로세스(Top-down wafer stack process)

도 1a는 정면(1a) 근처의 웨이퍼의 영역(1d)에서 디바이스 및 몇 개 레벨의 고밀도 상호 연결 배선(11)(전형적으로 Cu)을 구비하는 웨이퍼(1)의 단면을 도시한다. 금속 비어(12)는 웨이퍼에 형성되고, 디바이스 및 측면 상호연결부의 영역(1d) 아래로까지 확장되며, 이러한 비어는 웨이퍼(1)가 박막된 이후 수직 관통 연결(vertical through connections)의 일부가 될 것이다. 비어(12)는 웨이퍼(1)내에 홀을 에칭하고, 홀의 측면 및 바닥에 라이너(liner) 재료의 층을 형성하고, 홀을 금속(바람직하게는 구리)으로 채움으로써 전형적으로 형성된다. 비어(12)의 깊이는 박막 후의 웨이퍼(1)의 최종 두께보다 작아서, 박막후의 웨이퍼가 약 10 um 두께인 경우, 비어는 10 um 깊이보다 작다. 비어(121)의 직경은 열전도 및 공간 문제 사이의 균형을 이루도록 선택되어야 한다. 대략 1um 의 직경은 웨이퍼를 통해 수용 가능한 열전도를 제공하면서도 웨이퍼 표면의 최소 공간을 소비한다. 더 작은 비어 직경이 사용될 수도 있지만 수직 웨이퍼 스택을 통해 열을 전도하기에 적합하지 않을 수도 있다.

설명의 편이를 위해서, 비어(12)가 균일한 직경을 가지고 디바이스의 영역 아래의 웨이퍼의 영역 아래로 똑바로 확장되는 것으로 도시된다. 실제로는, 비어에 대한 크기 요구사항은 영역(1d) 아래로 실질적으로 완화된다. 이하에 더 상세히 설명되는 바와 같이, 디바이스 밑에서 측면으로 확장하는 관통 연결을 수반하는 기타 배치도 가능하다.

박막 웨이퍼의 처리를 용이하게 하기 위해서, 처리 평판(전형적으로 유리; 15)이 웨이퍼의 정면(1a)에 부착된다. 웨이퍼(1) 및 평판(15)은 폴리이미드인 것이 바람직한 가소성의 결합 재료의 층(16)을 사용하여 서로 결합된다.

웨이퍼(1)에 처리 평판(15)이 부착된 상태로, 웨이퍼는 배면(1b)을 연마 또는 가공함으로써 박막된다(도 1b 참조). 웨이퍼(1)의 최종 두께는 20 um보다 작고, 약 10 um인 것이 바람직하다. 도 1b에 도시된 바와 같이, 박막 프로세스는 비어(12) 바닥을 노출시키는 것까지는 행하여지지 않는다.

개구(13)는 이후 웨이퍼의 배면(1b)에 에칭되고, 비어(12; 도 1c)의 바닥을 노출시킨다. 비어의 금속 자체가 이 프로세스에 대한 에칭 스톱(etch stop)으로서 작용하고, 대안적으로, 이 프로세스에 대한 제어를 제공하기 위해서 에칭 스톱 층이 웨이퍼의 다른 부분(디바이스가 배치되어 있지 않은)에 제공될 수 있다. 개구(13)는 비어(12)의 개구보다 더 큰 직경을 갖는 것에 주목해야한다. 비어의 수많은 배치가 가능하지만(이하 더 설명되는 바와 같이), 배면(1b)의 개구가 정면(1a)의 개구보다 일반적으로 크다.

개구(13)의 내부 표면(14)은 대응하는 비어(12)의 하단과 연결하기 위하여 이후 금속으로 코팅되어서(바람직하게는 스퍼터링(sputtering)에 의해서) 도전성 경로가 웨이퍼(1)을 통하여 형성된다. 개구(13)는 대응하는 비어(12)의 직경보다 큰(전형적으로 두 배 큰) 직경을 갖고, 이는 다른 웨이퍼와의 수직 연결을 용이하게 한다는 점에 주목해야 한다.

도 1d는 웨이퍼(1)와 수직으로 집적되는 제2 웨이퍼(2)를 도시한다. 웨이퍼(1)와 유사하게, 웨이퍼(2)는 그 상에 형성된 디바이스 및 상호 연결 배선(21)을 갖는다. 또한, 금속 비어(22)(전형적으로 구리로 채워져 있음)는 웨이퍼(2)측 아래로 확장되고, 비어(22)는 면(2a)에서 측 치수(221)를 갖는다. 폴리이미드 층(26)은 웨이퍼(2)의 정면(2a)에 적층된다. 스터드(27)는 평면(2a)에 형성되고, 거리가 전형적으로 5 um 이거나 그보다 작도록 층(26)의 상면 위로 확장된다. 스터드(27)는 Ni, Cu, Ni 도금 Cu, W 또는 소정의 기타 금속 또는 금속의 조합으로 형성될 수 있다. 낮은 녹는점 합금 재료의 층(28)은 스터드의 표면에 적층되고, 이는 웨이퍼(1 및 2)를 수직으로 결합하는 프로세스 동안에의 전기적 연결의 형성을 용이하게 한다. 합금 재료는 전형적으로 90/10 Pb/Sn 땜납이고, 2 um 또는 그보다 얇은 두께이며, 대안적으로 합금 재료는 Au/Sn 및 Sn/Ag를 포함한다. 합금 재료는, 도 1d에 도시된 바와 같이 층(28)이 둥근 모양을 획득하기 위하여 열적 리플로 프로세스(thermal reflow process)를 따를 수 있으며, 이는 웨이퍼(1)의 대응하는 개구에 대한 웨이퍼(2) 상의 스터드의 정렬을 용이하게 한다. 스터드는 웨이퍼(2)의 디바이스로부터 위쪽 수직방향으로 전기적인 연결을 확장하는 반면, 비어(22)는 아래쪽 수직 방향으로 전기적인 연결을 확장한다.

웨이퍼(1)(처리 평판(15)에 부착되어 있음)는 이후 결합 및 적층 프로세스(lamination process)를 사용하여 웨이퍼(2)에 부착된다. 도 1e에 도시된 바와 같이, 웨이퍼(1)의 배면(1b)이 폴리이미드 층(26)의 정면에 접촉한 채로, 웨이퍼(2) 상의 스터드(27)는 웨이퍼(1) 상의 개구(13)와 일치하게 된다. 적층 프로세스는, (1) 웨이퍼(1) 및 층(26) 사이의 결합을 확보하고, (2) 스터드(27) 및 금속(14)(및 그로부터 비어(12)까지) 사이의 전기적인 접촉을 확보하기에 충분한 온도 및 압력 에서 수행된다. 사용되는 재료에 따라서, 온도는 200℃-400℃의 범위 일 수 있으며 압력은 10psi-200psi의 범위일 수 있다. 도 1e에 도시된 바와 같이, 결합 및 적층 프로세스에서는 땜납(28)이 흐르게 하여 땜납이 부분적으로 또는 완전히 개구(13)를 채우도록 한다.

개구(13)는 스터드(27)보다 큰 직경을 가지고, 따라서 웨이퍼(1)에 대한 웨이퍼(2)의 측면 배치에 있어서 부정확함을 수반할 수 있음에 주목해야한다. 또한, 평면(1b 및 2a)은 직접적으로 접촉하지 않고, 그 사이에 층(26)을 가진다는 점에 주목해야 한다. 폴리이미드 층(26)은 작은 표면 입자를 덮거나, 사소한 표면 결함을 채우거나 또는 두 개의 웨이퍼의 평판도에 있어서의 차이를 수용하기에 충분한 두께를 가진다. 따라서, 스터드 비어 연결(27-28-14-12)이 신뢰 가능한 수직 전기적 연결을 제공하는 반면에, 층(26)은 웨이퍼 사이의 신뢰할 수 있는 기계적인 결합을 확보하는데 있어서 중요한 역할을 한다.

웨이퍼(2)(현재 웨이퍼(1)에 결합된)는 이후 20 um 보다 작게, 바람직하게는 약 10 um로 박막화된다. 도 1f에 도시된 바와 같이, 개구(23)가 웨이퍼(2)의 배면(2b)에 형성되고 비어(22)의 저면을 노출시킨다. 개구(23)의 내부 표면은 다른 웨이퍼(3)와 전기적인 연결을 제공하기 위하여 금속(24)으로 코팅된다(바람직하게는 웨이퍼(1)에서와 같이 스퍼터링함으로써).

도 1g는 웨이퍼(1 및 2)와의 결합을 위한 웨이퍼(3)의 준비를 도시한다. 또한, 웨이퍼(3)는 그 정면 주위에 상호 연결 배선(31) 및 디바이스를 갖는다. 웨이퍼(2)의 배면과 전기적 연결을 하기 위하여, 스터드(37)는 웨이퍼(3)의 정면(3a)에 형성된다. 웨이퍼(2) 상의 각 스터드(27) 및 합금 재료(28)와 유사하게, 스터드(37)는 그 표면에 합금 재료(38)를 구비한다. 또한, 폴리이미드 층(36)은 층(26)과 유사하게 표면(3a)에 적층된다. 본 도시에서, 웨이퍼(3)는 결합될 수직 스택의 최종 웨이퍼이고, 따라서 웨이퍼(3)는 박막되지 않고(스택에 기계적 강도를 제공하기 위해) 웨이퍼 관통 비어를 요구하지 않는다.

도 1h는 웨이퍼(3)의 결합 및 적층 프로세스의 결과를 도시한다. 개구(23)를 채우고 금속 층(24)에 결합하는 합금 금속의 결과로서, 스터드(37)가 비어(22)와 전기적으로 연결되도록 된다. 웨이퍼(1) 및 웨이퍼(2) 사이의 층(26)과 유사하게, 폴리이미드 층(36)이 웨이퍼(2)의 표면(2b)과 결합된다. 박막되지 않은 웨이퍼(3)가 박막된 웨이퍼(1 및 2)에 기계적인 강도를 제공하기 때문에, 처리 평판(15)이 더 이상 요구되지 않으며 이 시점에서 제거될 수 있다. 이는 레이저 제거(laser ablation)에 의해서 용이하게 될 수 있고, 즉 평판(15)이 제거 방사(ablation radiation)에 대해서 투명인 경우, 레이저가 평판(15) 및 층(16) 사이의 인터페이스를 제거하기 위해 사용될 수 있어서, 평판을 분리한다.

도 1i에 도시된 바와 같이, 수직으로 상호 연결된 웨이퍼 스택(1-2-3)은 부착된 외부 연결부를 이후 가질 수 있다. 예컨대, 도 1i는 수직 스택을 대규모 디바이스의 기타 컴포넌트에 연결하기 위해 사용되는 C4 기술을 도시한다. 개구(40)가 웨이퍼(1)의 금속 비어(12)를 노출시키기 위해 층(16)에 형성되고, 금속 패드(41)가 이후 개구에 적층된다. C4 땜납 범프(42)는 당해 기술 분야에서 알려진 (예컨대) 땝납 마스크 기술을 사용하여 이후 이러한 패드 위에 형성된다. 완성된 수직 집적 디바이스(100)는 이후 다중칩 모듈(multichip module; MCM) 등에서 C4 패드에 용이하게 결합된다.

웨이퍼(1, 2 및 3)의 내부 구조가 단지 개략적으로 도시되어 있고, 실제 이러한 웨이퍼가 다양한 방법에 의해 제조될 수 있고 다른 기능을 가질 수 있다는 점에 주목해야 한다. 예컨대, 모든 세 개의 웨이퍼는 캐시 메모리 디바이스(cache memory device)를 구비할 수 있고, 웨이퍼(3)는 로직 디바이스(logic device)를 구비하는 반면, 웨이퍼(1 및 2)는 메모리를 구비할 수 있으며, 하나 이상의 웨이퍼가 마이크로-진기기계 시스템(micro-electromechanical systems; MEMS)을 포함할 수 있는 것 등이다.

본 발명은 성공적인 웨이퍼-레벨의 수직 집적이, (1) 비어에서의 수직 열-전달 문제를 최소화하기 위해서 웨이퍼를 약 10 um로 박막하고, (2) 웨이퍼 평판도 및 청결도 요구정도를 완화하기 위해서 열가소성의 결합 재료를 사용하고, (3) 측면 정합 요구 사항을 완화하기 위하여 개구를 통한 배면이 실질적으로 스터드보다 큰 스터드/비어 연결을 사용함으로써 확보된다.

(2) 바닥-업 웨이퍼 스택 프로세스(Bottom-up wafer stack process)

수직 스택에 있어서 웨이퍼를 결합하기 위한 대안적인 프로세스가 도 2a 내지 도 2e에 도시되며, 이러한 프로세스는 세 개의 웨이퍼에 대해서 상세할 것이지만, 상술한 바와 같이, 더 많거나 더 적은 웨이퍼에 적응될 수도 있다. 웨이퍼(1)는 먼저 도 1a 내지 도 1c에 도시된 프로세스에 따라 준비되고, 따라서 이러한 웨이퍼는 약 10 um로 박막되고, 배면에 개구(13)를 갖는 금속 비어(12)를 구비하며, 폴리이미드 층(16)을 갖는 정면에 부착된 처리 평판(15)을 구비한다.

측면 상호 연결 배선(51)을 갖는 제2 웨이퍼(5)가 이후 도 2a에 도시된 바와 같이 준비된다. 상술된 프로세스에서의 웨이퍼(2)와 유사하게(도 1d 비교), 웨이퍼(5)는 비어(52) 및 합금 재료(58)를 갖는 스터드(57) 모두를 구비한다. 처리 평판(55)이 웨이퍼(5)에 대하여 제공되고, 평판(55)은 스터드(57)를 수용하도록 패터닝된 폴리이미드 코팅(55)으로 덮여진다. 웨이퍼(5)는 이후 처리 평판(55)과 결합되고, 이는 웨이퍼의 박막화를 가능하도록 한다(도 2b). 개구(53)가 박막된 웨이퍼의 배면(5b)에 형성되고 그 내부 표면은 전술한 바와 같이 금속 층(54)으로 코팅된다.

웨이퍼(1 및 5) 각각은 개별적인 처리 평판(15 및 55)을 가지고 있기 때문에, 웨이퍼는 별도로 준비되고, 결합되고 박막된다.

측면 상호 연결 배선(61)을 갖는 제3 웨이퍼(6)가 도 2c에 도시된 바와 같이 준비된다. 이 웨이퍼(도 1g에 도시된 바와 같은 웨이퍼(3)와 유사하게)는, 그 정면 에 폴리이미드 층(66)을 가지며, 아울러 다른 웨이퍼와 수직 전기적 연결을 하기 위하여 합금 재료(68)를 그 표면에 구비한 스터드(67)를 가진다. 스터드(67)는 웨이퍼(5) 상의 금속 층(54)과 접촉하기에 충분한 거리만큼 층(66)으로부터 돌출한다(즉, 약 5 um). 도 2d에 도시된 바와 같이, 웨이퍼(5 및 6)은 이후 같이 결합 및 적층된다. 웨이퍼(6)은 박막되지 않기 때문에, 처리 평판(55)은 결합 프로세스 이후에 요구되지 않고, 따라서 제거된다. 이 시점에서, 웨이퍼(5)의 정면(5a) 상의 층(56)은 스터드(57)의 높이에 있어서 약 5 um 노출시키기 위해서 두께가 감소 된다. 스터드(57)는 이후 웨이퍼(1)의 금속 층(14)에 결합되기 위해 준비 된다. 스택 웨이퍼(5 및 6)가 웨이퍼(1)와 결합되는 이러한 결합 프로세스의 결과가 도 2e에 도시되고, 합금 재료(58)는 박막된 웨이퍼(1)의 개구(13)를 채우고 금속 층(14) 및 따라서 비어(12)까지 전기적으로 연결된다. 웨이퍼(5 및 6)가 웨이퍼(1)와 결합된 이후, 처리 평판(15)은 더 이상 요구되지 않고 제거될 수 있어서 층(16)을 노출시킨다. 층(16)은 이후 형성된 개구(40) 및 비어(12)와 연결하기 위해 형성된 금속 패드(41) 및 C4 땜납 범프(42)를 갖는다(도 2f; 도1i와 비교).

복수의 박막된 칩을 적층하고 칩으로부터 칩으로의 수직 상호 연결을 통합하기 위하여 전술한 기술은 그 공간(2차원)의 크기를 증가시키지 않고 칩 컨텐츠 및 기능을 향상시킨다는 점을 인식할 것이다. 박막되고 적층된 각각의 칩은 이후 동일한 크기를 가질 것이기 때문에, 이러한 프로세스는 특히 동일한 컨텐츠를 구비한 칩에 대하여 매력적이다. 이것은 또한 디바이스에 대한 전반적인 처리를 상당히 단순하고 더욱 경제적으로 만든다. 이러한 프로세스는 웨이퍼-레벨의 칩-대-칩 상호 연결을 가능하게 함으로써, 단일 칩 수직 배치, 결합 및 상호 연결 프로세스와 비교하여 3-D 칩을 생성하는 프로세스를 상당히 저렴하게 만든다. 전술한 수직 상호연결 기법과 대비하여, 본 발명의 칩-대-칩 상호연결은 칩의 측면을 따라 만들어지지 않고, 칩을 통하여 직접 형성된다.

적층된 웨이퍼의 감소된 두께(약 10 um)와 함께, 칩 사이(예컨대, 캐시 메모리 유닛 사이)의 상호연결 길이는 그러한 칩의 2-D 배치에 있어서보다 더욱 작다. 이는 2차원 공간의 절약이외에도 디바이스 성능 향상이라는 추가적인 장점을 제공 한다.

도 1a-1i 및 2a-2f에서, 설명의 편의를 위해서, 비어는 균일한 직경을 가지고 웨이퍼를 통해 아래쪽으로 곧장 확장하는 것으로 도시된다. 수직 칩-대-칩 상호연결은, 웨이퍼의 두께 전체에 걸쳐, 또는 박막된 웨이퍼의 전체 10 um 두께에 대하여 조차, 작은 직경을 가질 필요는 없다. 예컨대, 도 3에 도시된 바와 같이, 웨이퍼(1)에는 내재된 대규모 금속 영역(102)이 준비될 수 있다. 수직 상호연결은 이후, 웨이퍼의 디바이스 영역(1d)을 통하여 확장되는 경우 공간을 절약하기 위한 작은 직경(1um 보다 작은)을 갖는 수직 배선(12)과, 디바이스 영역 밑에서 측면으로 확장하고 배면 개구(103)의 금속 내부 표면과 연결되는 더 큰 대규모 금속 영역(102)을 포함할 수 있다. 따라서, 개구(103)는 영역(102)의 측면 길이에 따라 비어(12)로부터 횡방향으로 분리된다. 이러한 배치는 상호연결의 저항을 감소시키는 반면 동시에 디바이스에서의 수직 상호연결을 위해 필요한 공간을 최소화한다. 또한, 이러한 배치는 상호연결 영역을 웨이퍼의 디바이스 영역의 바로 아래에 위치시키는 것을 가능하게 한다(예컨대, 영역(1d)의 디바이스 바로 밑에 위치된 개구(103)를 통해 다른 웨이퍼에 상호 연결됨)는 점을 주목해야한다. 이는 개구(103)의 위치 및 크기에 있어서의 유연성을 허용하고, 따라서 웨이퍼 간(본 예에서, 웨이퍼(1) 및 웨이퍼(2) 사이)의 세밀한 정렬에 대한 필요를 완화한다.

웨이퍼 간의 금속 수직 연결은 전기적인 신호에 대해서 뿐만 아니라 열전도를 위해서도 사용될 수 있다. 예컨대, 도 4a에 도시된 바와 같이, 웨이퍼의 배면(1b)의 전기적인 연결 개구(13) 사이의 추가적인 공간을 제공하기 위하여, 전기적 인 경로는 웨이퍼(1)의 디바이스 영역 하에서 측면으로 라우팅된다. 개구(13) 및 금속화(14)와 유사하게, 추가적인 개구(113)가 웨이퍼 표면에 형성되고 그 내부 표면(114)을 금속으로 코팅시킨다. (개구(13, 113)는 동일한 프로세스 단계에서 형성될 수 있고, 금속화(14, 114)에 대해서도 유사하다.) 추가적인 개구(113)는 전기적인 연결의 일부를 형성하지는 않고, 웨이퍼 스택을 통해 열전도를 위한 경로를 제공하는 작용을 한다. 도 4b에 도시된 바와 같이, 낮은 녹는점 합금 재료(128)로 덮여진 추가적인 스터드(127)가 웨이퍼(2)의 정면(2a)에 형성된다. 전술한 프로세스로 웨이퍼가 서로 결합되는 경우, 웨이퍼(1 및 2) 사이의 금속 열 전도 경로를 형성하기 위하여, 스터드(127)는 개구(113)의 금속(114)과 연결된다(도 4c 참조). 도 4c에 도시된 바와 같이, 스터드(127)는 비어(22) 또는 스터드(27)와 전기적으로 연결되거나 또는 연결되지 않을 수 있고, 어떠한 전기적인 신호도 웨이퍼(1)의 정면으로 전송되지 않는다.

도 4a-4c의 열전도 경로는 웨이퍼(1) 및 웨이퍼(2) 사이에 형성되는 것으로 도시되지만, 이러한 기술은 전술된 집적 프로세스의 어떤 것에 있어서 어떠한 웨이퍼 사이(도 1h에 도시된 웨이퍼(2) 및 웨이퍼(3) 사이, 도 2d에 도시된 웨이퍼(5) 및 웨이퍼(6) 사이 등)의 열전도를 향상시키기 위하여 사용될 수 있다.

도 5는 다중 칩 모듈(MCM; 300)로의 C4 연결을 사용하여 칩(예컨대, 로직 유닛; 200)에 측면으로 연결되는 수직으로 집적된 스택(예컨대, 캐시 메모리 유닛; 100)을 구비하는 디바이스(400)를 도시한다. 수직 메모리 스택 및 로직 칩은 MCM 상에서 C4 패드(301)와 결합되는 C4 땜납 범프(42 및 242)를 각각 구비한다. MCM(300)은 이후 더 크고 복잡한 디바이스로 통합될 수 있다.

도 6에 도시된 바와 같이, 캐시 메모리 및 로직 유닛 사이의 보다 가까운 연결은 스터드/비어 연결에 의해 실현될 수 있다. 캐시 메모리 유닛(401)은 전술된 프로세스의 하나에 따라 준비되지만, 폴리이미드 층(411)에 금속 비어(420)를 구비한다(도 1i 및 2f 비교). 로직 유닛(402) 상의 폴리이미드 층(412)에 유사한 비어가 형성된다. 내재된 상호 연결 배선을 구비하는 절연층(450)(낮은 유전 상수를 가지는 유전체, 옥사이드 또는 폴리이미드)은 비어의 위치에 부합하기 위하여 그 위에 형성되는 스터드(422)를 갖는다. 층(450)이 처리 평판(도시되지 않음) 상에 형성될 수 있고, 이후 유닛(401 및 402)은 스터드(422)와 정렬하도록 되고, 스터드(422)가 비어의 금속 패드(421)에 연결되는 결합 프로세스 이후에, 처리 평판은 표면(450b)으로부터 제거된다. 유닛(401) 및 유닛(402) 사이의 갭(403)은 증가된 기계적 안정성을 위해 적합한 재료(예컨대, 폴리이미드)로 채워질 수 있다. 디바이스에 대한 외부 연결을 생성하기 위하여, 결합된 디바이스(현재 메모리 유닛(401), 로직 유닛(402) 및 상호 연결 층(450)을 포함)는 이후 표면(450b)에 형성된 C4 패드(451) 및 C4 땜납 범프(452)를 구비할 수 있다.

대안적으로, 캐시 메모리 및 로직 유닛을 통합하는 디바이스에서, 도 7에 도시된 바와 같이, 양자 모두는 수직 스택에 집적될 수 있다. 결합된 디바이스(500)는 캐시 메모리 칩(501 및 502)에 통합된 로직 유닛(510)을 포함한다. 이러한 배치에서, 로직 유닛(510)은 스택의 정상부에 있으며, 여기서 초과 열을 제거하기가 가장 용이하다.

도 5 내지 도 7에서 유닛(100, 200, 401, 402, 500)은 반드시 로직 및/또는 디바이스일 필요가 없고, 사실은 다양한 디바이스의 어떤 것일 수 있다는 점이 이해될 것이다. 따라서, 본 발명의 프로세스를 이용하여 다른 디바이스 기술이 3-D 집적 디바이스에서 용이하게 결합될 수 있다.

산업상 이용 가능성

일반적으로, 본 발명은 디바이스의 높은 공간밀도가 요구되는 반도체디바이스 구조에 적용된다. 본 발명은 특히 레티클(reticle) 크기 제한 또는 제한된 프로세스 양품률로 인하여 현재 이용 가능한 방법으로 제조될 수 없는 대규모 메모리 캐시를 요구하는 칩에 적용 가능하다.

본 발명은 특정 실시예의 관점에서 설명되었지만, 상술한 설명의 관점에서 다양한 대안, 수정 및 변경이 당해기술의 당업자에게 자명하다는 점은 분면하다. 따라서, 본 발명은 발명 및 이하의 청구항의 사상 및 범위 내에 있는 모든 그러한 대안, 수정 및 변경을 포함할 의도이다.

Claims

수직으로 적층되고 상호 연결된 복수의 웨이퍼를 포함하는 3차원 집적 디바이스를 제조하는 방법에 있어서,

정면(1a) 및 배면(1b)을 구비하는 제1 웨이퍼(1)를 제공하는 단계 - 상기 제1 웨이퍼는 상기 정면에 인접한 영역(1d)에 형성되는 디바이스를 구비함 -;

상기 제1 웨이퍼에 상기 정면으로부터 확장하는 비어(12)를 형성하는 단계 - 상기 비어는 상기 정면에서의 측면 치수(121)에 의해 규정됨 -;

상기 배면(1b)에서 재료를 상기 제1 웨이퍼로부터 제거하는 단계;

상기 제1 웨이퍼의 상기 배면에 개구(13)를 형성해서 상기 비어를 노출시키는 단계 - 상기 개구는 상기 비어의 상기 측면 치수보다 큰 측면 치수를 가짐 -;

상기 개구에 도전성 재료(14)의 층을 형성하는 단계;

정면(2a) 및 배면(2b)을 구비하는 제2 웨이퍼(2)를 제공하는 단계 - 상기 제2 웨이퍼는 상기 정면에 인접하여 형성되는 디바이스를 구비함 -;

상기 제2 웨이퍼의 상기 정면에 스터드(27)를 형성하는 단계;

상기 스터드가 수직으로 돌출하는 상기 제2 웨이퍼의 상기 정면(2a)에 결합 재료의 층(26)을 형성하는 단계;

상기 스터드(27)를 상기 제1 웨이퍼의 상기 배면에서 상기 개구(13)에 정렬하는 단계; 및

상기 스터드가 상기 비어와 전기적으로 연결되도록, 상기 결합 재료의 층 (26)을 이용하여 상기 제2 웨이퍼를 상기 제1 웨이퍼에 결합하는 단계

를 포함하는 방법.
제1항에 있어서,

상기 제2 웨이퍼(2)에 상기 정면(2a)으로부터 확장하는 비어(22)를 형성하는 단계 - 상기 비어는 상기 정면(2a)에서의 측면 치수(221)에 의해 규정됨 -;

상기 배면(2b)에서 상기 제2 웨이퍼로부터 재료를 제거하는 단계;

상기 제2 웨이퍼의 상기 배면(2b)에 개구(23)를 형성해서 상기 비어(22)를 노출시키는 단계 - 상기 개구(23)는 상기 비어(22)의 상기 측면 치수(221)보다 큰 측면 치수를 가짐 -;

상기 개구에 도전성 재료의 층(24)을 형성하는 단계;

정면(3a)을 구비하는 제3 웨이퍼(3)를 제공하는 단계 - 상기 제3 웨이퍼는 상기 정면에 인접하여 형성된 디바이스를 가짐 -;

상기 제3 웨이퍼의 상기 정면(3a)에 스터드(37)를 형성하는 단계;

상기 스터드가 수직으로 돌출하는 상기 제3 웨이퍼의 상기 정면(3a)에 결합 재료의 층(36)을 형성하는 단계;

상기 스터드(37)를 상기 제2 웨이퍼의 상기 배면에서 상기 개구(23)에 정렬하는 단계; 및

상기 제3 웨이퍼의 상기 스터드(37)가 상기 제2 웨이퍼의 상기 비어(22), 상기 제2 웨이퍼의 스터드(27) 및 상기 제1 웨이퍼의 상기 비어(12)와 전기적으로 접 촉되도록, 상기 결합 재료의 층(36)을 이용하여 상기 제3 웨이퍼를 상기 제2 웨이퍼에 결합하는 단계

를 더 포함하는 방법.
제1항 또는 제2항에 있어서,

상기 재료를 제거하는 단계는 웨이퍼로 하여금 20 um보다 작은 두께를 갖도록 하는 방법.
제1항 또는 제2항에 있어서,

결합 재료의 층(16)을 사용하여 상기 제1 웨이퍼(1)의 상기 정면(1a)에 처리 평판(15)을 부착하는 단계를 더 포함하는 방법.
제1항 또는 제2항에 있어서,

상기 제1 웨이퍼(1) 및 상기 제2 웨이퍼(2) 중 하나에 도전체(102)를 형성하고 상기 웨이퍼의 상기 비어(12, 22)에 연결하는 단계 - 상기 도전체는 상기 웨이퍼의 상기 디바이스 밑에서 측면으로 확장하고 , 상기 웨이퍼의 상기 배면의 상기 개구(103)는 상기 도전체(102)의 상기 측면으로의 길이에 따라 상기 비어로부터 횡방향으로 분리됨 -를 더 포함하는 방법.
제1항 또는 제2항에 있어서,

상기 제1 웨이퍼의 상기 배면에 추가적인 개구(113)를 형성하는 단계;

상기 추가적인 개구에 도전성 재료의 추가적인 층(114)을 형성하는 단계;

상기 제2 웨이퍼의 상기 정면에 추가적인 스터드(127)를 형성하는 단계; 및

상기 제1 웨이퍼의 상기 배면에서 상기 추가적인 개구(113)에 상기 추가적인 스터드(127)를 정렬하는 단계를 더 포함하고,

상기 제2 웨이퍼를 상기 제1 웨이퍼에 결합하는 단계는, 상기 제2 웨이퍼 및 상기 제1 웨이퍼 사이에서 열을 전도하기 위하여 상기 추가적인 스터드(127) 및 상기 추가적인 도전성 재료의 층(114) 사이의 연결을 형성하는 방법.
제6항에 있어서,

상기 추가적인 도전성 재료의 층(114)는 상기 비어(12)로부터 전기적으로 절연되는 방법.
제2항에 있어서,

상기 제2 웨이퍼의 상기 배면에서 추가적인 개구를 형성하는 단계;

상기 추가적인 개구에서 추가적인 도전성 재료의 층을 형성하는 단계;

상기 제3 웨이퍼의 상기 정면에 추가적인 스터드를 형성하는 단계; 및

상기 제2 웨이퍼의 상기 배면에서 상기 추가적인 스터드를 상기 추가적인 개구에 정렬하는 단계를 더 포함하고,

상기 제3 웨이퍼를 상기 제2 웨이퍼에 결합하는 단계는, 상기 제3 웨이퍼 및 상기 제2 웨이퍼 사이에서 열을 전도하기 위하여 상기 추가적인 스터드 및 상기 추가적인 도전성 재료의 층 사이의 연결을 형성하는 방법.
제1항 또는 제2항에 있어서,

상기 결합 재료는 열가소성 재료인 방법.
제9항에 있어서,

상기 열가소성 재료는 폴리이미드인 방법.
제1항 또는 제2항에 있어서,

3차원 집적 디바이스(100)를 다중칩 모듈(multichip module; 300)에 부착하는 단계를 더 포함하는 방법.
제1항 또는 제2항에 있어서,

스터드-비어 연결을 이용하여 상기 3차원 집적 디바이스(401)를, 배선이 형성된 절연층(450)에 부착하는 단계를 더 포함하는 방법.
제2항에 있어서,

상기 제1 웨이퍼 및 상기 제2 웨이퍼는 캐시 메모리 디바이스(cache memory device)를 구비하고, 상기 제3 웨이퍼는 로직 디바이스(logic device)를 구비하는 방법.
제2항에 있어서,

상기 제1 웨이퍼, 상기 제2 웨이퍼 및 상기 제3 웨이퍼 중의 적어도 하나는 MEMS 디바이스를 포함하는 방법.