TWI657555B - 三維整合之半導體組體及其製作方法 - Google Patents

三維整合之半導體組體及其製作方法 Download PDF

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王家忠
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鈺橋半導體股份有限公司
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Abstract

本發明之半導體組體包含有藉由接合線相互電性耦接之面朝面半導體次組體及電路板。該面朝面半導體次組體包括頂部及底部裝置，其分別組接於路由電路之相反兩側上，且該次組體設置於該電路板之貫穿開口中。接合線提供路由電路與電路板間之電性連接，以將面朝面地組裝於次組體中之裝置互連至電路板，且可經由電路板之相反兩側進行下一級連接。

Description

三維整合之半導體組體及其製作方法
本發明是關於一種半導體組體及其製作方法，尤指一種半導體組體，其藉由接合線，將面朝面半導體次組體電性連接至電路板。
多媒體裝置之市場趨勢係傾向於更迅速且更薄型化之設計需求。其中一種方法是以面朝面(face-to-face)方式以互連兩裝置，俾使兩裝置間具有最短的路由距離。由於疊置之裝置間可直接相互傳輸，以降低延遲，故可大幅改善組體之信號完整度，並節省額外的耗能。因此，面朝面半導體組體可展現三維積體電路堆疊(3D IC stacking)幾乎所有之優點，且無需於堆疊晶片中形成成本高昂之矽穿孔(Through-Silicon Via)。
美國專利案號8,008,121、8,519,537及8,558,395揭露各種具有中介層之組體結構，其係將中介層設於面朝面設置之晶片間。雖然其無需於堆疊晶片中形成矽穿孔(TSV)，但中介層中用於提供晶片間電性路由之矽穿孔會導致製程複雜、生產良率低及高成本。
為了上述理由及以下所述之其他理由，目前亟需發展一種三維半導體組體，以達到高封裝密度及較佳信號完整度之要求。
本發明之目的係提供一種半導體組體，其將面朝面半導體次組體設置於電路板之貫穿開口中，並電性連接至電路板。該電路板不僅對面朝面堆疊之次組體提供機械框架，其亦對連接複數接合線之次組體提供電性扇出路由，因而有效改善組體之電性效能。
依據上述及其他目的，本發明提供一種半導體組體，其藉由接合線，使面朝面半導體次組體電性連接至電路板。該面朝面半導體次組體包括一第一裝置、一第二裝置及一路由電路。於一較佳實施例中，第一裝置與第二裝置間是以路由電路相隔，並藉由路由電路相互面朝面地電性連接；路由電路對第一裝置及第二裝置提供初級的扇出路由及最短的互連距離；電路板側向環繞該次組體，且提供進一步的扇出路由；接合線接至該路由電路及該電路板，以提供兩者間之電性連接。
據此，本發明提供一半導體組體，其包含：一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；一電路板，其具有一貫穿開口，其中該面朝面半導體次組體設置於該電路板之該貫穿開口中；以及複數接合線，其電性耦接該路由電路至該電路板。
此外，本發明提供一種半導體組體之製作方法，其包括下述步驟：提供一面朝面半導體次組體，其包括相互面朝面電性連接之一第一裝置及一第二裝置；提供一電路板，其具有一貫穿開口；將該面朝面半導體次組體設置於該電路板之該貫穿開口中；藉由複數接合線，將該面朝面半導體次組體電性耦接至該電路板；以及將一第三裝置電性耦接至該電路板。
除非特別描述或步驟間使用”接著”字詞，或者是必須依序發生之步驟，上述步驟之順序並無限制於以上所列，且可根據所需設計而變化或重新安排。
本發明之半導體組體及其製作方法具有許多優點。舉例來說，將第一裝置及第二裝置面朝面地電性耦接至路由電路之相反兩側，可提供第一裝置與第二裝置間之最短互連距離。將接合線接至該次組體及該電路板之作法，可提供可靠的連接通道，以將組裝於次組體中之裝置互連至電路板，且可由電路板之相反兩側進行下一級連接。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
在下文中，將提供一實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不偏離本發明所定義之精神及範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-10為本發明第一實施態樣中，一種半導體組體之製作方法圖，其包括一路由電路21、一第一裝置22、一模封材25、一第二裝置27、一電路板30及接合線41。
圖1為犧牲載板10上形成路由線212之剖視圖。該犧牲載板10通常由銅、鋁、鐵、鎳、錫、不鏽鋼、矽或其他金屬或合金製成，但亦可使用任何其他導電或非導電材料製成。於本實施態樣中，該犧牲載板10係由含鐵材料所製成。路由線212通常由銅所製成，且可經由各種技術進行圖案化沉積，如電鍍、無電電鍍、蒸鍍、濺鍍或其組合，或者藉由薄膜沉積而後進行金屬圖案化步驟而形成。就具導電性之犧牲載板10而言，一般是藉由金屬電鍍方式沉積，以形成路由線212。金屬圖案化技術包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合，並使用蝕刻光罩(圖未示)，以定義出路由線212。
圖2為具有介電層215及盲孔216之剖視圖，其中介電層215位於犧牲載板10及路由線212上，而盲孔216於介電層215中。介電層215一般可藉由層壓或塗佈方式沉積而成，並接觸犧牲載板10及路由線212，且介電層215係由上方覆蓋並側向延伸於犧牲載板10及路由線212上。介電層215通常具有50微米的厚度，且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。於沉積介電層215後，可藉由各種技術形成盲孔216，如雷射鑽孔、電漿蝕刻、及微影技術，且通常具有50微米之直徑。可使用脈衝雷射提高雷射鑽孔效能。或者，可使用掃描雷射光束，並搭配金屬光罩。盲孔216係延伸穿過介電層215，並對準路由線212之選定部位。
參考圖3，藉由金屬沉積及金屬圖案化製程形成導線217於介電層215上。導線217自路由線212朝上延伸，並填滿盲孔216，以形成直接接觸路由線212之金屬化盲孔218，同時側向延伸於介電層215上。因此，導線217可提供X及Y方向的水平信號路由以及穿過盲孔216的垂直路由，以作為路由線212的電性連接。
導線217可藉由各種技術沉積為單層或多層，如電鍍、無電電鍍、蒸鍍、濺鍍或其組合。舉例來說，首先藉由將該結構浸入活化劑溶液中，使介電層215與無電鍍銅產生觸媒反應，接著以無電電鍍方式被覆一薄銅層作為晶種層，然後以電鍍方式將所需厚度之第二銅層形成於晶種層上。或者，於晶種層上沉積電鍍銅層前，該晶種層可藉由濺鍍方式形成如鈦/銅之晶種層薄膜。一旦達到所需之厚度，即可使用各種技術圖案化被覆層，以形成導線217，如濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合，並使用蝕刻光罩(圖未示)，以定義出導線217。
此階段已完成於犧牲載板10上形成路由電路21之製程。於此圖中，路由電路21為多層增層電路，其包括路由線212、介電層215及導線217。
圖4為第一裝置22電性耦接至路由電路21之剖視圖。第一裝置22(繪示成裸晶片)可藉由熱壓、迴焊、或熱超音波接合技術，經由第一凸塊223電性耦接至路由電路21之導線217，其中第一凸塊223接觸第一裝置22及路由電路21。
圖5為形成模封材25於路由電路21上及第一裝置22周圍之剖視圖，其中該模封材25可藉由如樹脂-玻璃層壓、樹脂-玻璃塗佈或模製(molding)方式形成。該模封材25是由上方覆蓋路由電路21，且環繞、同形披覆並覆蓋第一裝置22之側壁。或者，也可省略形成該模封材25之步驟。
圖6為移除犧牲載板10之剖視圖。犧牲載板10可藉由各種方式移除，以由下方顯露路由電路21，如使用酸性溶液(如氯化鐵、硫酸銅溶液)或鹼性溶液(如氨溶液)之濕式化學蝕刻、電化學蝕刻、或於機械方式(如鑽孔或端銑)後再進行化學蝕刻。於此實施態樣中，由含鐵材料所製成之犧牲載板10可藉由化學蝕刻溶液移除，其中化學蝕刻溶液於銅與鐵間具有選擇性，以避免移除犧牲載板10時導致銅路由線212遭蝕刻。
圖7為第二裝置27電性耦接至路由電路21之剖視圖。第二裝置27(繪示成裸晶片)可藉由熱壓、迴焊、或熱超音波接合技術，經由第二凸塊273電性耦接至路由電路21之路由線212，其中第二凸塊273接觸第二裝置27及路由電路21。
此階段已完成面朝面半導體次組體20之製作，其包括一路由電路21、一第一裝置22、一模封材25及一第二裝置27。第一裝置22及第二裝置27分別電性耦接至路由電路21之第一表面201及第二表面202，且該模封材25設置於第一表面201上，並環繞第一裝置22。
圖8為具有貫穿開口305之電路板30剖視圖。該電路板30包括一核心層31、一第一增層電路33、一第二增層電路35及金屬化貫孔37。第一增層電路33及第二增層電路35分別設置於核心層31之兩側上，且各別包括一絕緣層331、351及導線333、353。絕緣層331、351分別由上方及下方覆蓋核心層31之兩側，而導線333、353分別側向延伸於絕緣層331、351上，並包括位於絕緣層331、351之導電盲孔334、354。導電盲孔334、354接觸核心層31之第一圖案化線路層311及第二圖案化線路層313，並延伸穿過絕緣層331、351。該些金屬化貫孔37延伸穿過核心層31，以提供第一增層電路33與第二增層電路35間之電性連接。該貫穿開口305延伸貫穿於電路板30之第一側301與第二側302間，且貫穿開口305尺寸與面朝面半導體次組體20尺寸幾乎相同，或稍大於面朝面半導體次組體20尺寸。
圖9為圖7面朝面半導體次組體20容置於電路板30貫穿開口305中之剖視圖。該面朝面半導體次組體20對準且插入電路板30之貫穿開口305中。於此圖中，該路由電路21、該第一裝置22及該模封材25是位於電路板30之貫穿開口305中，而第二裝置27則位於電路板30之第二側302外。可塗覆黏著劑(圖未示)於該面朝面半導體次組體20之外圍邊緣與貫穿開口305側壁間，使該面朝面半導體次組體20之外圍邊緣接合至貫穿開口305側壁。
圖10為接合線41接至面朝面半導體次組體20及電路板30之剖視圖，其通常可藉由金或銅球形接合(ball bonding)或金或鋁楔型接合(wedge bonding)方式，以接置接合線41。接合線41接觸並電性耦接至路由電路21第二表面202處之路由線212，及電路板30第二側302處之導線353。據此，第一裝置22及第二裝置27可藉由路由電路21及接合線41，電性連接至電路板30。
據此，如圖10所示，已完成之半導體組體110包括有藉由接合線41相互電性連接之面朝面半導體次組體20及電路板30。於此圖中，該面朝面半導體次組體20包括一路由電路21、一第一裝置22、一模封材25及一第二裝置27。
第一裝置22是由路由電路21之一側，以覆晶方式電性耦接至路由電路21，並被模封材25所包圍。第二裝置27則由路由電路21之另一側，以覆晶方式電性耦接至路由電路21，並藉由路由電路21與第一裝置22相互面朝面地連接。據此，路由電路21可提供初級扇出路由及第一裝置22與第二裝置27間之最短互連距離。電路板30環繞路由電路21及模封材25之外圍邊緣，並藉由接合線41，電性耦接至路由電路21。
圖11為圖10半導體組體110更設有密封材51之剖視圖。該密封材51由下方覆蓋接合線41、面朝面半導體組體20及電路板30之選定部位，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。此外，當前述步驟中未於面朝面半導體次組體20外圍邊緣與電路板30內部側壁間塗覆黏著劑時，該密封材51更可填滿面朝面半導體次組體20外圍邊緣與電路板30內部側壁間之間隙(未示於圖中)。因此，密封材51可提供穩固的機械接合力，以將面朝面半導體次組體20貼附至電路板30。
圖12為圖11半導體組體110更設有焊球61及第三裝置71分別於電路板30兩相反側上之剖視圖。該些焊球61是接置於電路板30第二側302處之導線353上，且朝下延伸超過密封材51之外表面，以確保能順利進行下一級連接。第三裝置71可為球柵陣列封裝(ball grid array package)或凸塊化晶片(bumped chip)，且藉由複數焊球63，電性耦接至電路板30，其中該些焊球63接觸第三裝置71及電路板30第一側301處之導線333。
圖13為本發明第一實施例中另一半導體組體態樣之剖視圖。該半導體組體120與圖10所示結構相似，惟不同處在於，該半導體組體120更包括一散熱座81，其藉由導熱黏著劑811，貼附至第一裝置22，且該面朝面半導體組體20更包括一被動元件23，其電性耦接至路由電路21，且封埋於模封材25中。該散熱座81通常由導熱材料製成，如金屬、合金、矽、陶瓷或石墨。於此圖中，該散熱座81設置於電路板30第一側301上，且散熱座81之一選定部位更延伸進入電路板30之貫穿開口305，以與第一裝置22熱性導通。
圖14為圖13半導體組體120更設有密封材51、焊球61及第三裝置71之剖視圖。該密封材51由下方覆蓋路由電路21、第二裝置27及接合線41，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。該些焊球61由電路板30之第二側302，電性耦接至電路板30。第三裝置71由電路板30之第一側301，藉由焊球63電性耦接至電路板30。
圖15為圖13半導體組體120更設有第三裝置71及被動元件73之剖視圖，其中第三裝置71及被動元件73是由電路板30之第一側301電性耦接至電路板30。第三裝置71(繪示成半導體晶片)貼附於散熱座81上，且藉由接合線43，電性耦接至電路板30之導線333。被動元件73接置於電路板30之導線333上，且電性耦接至電路板30之導線333。
圖16為圖15半導體組體120更設有密封材51、53及焊球61之剖視圖。該密封材51由下方覆蓋路由電路21、第二裝置27及接合線41，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。該密封材53由上方覆蓋接合線43、電路板30、第三裝置71、散熱座81及被動元件73，且於側面方向環繞、同形披覆並覆蓋第三裝置71之側壁。該些焊球61由電路板30之第二側302，電性耦接至電路板30。
圖17為本發明第一實施例中再一半導體組體態樣之剖視圖。該半導體組體130與圖13所示結構相似，惟不同處在於，該散熱座81更藉由導電材料813，貼附於導線333上。於此態樣中，該導電材料813繪示成導電黏著劑。然而，於某些實例中，亦可使用焊料作為該導電材料813。因此，由導電且導熱材料所製成之散熱座81可電性耦接至電路板30，以構成接地連接。
圖18為圖17半導體組體130更設有密封材51之剖視圖。該密封材51由下方覆蓋接合線41、路由電路21、第二裝置27及電路板30之選定部位。
圖19為本發明第一實施例中又一半導體組體態樣之剖視圖。該半導體組體140與圖13所示結構相似，惟不同處在於，該散熱座81更藉由接合線45，電性耦接至電路板30第一側301處之導線333，以構成接地連接。
圖20為圖19半導體組體140更設有密封材51、55之剖視圖。該密封材51由下方覆蓋接合線41、路由電路21、第二裝置27及電路板30之選定部位，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。該密封材55由上方覆蓋接合線45、散熱座81及電路板30之選定部位。
圖21為圖20半導體組體140更設有焊球61及第三裝置71分別於電路板30兩相反側上之剖視圖。該些焊球61是由電路板30之第二側302，電性耦接至電路板30。第三裝置71是藉由焊球63，由電路板30之第一側301，電性耦接至電路板30。
圖22為圖19半導體組體140更設有第三裝置71及被動元件73之剖視圖，其中第三裝置71電性耦接至電路板30及散熱座81，而被動元件73接置於電路板30上。第三裝置71貼附於散熱座81上，且藉由接合線43，電性耦接至電路板30，以構成信號路由，並電性耦接至散熱座81，以構成接地連接。
圖23為圖22半導體組體140更設有密封材51、53及焊球61之剖視圖。該密封材51由下方覆蓋接合線41、路由電路21及第二裝置27，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。該密封材53由上方覆蓋接合線43、45、第三裝置71、被動元件73、散熱座81及電路板30，且於側面方向環繞、同形披覆並覆蓋第三裝置71之側壁。該些焊球61由電路板30之第二側302，電性耦接至電路板30。
[實施例2]
圖24-26為本發明第二實施態樣中，一種面朝面半導體次組體中設有金屬柱電性耦接至散熱座之半導體組體製作方法圖。
為了簡要說明之目的，上述實施例1中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖24為面朝面半導體次組體20容置於電路板30貫穿開口305中之剖視圖。該面朝面半導體次組體20及電路板30分別與圖7及圖8所示結構相似，惟不同處在於，該面朝面半導體次組體20更包括一金屬柱24，其電性耦接至路由電路21，且封埋於模封材25中，而電路板30更包括一金屬層39，其設置於貫穿開口305之側壁上。於此圖中，該路由電路21之第二表面202及電路板30之第二側302皆朝上，且電路板30之金屬層39環繞路由電路21及模封材25之外圍邊緣。
圖25為接合線41接至面朝面半導體次組體20及電路板30之剖視圖。接合線41接觸並電性耦接至路由電路21第二表面202處之路由線212，及電路板30第二側302處之導線353。
圖26為設有密封材51及散熱座81之剖視圖。該密封材51由上方覆蓋路由電路21、第二裝置27、接合線41及電路板30之選定部位，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。散熱座81藉由導熱且導電黏著劑815，貼附至第一裝置22、金屬柱24、模封材25及電路板30。
據此，如圖26所示，已完成之半導體組體210包括有藉由接合線41相互電性連接之面朝面半導體次組體20及電路板30，且面朝面半導體次組體20與散熱座81熱性導通。於此圖中，該面朝面半導體次組體20包括一路由電路21、一第一裝置22、一金屬柱24、一模封材25及一第二裝置27。
第一裝置22及第二裝置27分別設置於路由電路21之相反兩側處，並藉由兩者間之路由電路21，面朝面地相互電性連接。據此，路由電路21可提供第一裝置22與第二裝置27間之最短互連距離，並對第一裝置22 23與第二裝置27提供第一級扇出路由。該金屬柱24電性連接至路由電路21，並延伸穿過模封材25。該散熱座81藉由導熱且導電之黏著劑，電性連接至金屬柱24及金屬層39，以構成接地連接，並與第一裝置22熱性導通，以進行散熱。據此，金屬層39及散熱座81可提供第一裝置22有效之電磁屏蔽。電路板30則藉由接合線41，電性耦接至路由電路21，並提供路由電路21第二級之扇出路由。
圖27為圖26半導體組體210更設有焊球61及第三裝置71分別於電路板30兩相反側上之剖視圖。該些焊球61是接置於電路板30第一側301處之導線333上，且朝下延伸超過散熱座81之外表面，以確保能順利進行下一級連接。第三裝置71藉由複數焊球63，電性耦接至電路板30，其中該些焊球63接觸第三裝置71及電路板30第二側302處之導線353。
[實施例3]
圖28-29為本發明第三實施態樣中，電路板上設有垂直連接件且第三裝置覆晶接置於電路板上之半導體組體製作方法圖。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖28為圖11結構上更設有垂直連接件68及第三裝置71之剖視圖，其中該些垂直連接件68及第三裝置71是由電路板30之第一側301電性耦接置電路板30。於此圖中，該些垂直連接件68是繪示成金屬柱681，並接觸電路板30之導線333。第三裝置71是藉由焊球63，電性耦接至電路板30之導線333。
圖29為圖28結構上更設有密封材53以製作完成半導體組體310之剖視圖。該密封材53由上方覆蓋電路板30及第三裝置71，且於側面方向環繞、同形披覆並覆蓋第三裝置71與垂直連接件68之側壁。
圖30為圖29半導體組體310更設有焊球61及第四裝置91之剖視圖。該些焊球61是由電路板30之第二側302，電性耦接至電路板30。第四裝置91則藉由焊球65，電性耦接至垂直連接件68。
圖31為本發明第三實施例中另一半導體組體態樣之剖視圖。該半導體組體320與圖29所示結構相似，惟不同處在於，其包含有柱形凸塊(Stud bump)682，以作為垂直連接件68。
圖32為本發明第三實施例中再一半導體組體態樣之剖視圖。該半導體組體330與圖29所示結構相似，惟不同處在於，其包含有焊球683，以作為垂直連接件68，且密封材53具有開孔533，以由上方顯露焊球683。
圖33為本發明第三實施例中又一半導體組體態樣之剖視圖。該半導體組體340與圖29所示結構相似，惟不同處在於，其包含有導電盲孔684，以作為垂直連接件68。
[實施例4]
圖34-35為本發明第四實施態樣中，電路板上設有垂直連接件且第三裝置打線至電路板之半導體組體製作方法圖。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖34為圖13結構更設有垂直連接件68及第三裝置71之剖視圖，其中該些垂直連接件68及第三裝置71是由電路板30之第一側301電性耦接置電路板30。於此圖中，該些垂直連接件68是繪示成金屬柱681，並接觸電路板30之導線333。第三裝置71是貼附於散熱座81上，且藉由接合線43電性耦接至電路板30之導線333。
圖35為圖34結構上更設有密封材51、53以製作完成半導體組體410之剖視圖。該密封材51由下方覆蓋路由電路21、第二裝置27及接合線41，且於側面方向環繞、同形披覆並覆蓋第二裝置27之側壁。該密封材53由上方覆蓋接合線43、電路板30、第三裝置71及散熱座81，且於側面方向環繞、同形披覆並覆蓋第三裝置71與垂直連接件68之側壁。
圖36為圖35半導體組體410更設有焊球61及第四裝置91之剖視圖。該些焊球61是由電路板30之第二側302，電性耦接至電路板30。第四裝置91則藉由焊球65，電性耦接至垂直連接件68。
上述半導體組體僅為說明範例，本發明尚可透過其他多種實施例實現。此外，上述實施例可基於設計及可靠度之考量，彼此混合搭配使用或與其他實施例混合搭配使用。舉例來說，電路板可包括排列成陣列形狀之多個貫穿開口，且每一面朝面半導體次組體容置於其對應之貫穿開口中。另外，電路板可包括額外導線，以連接額外面朝面半導體次組體。
如上實施態樣所示，本發明建構出一種獨特之半導體組體，其包括藉由接合線相互電性耦接之面朝面半導體次組體及電路板。可選擇性地更包括一密封材，以覆蓋接合線。為方便下文描述，在此將路由電路之第一表面及電路板之第一側所面向的方向定義為第一方向，而路由電路之第二表面及電路板之第二側所面向的方向定義為第二方向。
該面朝面半導體次組體包括相互電性連接之第一裝置及第二裝置。更具體地說，該面朝面半導體次組體更可包括一路由電路於第一裝置與第二裝置間，且可選擇性包括一模封材，其環繞第一裝置並覆蓋路由電路之第一表面。於一較佳實施例中，該面朝面半導體次組體可藉由下述步驟製成：將第一裝置電性耦接至路由電路之第一表面，其中路由電路係可拆分式地接置於一犧牲載板上；選擇性提供一模封材於路由電路上並環繞第一裝置；從路由電路移除犧牲載板；以及將第二裝置電性耦接至路由電路之第二表面。據此，分別設置於路由電路第一及第二表面上之第一及第二裝置，可藉由路由電路相互電性連接。
第一及第二裝置可為半導體晶片、已封裝裝置或被動元件。在此，第一裝置可利用習知覆晶接合製程，以主動面朝向路由電路之方式，藉由凸塊電性耦接至路由電路，且未有金屬化盲孔接觸第一裝置。同樣地，於移除犧牲載板後，主動面朝向路由電路之第二裝置亦可利用習知覆晶接合製程，藉由凸塊電性耦接至路由電路，且未有金屬化盲孔接觸第二裝置。
路由電路可為不具核心層之增層電路，以提供初步扇出路由/互連，以及第一及第二裝置間之最短互連距離。較佳為，該路由電路為多層增層電路，其可包括至少一介電層及導線，該些導線填滿介電層中之盲孔，並側向延伸於介電層上。介電層與導線係連續輪流形成，且需要的話可重覆形成。據此，路由電路於第一表面及第二表面處形成有電性接點，以供第一裝置從第一表面連接，以及供第二裝置或下一級連接件從第二表面連接。
該電路板具有一貫穿開口，其延伸貫穿於電路板之第一側與第二側間，以容置該面朝面半導體次組體於其中。於一較佳實施例中，該第一裝置、該路由電路及選擇性之模封材是位於電路板之貫穿開口內，而第二裝置則位於電路板之貫穿開口外。可於面朝面半導體次組體之外圍邊緣與電路板之貫穿開口側壁間塗佈黏著劑，使面朝面半導體次組體之外圍邊緣貼附至電路板之貫穿開口側壁。或者，用於覆蓋接合線之密封材可進一步填滿面朝面半導體次組體之外圍邊緣與電路板之貫穿開口側壁間之間隙。據此，電路板之內部側壁可側向環繞路由電路之介電層及模封材外圍邊緣，並藉由黏著劑或密封材，機械性接合至路由電路之介電層及模封材外圍邊緣。該電路板並不限於特定結構，例如，其可包括一核心層、第一及第二增層電路及金屬化貫孔。第一及第二增層電路分別設置於核心層之相反兩側上。金屬化貫孔延伸穿過核心層，並提供第一與第二增層電路間之電性連接。第一及第二增層電路通常各自包括一絕緣層及一或多導線。第一及第二增層電路之絕緣層分別設置於核心層之相反兩側上。導線側向延伸於絕緣層上，並包括導電盲孔，該些導電盲孔接觸核心層之第一及第二圖案化線路層。此外，若需要更多信號路由，第一及第二增層電路可包括額外的絕緣層、額外的盲孔、及額外導線。第一及第二增層電路之最外層導線可容置導電接點，例如焊球或接合線，以與下一級組體或另一電子元件電性傳輸及機械性連接。例如，可設置第三裝置於電路板之貫穿開口外，並由電路板之第一側或第二側，使第三裝置電性耦接至電路板。更具體地說，第三裝置可為半導體晶片，並藉由複數接合線，電性耦接至電路板；或者，第三裝置可為球柵陣列封裝或凸塊化晶片，並藉由複數焊球，電性耦接至電路板。另外，電路板更可包括一金屬層，其設置於貫穿開口之側壁上。據此，該金屬層可提供第一裝置電磁屏蔽。
接合線提供次組體之路由電路與電路板間之電性連接。於一較佳實施例中，該些接合線接觸並接置於路由電路之第二表面及電路板之第二側。據此，第一及第二裝置可藉由路由電路及接合線，電性連接至用於外部連接之電路板。
本發明之半導體組體更可包括一散熱座，其與第一裝置熱性導通。於一較佳實施例中，該散熱座設置於電路板之第一側上，且可進一步延伸進入電路板之貫穿開口中。為接地連接，該散熱座可藉由接合線、焊料或導電黏著劑，電性耦接至電路板。
可選擇性提供垂直連接件，其電性耦接至電路板，用於下一級連接。較佳為，該些垂直連接件是由電路板之第一側，接觸並電性耦接至電路板，並位於第三裝置周圍。該些垂直連接件可包括金屬柱、焊球、導電盲孔或柱狀凸塊，且被密封材側向覆蓋。由於垂直連接件之一選定部位未被密封材覆蓋，故可將第四裝置電性耦接至垂直連接件。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，於一較佳實施態樣中，散熱座係於第一方向覆蓋第一裝置，不論另一元件例如導熱黏著劑是否位於第一裝置與散熱座間。
「貼附於…上」及「接置於…上」一詞包括與單一或多個元件間之接觸與非接觸。例如，於一較佳實施態樣中，面朝面半導體次組體之外圍邊緣貼附至電路板貫穿開口之側壁，不論次組體之外圍邊緣是否與電路板之內部側壁以一黏著劑或密封材相隔。
「電性連接」、以及「電性耦接」之詞意指直接或間接電性連接。例如，於一較佳實施態樣中，接合線直接接觸並且電性連接至電路板，而路由電路與電路板保持距離，並且藉由接合線而電性連接至電路板。
「第一方向」及「第二方向」並非取決於半導體組體之定向，凡熟悉此項技藝之人士即可輕易瞭解其實際所指之方向。例如，路由電路之第一表面及電路板之第一側係面朝第一方向，而路由電路之第二表面及電路板之第二側係面朝第二方向，此與半導體組體是否倒置無關。因此，該第一及第二方向係彼此相反且垂直於側面方向。
本發明之半導體組體具有許多優點。舉例來說，將第一及第二裝置接置於路由電路之相對兩側上，可對第一裝置與第二裝置提供第一級的扇出路由/互連，並於第一裝置與第二裝置間提供最短的互連距離。電路板可提供第二級的扇出路由/互連及三維垂直連接，並對組體提供機械支撐力。由於次組體之路由電路是藉由接合線，連接至電路板，而不是直接藉由增層製程進行連接，故此簡化的製程步驟可降低製作成本。散熱座可提供第一裝置之散熱、電磁屏蔽、以及濕氣阻障。藉由此方法製備成的半導體組體係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外，本發明之製作方法不需昂貴工具即可實施。因此，相較於傳統技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
110、120、130、140、210、310、320、330、340、410‧‧‧半導體組體
10‧‧‧犧牲載板
20‧‧‧面朝面半導體次組體
201‧‧‧第一表面
202‧‧‧第二表面
21‧‧‧第一路由電路
212‧‧‧路由線
215‧‧‧介電層
216‧‧‧盲孔
217、333、353‧‧‧導線
218‧‧‧金屬化盲孔
22‧‧‧第一裝置
223‧‧‧第一凸塊
23、73‧‧‧被動元件
24、681‧‧‧金屬柱
25‧‧‧模封材
27‧‧‧第二裝置
273‧‧‧第二凸塊
30‧‧‧電路板
301‧‧‧第一側
302‧‧‧第二側
305‧‧‧貫穿開口
31‧‧‧核心層
311‧‧‧第一圖案化線路層
313‧‧‧第二圖案化線路層
33‧‧‧第一增層電路
331、351‧‧‧絕緣層
334、354、684‧‧‧導電盲孔
35‧‧‧第二增層電路
37‧‧‧金屬化貫孔
39‧‧‧金屬層
41、43、45‧‧‧接合線
51、53、55‧‧‧密封材
533‧‧‧開孔
61、63、65、683‧‧‧焊球
68‧‧‧垂直連接件
682‧‧‧柱形凸塊
71‧‧‧第三裝置
81‧‧‧散熱座
811‧‧‧導熱黏著劑
813‧‧‧導電材料
815‧‧‧導熱且導電黏著劑
91‧‧‧第四裝置
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中： 圖1為本發明第一實施態樣中，於犧牲載板上形成路由線之剖視圖； 圖2為本發明第一實施態樣中，圖1結構上形成介電層及盲孔之剖視圖； 圖3為本發明第一實施態樣中，圖2結構上形成導線之剖視圖； 圖4為本發明第一實施態樣中，圖3結構上接置第一裝置之剖視圖； 圖5為本發明第一實施態樣中，圖4結構上形成模封材之剖視圖； 圖6為本發明第一實施態樣中，自圖5結構移除犧牲載板之剖視圖； 圖7為本發明第一實施態樣中，圖6結構上接置第二裝置以完成面朝面半導體次組體製作之剖視圖； 圖8為本發明第一實施態樣中，電路板之剖視圖； 圖9為本發明第一實施態樣中，圖8結構上設置圖7面朝面半導體次組體之剖視圖； 圖10為本發明第一實施態樣中，圖9結構上接置接合線以完成半導體組體製作之剖視圖； 圖11為本發明第一實施態樣中，圖10結構上形成密封材之剖視圖； 圖12為本發明第一實施態樣中，圖11結構上接置焊球及第三裝置之剖視圖； 圖13為本發明第一實施態樣中，另一半導體組體態樣之剖視圖； 圖14為本發明第一實施態樣中，圖13結構上設置密封材、焊球及第三裝置之剖視圖； 圖15為本發明第一實施態樣中，圖13結構上設置第三裝置及被動元件之剖視圖； 圖16為本發明第一實施態樣中，圖15結構上設置密封材及焊球之剖視圖； 圖17為本發明第一實施態樣中，再一半導體組體態樣之剖視圖； 圖18為本發明第一實施態樣中，圖17結構上設置密封材之剖視圖； 圖19為本發明第一實施態樣中，又一半導體組體態樣之剖視圖； 圖20為本發明第一實施態樣中，圖19結構上設置密封材之剖視圖； 圖21為本發明第一實施態樣中，圖20結構上設置焊球及第三裝置之剖視圖； 圖22為本發明第一實施態樣中，圖19結構上設置第三裝置及被動元件之剖視圖； 圖23為本發明第一實施態樣中，圖22結構上設置密封材及焊球之剖視圖； 圖24為本發明第二實施態樣中，面朝面半導體次組體容置於電路板貫穿開口中之剖視圖； 圖25為本發明第二實施態樣中，圖24結構上接置接合線之剖視圖； 圖26為本發明第二實施態樣中，圖25結構上形成密封材並設置散熱座以完成半導體組體製作之剖視圖； 圖27為本發明第二實施態樣中，圖26結構上設置焊球及第三裝置之剖視圖； 圖28為本發明第三實施態樣中，圖11結構上設置第三裝置及金屬柱之剖視圖； 圖29為本發明第三實施態樣中，圖28結構上形成密封材以完成半導體組體製作之剖視圖； 圖30為本發明第三實施態樣中，圖29結構上設置焊球及第四裝置之剖視圖； 圖31為本發明第三實施態樣中，另一半導體組體態樣之剖視圖； 圖32為本發明第三實施態樣中，再一半導體組體態樣之剖視圖； 圖33為本發明第三實施態樣中，又一半導體組體態樣之剖視圖； 圖34為本發明第四實施態樣中，圖13結構上設置第三裝置及金屬柱之剖視圖； 圖35為本發明第四實施態樣中，圖34結構上形成密封材以完成半導體組體製作之剖視圖； 圖36為本發明第四實施態樣中，圖35結構上設置焊球及第四裝置之剖視圖。

Claims (15)

  1. 一種三維整合之半導體組體，其包括：一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；一電路板，其具有一貫穿開口，其中該面朝面半導體次組體設置於該電路板之該貫穿開口中；一散熱座，其設置於該電路板上，且該散熱座之一選定部位更延伸進入該電路板之該貫穿開口中，並與該第一裝置熱性導通；以及複數接合線，其電性耦接該路由電路至該電路板。
  2. 如申請專利範圍第1項所述之半導體組體，其中，該散熱座藉由一接合線、一焊料或一導電黏著劑，電性耦接至該電路板。
  3. 如申請專利範圍第1項所述之半導體組體，更包括：一模封材，其環繞該第一裝置，並覆蓋該第一路由電路之該第一表面。
  4. 如申請專利範圍第1項所述之半導體組體，更包括：一密封材，其覆蓋該些接合線。
  5. 如申請專利範圍第1項所述之半導體組體，更包括：一第三裝置，其電性耦接至該電路板。
  6. 如申請專利範圍第5項所述之半導體組體，其中，該第三裝置為一半導體晶片，且藉由複數額外的接合線，電性耦接至該電路板。
  7. 如申請專利範圍第5項所述之半導體組體，其中，該第三裝置為一球柵陣列封裝或一凸塊化晶片，且藉由複數焊球，電性耦接至該電路板。
  8. 一種半導體組體，其包括：一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；一電路板，其具有一貫穿開口，其中該面朝面半導體次組體設置於該電路板之該貫穿開口中；一第三裝置，其電性耦接至該電路板；一系列垂直連接件，其電性耦接至該電路板，並位於該第三裝置周圍；以及複數接合線，其電性耦接該路由電路至該電路板。
  9. 如申請專利範圍第8項所述之半導體組體，更包括：一第四裝置，其電性耦接至該些垂直連接件。
  10. 一種半導體組體，其包括：一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面； 一電路板，其具有一貫穿開口及一金屬層，其中該金屬層設置於該貫穿開口之側壁上，且該面朝面半導體次組體設置於該電路板之該貫穿開口中；以及複數接合線，其電性耦接該路由電路至該電路板。
  11. 一種半導體組體之製作方法，其包括：提供一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；提供一電路板，其具有一貫穿開口及一金屬層，其中該金屬層設置於該貫穿開口之側壁上；將該面朝面半導體次組體設置於該電路板之該貫穿開口中；藉由複數接合線，將該面朝面半導體次組體電性耦接至該電路板；以及將一第三裝置電性耦接至該電路板。
  12. 一種半導體組體之製作方法，其包括：提供一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；提供一電路板，其具有一貫穿開口；將該面朝面半導體次組體設置於該電路板之該貫穿開口中； 提供一散熱座，其設置於該電路板上，並藉由一導熱黏著劑與該第一裝置熱性導通，其中該散熱座之一選定部位更延伸進入該電路板之該貫穿開口中；藉由複數接合線，將該面朝面半導體次組體電性耦接至該電路板；以及將一第三裝置電性耦接至該電路板。
  13. 如申請專利範圍第11項或第12項所述之製作方法，更包括一步驟：提供一密封材，其覆蓋該些接合線。
  14. 一種半導體組體之製作方法，其包括：提供一面朝面半導體次組體，其包括一第一裝置、一第二裝置及一路由電路，其中該路由電路為不具核心層之增層電路，該第一裝置電性耦接至該路由電路之一第一表面，而該第二裝置電性耦接至該路由電路之一相反第二表面；提供一電路板，其具有一貫穿開口；將該面朝面半導體次組體設置於該電路板之該貫穿開口中；藉由複數接合線，將該面朝面半導體次組體電性耦接至該電路板；將一第三裝置電性耦接至該電路板；以及提供一系列垂直連接件，其電性耦接至該電路板，並位於該第三裝置周圍。
  15. 如申請專利範圍第14項所述之製作方法，更包括一步驟：將一第四裝置電性耦接至該些垂直連接件。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104797A (en) * 2009-07-31 2011-02-01 Stats Chippac Ltd Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US20140048951A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104797A (en) * 2009-07-31 2011-02-01 Stats Chippac Ltd Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US20140048951A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate

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