CN108400118A - 三维整合的半导体组件及其制作方法 - Google Patents

三维整合的半导体组件及其制作方法 Download PDF

Info

Publication number
CN108400118A
CN108400118A CN201710066477.3A CN201710066477A CN108400118A CN 108400118 A CN108400118 A CN 108400118A CN 201710066477 A CN201710066477 A CN 201710066477A CN 108400118 A CN108400118 A CN 108400118A
Authority
CN
China
Prior art keywords
circuit board
semiconductor
electrically coupled
circuit
assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710066477.3A
Other languages
English (en)
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Priority to CN201710066477.3A priority Critical patent/CN108400118A/zh
Publication of CN108400118A publication Critical patent/CN108400118A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明的半导体组件包含有借由接合线相互电性耦接的面朝面半导体次组件及电路板。该面朝面半导体次组件包括顶部及底部装置，其分别组接于路由电路的相反两侧上，且该次组件设置于该电路板的贯穿开口中。接合线提供路由电路与电路板间的电性连接，以将面朝面地组装于次组件中的装置互连至电路板，且可经由电路板的相反两侧进行下一级连接。

Description

三维整合的半导体组件及其制作方法
技术领域
本发明是关于一种半导体组件及其制作方法，尤指一种半导体组件，其借由接合线，将面朝面半导体次组件电性连接至电路板。
背景技术
多媒体装置的市场趋势倾向于更迅速且更薄型化的设计需求。其中一种方法是以面朝面(face-to-face)方式以互连两装置，使两装置间具有最短的路由距离。由于叠置的装置间可直接相互传输，以降低延迟，故可大幅改善组件的信号完整度，并节省额外的耗能。因此，面朝面半导体组件可展现三维集成电路堆栈(3D IC stacking)几乎所有的优点，且无需于堆栈芯片中形成成本高昂的硅穿孔(Through-Silicon Via)。
美国专利案号8,008,121、8,519,537及8,558,395揭露各种具有中介层的组件结构，其将中介层设于面朝面设置的芯片间。虽然其无需于堆栈芯片中形成硅穿孔(TSV)，但中介层中用于提供芯片间电性路由的硅穿孔会导致制程复杂、生产良率低及高成本。
为了上述理由及以下所述的其他理由，目前亟需发展一种三维半导体组件，以达到高封装密度及优选信号完整度的要求。
发明内容
本发明的目的提供一种半导体组件，其将面朝面半导体次组件设置于电路板的贯穿开口中，并电性连接至电路板。该电路板不仅对面朝面堆栈的次组件提供机械框架，其亦对连接多条接合线的次组件提供电性扇出路由，因而有效改善组件的电性效能。
依据上述及其他目的，本发明提供一种半导体组件，其借由接合线，使面朝面半导体次组件电性连接至电路板。该面朝面半导体次组件包括一第一装置、一第二装置及一路由电路。于一优选实施例中，第一装置与第二装置间是以路由电路相隔，并借由路由电路相互面朝面地电性连接；路由电路对第一装置及第二装置提供初级的扇出路由及最短的互连距离；电路板侧向环绕该次组件，且提供进一步的扇出路由；接合线接至该路由电路及该电路板，以提供两者间的电性连接。
据此，本发明提供一半导体组件，其包含：一面朝面半导体次组件，其包括一第一装置、一第二装置及一路由电路，其中该第一装置电性耦接至该路由电路的一第一表面，而该第二装置电性耦接至该路由电路的一相反第二表面；一电路板，其具有一贯穿开口，其中该面朝面半导体次组件设置于该电路板的该贯穿开口中；以及多条接合线，其电性耦接该路由电路至该电路板。
此外，本发明提供一种半导体组件的制作方法，其包括下述步骤：提供一面朝面半导体次组件，其包括相互面朝面电性连接的一第一装置及一第二装置；提供一电路板，其具有一贯穿开口；将该面朝面半导体次组件设置于该电路板的该贯穿开口中；借由多条接合线，将该面朝面半导体次组件电性耦接至该电路板；以及将一第三装置电性耦接至该电路板。
除非特别描述或步骤间使用”接着”字词，或者是必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。
本发明的半导体组件及其制作方法具有许多优点。举例来说，将第一装置及第二装置面朝面地电性耦接至路由电路的相反两侧，可提供第一装置与第二装置间的最短互连距离。将接合线接至该次组件及该电路板的作法，可提供可靠的连接通道，以将组装于次组件中的装置互连至电路板，且可由电路板的相反两侧进行下一级连接。
本发明的上述及其他特征与优点可借由下述优选实施例的详细叙述更加清楚明了。
附图说明
参考随附附图，本发明可借由下述优选实施例的详细叙述更加清楚明了，其中：
图1为本发明第一实施方式中，于牺牲载板上形成路由线的剖视图；
图2为本发明第一实施方式中，图1结构上形成介电层及盲孔的剖视图；
图3为本发明第一实施方式中，图2结构上形成导线的剖视图；
图4为本发明第一实施方式中，图3结构上接置第一装置的剖视图；
图5为本发明第一实施方式中，图4结构上形成模封材料的剖视图；
图6为本发明第一实施方式中，自图5结构移除牺牲载板的剖视图；
图7为本发明第一实施方式中，图6结构上接置第二装置以完成面朝面半导体次组件制作的剖视图；
图8为本发明第一实施方式中，电路板的剖视图；
图9为本发明第一实施方式中，图8结构上设置图7面朝面半导体次组件的剖视图；
图10为本发明第一实施方式中，图9结构上接置接合线以完成半导体组件制作的剖视图；
图11为本发明第一实施方式中，图10结构上形成密封材料的剖视图；
图12为本发明第一实施方式中，图11结构上接置焊球及第三装置的剖视图；
图13为本发明第一实施方式中，另一半导体组件结构的剖视图；
图14为本发明第一实施方式中，图13结构上设置密封材料、焊球及第三装置的剖视图；
图15为本发明第一实施方式中，图13结构上设置第三装置及被动元件的剖视图；
图16为本发明第一实施方式中，图15结构上设置密封材料及焊球的剖视图；
图17为本发明第一实施方式中，再一半导体组件结构的剖视图；
图18为本发明第一实施方式中，图17结构上设置密封材料的剖视图；
图19为本发明第一实施方式中，又一半导体组件结构的剖视图；
图20为本发明第一实施方式中，图19结构上设置密封材料的剖视图；
图21为本发明第一实施方式中，图20结构上设置焊球及第三装置的剖视图；
图22为本发明第一实施方式中，图19结构上设置第三装置及被动元件的剖视图；
图23为本发明第一实施方式中，图22结构上设置密封材料及焊球的剖视图；
图24为本发明第二实施方式中，面朝面半导体次组件容置于电路板贯穿开口中的剖视图；
图25为本发明第二实施方式中，图24结构上接置接合线的剖视图；
图26为本发明第二实施方式中，图25结构上形成密封材料并设置散热座以完成半导体组件制作的剖视图；
图27为本发明第二实施方式中，图26结构上设置焊球及第三装置的剖视图；
图28为本发明第三实施方式中，图11结构上设置第三装置及金属柱的剖视图；
图29为本发明第三实施方式中，图28结构上形成密封材料以完成半导体组件制作的剖视图；
图30为本发明第三实施方式中，图29结构上设置焊球及第四装置的剖视图；
图31为本发明第三实施方式中，另一半导体组件结构的剖视图；
图32为本发明第三实施方式中，再一半导体组件结构的剖视图；
图33为本发明第三实施方式中，又一半导体组件结构的剖视图；
图34为本发明第四实施方式中，图13结构上设置第三装置及金属柱的剖视图；
图35为本发明第四实施方式中，图34结构上形成密封材料以完成半导体组件制作的剖视图；
图36为本发明第四实施方式中，图35结构上设置焊球及第四装置的剖视图。
附图标记说明：
半导体组件 110、120、130、140、210、310、320、330、340、410
牺牲载板 10
面朝面半导体次组件 20
第一表面 201
第二表面 202
第一路由电路 21
路由线 212
介电层 215
盲孔 216
导线 217、333、353
金属化盲孔 218
第一装置 22
第一凸块 223
被动元件 23、73
金属柱 24、681
模封材料 25
第二装置 27
第二凸块 273
电路板 30
第一侧 301
第二侧 302
贯穿开口 305
核心层 31
第一图案化线路层 311
第二图案化线路层 313
第一增层电路 33
绝缘层 331、351
导电盲孔 334、354、684
第二增层电路 35
金属化贯孔 37
金属层 39
接合线 41、43、45
密封材料 51、53、55
开孔 533
焊球 61、63、65、683
垂直连接件 68
柱形凸块 682
第三装置 71
散热座 81
导热黏着剂 811
导电材料 813
导热且导电黏着剂 815
第四装置 91
具体实施方式
在下文中，将提供一实施例以详细说明本发明的实施方式。本发明的优点以及功效将借由本发明所揭露的内容而更为显著。在此说明所附的附图简化过且做为例示用。附图中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神及范畴的条件下，可进行各种变化以及调整。
[实施例1]
图1-10为本发明第一实施方式中，一种半导体组件的制作方法图，其包括一路由电路21、一第一装置22、一模封材料25、一第二装置27、一电路板30及接合线41。
图1为牺牲载板10上形成路由线212的剖视图。该牺牲载板10通常由铜、铝、铁、镍、锡、不锈钢、硅或其他金属或合金制成，但亦可使用任何其他导电或非导电材料制成。于本实施方式中，该牺牲载板10由含铁材料所制成。路由线212通常由铜所制成，且可经由各种技术进行图案化沉积，如电镀、无电电镀、蒸镀、溅镀或其组合，或者借由薄膜沉积而后进行金属图案化步骤而形成。就具导电性的牺牲载板10而言，一般是借由金属电镀方式沉积，以形成路由线212。金属图案化技术包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其组合，并使用蚀刻掩膜(图未示)，以定义出路由线212。
图2为具有介电层215及盲孔216的剖视图，其中介电层215位于牺牲载板10及路由线212上，而盲孔216于介电层215中。介电层215一般可借由层压或涂布方式沉积而成，并接触牺牲载板10及路由线212，且介电层215由上方覆盖并侧向延伸于牺牲载板10及路由线212上。介电层215通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成。于沉积介电层215后，可借由各种技术形成盲孔216，如激光钻孔、等离子蚀刻、及光刻技术，且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能。或者，可使用扫描激光束，并搭配金属掩膜。盲孔216延伸穿过介电层215，并对准路由线212的选定部位。
参考图3，借由金属沉积及金属图案化制程形成导线217于介电层215上。导线217自路由线212朝上延伸，并填满盲孔216，以形成直接接触路由线212的金属化盲孔218，同时侧向延伸于介电层215上。因此，导线217可提供X及Y方向的水平信号路由以及穿过盲孔216的垂直路由，以作为路由线212的电性连接。
导线217可借由各种技术沉积为单层或多层，如电镀、无电电镀、蒸镀、溅镀或其组合。举例来说，首先借由将该结构浸入活化剂溶液中，使介电层215与无电镀铜产生触媒反应，接着以无电电镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，于晶种层上沉积电镀铜层前，该晶种层可借由溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需的厚度，即可使用各种技术图案化被覆层，以形成导线217，如湿蚀刻、电化学蚀刻、激光辅助蚀刻及其组合，并使用蚀刻掩膜(图未示)，以定义出导线217。
此阶段已完成于牺牲载板10上形成路由电路21的制程。于此图中，路由电路21为多层增层电路，其包括路由线212、介电层215及导线217。
图4为第一装置22电性耦接至路由电路21的剖视图。第一装置22(绘示成裸芯片)可借由热压、回焊、或热超音波接合技术，经由第一凸块223电性耦接至路由电路21的导线217，其中第一凸块223接触第一装置22及路由电路21。
图5为形成模封材料25于路由电路21上及第一装置22周围的剖视图，其中该模封材料25可借由如树脂-玻璃层压、树脂-玻璃涂布或模制(molding)方式形成。该模封材料25是由上方覆盖路由电路21，且环绕、同形披覆并覆盖第一装置22的侧壁。或者，也可省略形成该模封材料25的步骤。
图6为移除牺牲载板10的剖视图。牺牲载板10可借由各种方式移除，以由下方显露路由电路21，如使用酸性溶液(如氯化铁、硫酸铜溶液)或碱性溶液(如氨溶液)的湿式化学蚀刻、电化学蚀刻、或于机械方式(如钻孔或端铣)后再进行化学蚀刻。于此实施方式中，由含铁材料所制成的牺牲载板10可借由化学蚀刻溶液移除，其中化学蚀刻溶液于铜与铁间具有选择性，以避免移除牺牲载板10时导致铜路由线212遭蚀刻。
图7为第二装置27电性耦接至路由电路21的剖视图。第二装置27(绘示成裸芯片)可借由热压、回焊、或热超音波接合技术，经由第二凸块273电性耦接至路由电路21的路由线212，其中第二凸块273接触第二装置27及路由电路21。
此阶段已完成面朝面半导体次组件20的制作，其包括一路由电路21、一第一装置22、一模封材料25及一第二装置27。第一装置22及第二装置27分别电性耦接至路由电路21的第一表面201及第二表面202，且该模封材料25设置于第一表面201上，并环绕第一装置22。
图8为具有贯穿开口305的电路板30剖视图。该电路板30包括一核心层31、一第一增层电路33、一第二增层电路35及金属化贯孔37。第一增层电路33及第二增层电路35分别设置于核心层31的两侧上，且各别包括一绝缘层331、351及导线333、353。绝缘层331、351分别由上方及下方覆盖核心层31的两侧，而导线333、353分别侧向延伸于绝缘层331、351上，并包括位于绝缘层331、351的导电盲孔334、354。导电盲孔334、354接触核心层31的第一图案化线路层311及第二图案化线路层313，并延伸穿过绝缘层331、351。该些金属化贯孔37延伸穿过核心层31，以提供第一增层电路33与第二增层电路35间的电性连接。该贯穿开口305延伸贯穿于电路板30的第一侧301与第二侧302间，且贯穿开口305尺寸与面朝面半导体次组件20尺寸几乎相同，或稍大于面朝面半导体次组件20尺寸。
图9为图7面朝面半导体次组件20容置于电路板30贯穿开口305中的剖视图。该面朝面半导体次组件20对准且插入电路板30的贯穿开口305中。于此图中，该路由电路21、该第一装置22及该模封材料25是位于电路板30的贯穿开口305中，而第二装置27则位于电路板30的第二侧302外。可涂覆黏着剂(图未示)于该面朝面半导体次组件20的外围边缘与贯穿开口305侧壁间，使该面朝面半导体次组件20的外围边缘接合至贯穿开口305侧壁。
图10为接合线41接至面朝面半导体次组件20及电路板30的剖视图，其通常可借由金或铜球形接合(ball bonding)或金或铝楔形接合(wedge bonding)方式，以接置接合线41。接合线41接触并电性耦接至路由电路21第二表面202处的路由线212，及电路板30第二侧302处的导线353。据此，第一装置22及第二装置27可借由路由电路21及接合线41，电性连接至电路板30。
据此，如图10所示，已完成的半导体组件110包括有借由接合线41相互电性连接的面朝面半导体次组件20及电路板30。于此图中，该面朝面半导体次组件20包括一路由电路21、一第一装置22、一模封材料25及一第二装置27。
第一装置22是由路由电路21的一侧，以覆晶方式电性耦接至路由电路21，并被模封材料25所包围。第二装置27则由路由电路21的另一侧，以覆晶方式电性耦接至路由电路21，并借由路由电路21与第一装置22相互面朝面地连接。据此，路由电路21可提供初级扇出路由及第一装置22与第二装置27间的最短互连距离。电路板30环绕路由电路21及模封材料25的外围边缘，并借由接合线41，电性耦接至路由电路21。
图11为图10半导体组件110还设有密封材料51的剖视图。该密封材料51由下方覆盖接合线41、面朝面半导体组件20及电路板30的选定部位，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。此外，当前述步骤中未于面朝面半导体次组件20外围边缘与电路板30内部侧壁间涂覆黏着剂时，该密封材料51还可填满面朝面半导体次组件20外围边缘与电路板30内部侧壁间的间隙(未示于图中)。因此，密封材料51可提供稳固的机械接合力，以将面朝面半导体次组件20贴附至电路板30。
图12为图11半导体组件110还设有焊球61及第三装置71分别于电路板30两相反侧上的剖视图。该些焊球61是接置于电路板30第二侧302处的导线353上，且朝下延伸超过密封材料51的外表面，以确保能顺利进行下一级连接。第三装置71可为球栅数组封装(ballgrid array package)或凸块化芯片(bumped chip)，且借由多个焊球63，电性耦接至电路板30，其中该些焊球63接触第三装置71及电路板30第一侧301处的导线333。
图13为本发明第一实施例中另一半导体组件结构的剖视图。该半导体组件120与图10所示结构相似，其不同处在于，该半导体组件120还包括一散热座81，其借由导热黏着剂811，贴附至第一装置22，且该面朝面半导体组件20还包括一被动元件23，其电性耦接至路由电路21，且封埋于模封材料25中。该散热座81通常由导热材料制成，如金属、合金、硅、陶瓷或石墨。于此图中，该散热座81设置于电路板30第一侧301上，且散热座81的一选定部位还延伸进入电路板30的贯穿开口305，以与第一装置22热性导通。
图14为图13半导体组件120还设有密封材料51、焊球61及第三装置71的剖视图。该密封材料51由下方覆盖路由电路21、第二装置27及接合线41，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。该些焊球61由电路板30的第二侧302，电性耦接至电路板30。第三装置71由电路板30的第一侧301，借由焊球63电性耦接至电路板30。
图15为图13半导体组件120还设有第三装置71及被动元件73的剖视图，其中第三装置71及被动元件73是由电路板30的第一侧301电性耦接至电路板30。第三装置71(绘示成半导体芯片)贴附于散热座81上，且借由接合线43，电性耦接至电路板30的导线333。被动元件73接置于电路板30的导线333上，且电性耦接至电路板30的导线333。
图16为图15半导体组件120还设有密封材料51、53及焊球61的剖视图。该密封材料51由下方覆盖路由电路21、第二装置27及接合线41，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。该密封材料53由上方覆盖接合线43、电路板30、第三装置71、散热座81及被动元件73，且于侧面方向环绕、同形披覆并覆盖第三装置71的侧壁。该些焊球61由电路板30的第二侧302，电性耦接至电路板30。
图17为本发明第一实施例中再一半导体组件结构的剖视图。该半导体组件130与图13所示结构相似，其不同处在于，该散热座81还借由导电材料813，贴附于导线333上。于此结构中，该导电材料813绘示成导电黏着剂。然而，于某些实例中，亦可使用焊料作为该导电材料813。因此，由导电且导热材料所制成的散热座81可电性耦接至电路板30，以构成接地连接。
图18为图17半导体组件130还设有密封材料51的剖视图。该密封材料51由下方覆盖接合线41、路由电路21、第二装置27及电路板30的选定部位。
图19为本发明第一实施例中又一半导体组件结构的剖视图。该半导体组件140与图13所示结构相似，其不同处在于，该散热座81还借由接合线45，电性耦接至电路板30第一侧301处的导线333，以构成接地连接。
图20为图19半导体组件140还设有密封材料51、55的剖视图。该密封材料51由下方覆盖接合线41、路由电路21、第二装置27及电路板30的选定部位，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。该密封材料55由上方覆盖接合线45、散热座81及电路板30的选定部位。
图21为图20半导体组件140还设有焊球61及第三装置71分别于电路板30两相反侧上的剖视图。该些焊球61是由电路板30的第二侧302，电性耦接至电路板30。第三装置71是借由焊球63，由电路板30的第一侧301，电性耦接至电路板30。
图22为图19半导体组件140还设有第三装置71及被动元件73的剖视图，其中第三装置71电性耦接至电路板30及散热座81，而被动元件73接置于电路板30上。第三装置71贴附于散热座81上，且借由接合线43，电性耦接至电路板30，以构成信号路由，并电性耦接至散热座81，以构成接地连接。
图23为图22半导体组件140还设有密封材料51、53及焊球61的剖视图。该密封材料51由下方覆盖接合线41、路由电路21及第二装置27，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。该密封材料53由上方覆盖接合线43、45、第三装置71、被动元件73、散热座81及电路板30，且于侧面方向环绕、同形披覆并覆盖第三装置71的侧壁。该些焊球61由电路板30的第二侧302，电性耦接至电路板30。
[实施例2]
图24-26为本发明第二实施方式中，一种面朝面半导体次组件中设有金属柱电性耦接至散热座的半导体组件制作方法图。
为了简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图24为面朝面半导体次组件20容置于电路板30贯穿开口305中的剖视图。该面朝面半导体次组件20及电路板30分别与图7及图8所示结构相似，其不同处在于，该面朝面半导体次组件20还包括一金属柱24，其电性耦接至路由电路21，且封埋于模封材料25中，而电路板30还包括一金属层39，其设置于贯穿开口305的侧壁上。于此图中，该路由电路21的第二表面202及电路板30的第二侧302皆朝上，且电路板30的金属层39环绕路由电路21及模封材料25的外围边缘。
图25为接合线41接至面朝面半导体次组件20及电路板30的剖视图。接合线41接触并电性耦接至路由电路21第二表面202处的路由线212，及电路板30第二侧302处的导线353。
图26为设有密封材料51及散热座81的剖视图。该密封材料51由上方覆盖路由电路21、第二装置27、接合线41及电路板30的选定部位，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。散热座81借由导热且导电黏着剂815，贴附至第一装置22、金属柱24、模封材料25及电路板30。
据此，如图26所示，已完成的半导体组件210包括有借由接合线41相互电性连接的面朝面半导体次组件20及电路板30，且面朝面半导体次组件20与散热座81热性导通。于此图中，该面朝面半导体次组件20包括一路由电路21、一第一装置22、一金属柱24、一模封材料25及一第二装置27。
第一装置22及第二装置27分别设置于路由电路21的相反两侧处，并借由两者间的路由电路21，面朝面地相互电性连接。据此，路由电路21可提供第一装置22与第二装置27间的最短互连距离，并对第一装置2223与第二装置27提供第一级扇出路由。该金属柱24电性连接至路由电路21，并延伸穿过模封材料25。该散热座81借由导热且导电的黏着剂，电性连接至金属柱24及金属层39，以构成接地连接，并与第一装置22热性导通，以进行散热。据此，金属层39及散热座81可提供第一装置22有效的电磁屏蔽。电路板30则借由接合线41，电性耦接至路由电路21，并提供路由电路21第二级的扇出路由。
图27为图26半导体组件210还设有焊球61及第三装置71分别于电路板30两相反侧上的剖视图。该些焊球61是接置于电路板30第一侧301处的导线333上，且朝下延伸超过散热座81的外表面，以确保能顺利进行下一级连接。第三装置71借由多个焊球63，电性耦接至电路板30，其中该些焊球63接触第三装置71及电路板30第二侧302处的导线353。
[实施例3]
图28-29为本发明第三实施方式中，电路板上设有垂直连接件且第三装置覆晶接置于电路板上的半导体组件制作方法图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图28为图11结构上还设有垂直连接件68及第三装置71的剖视图，其中该些垂直连接件68及第三装置71是由电路板30的第一侧301电性耦接置电路板30。于此图中，该些垂直连接件68是绘示成金属柱681，并接触电路板30的导线333。第三装置71是借由焊球63，电性耦接至电路板30的导线333。
图29为图28结构上还设有密封材料53以制作完成半导体组件310的剖视图。该密封材料53由上方覆盖电路板30及第三装置71，且于侧面方向环绕、同形披覆并覆盖第三装置71与垂直连接件68的侧壁。
图30为图29半导体组件310还设有焊球61及第四装置91的剖视图。该些焊球61是由电路板30的第二侧302，电性耦接至电路板30。第四装置91则借由焊球65，电性耦接至垂直连接件68。
图31为本发明第三实施例中另一半导体组件结构的剖视图。该半导体组件320与图29所示结构相似，其不同处在于，其包含有柱形凸块(Stud bump)682，以作为垂直连接件68。
图32为本发明第三实施例中再一半导体组件结构的剖视图。该半导体组件330与图29所示结构相似，其不同处在于，其包含有焊球683，以作为垂直连接件68，且密封材料53具有开孔533，以由上方显露焊球683。
图33为本发明第三实施例中又一半导体组件结构的剖视图。该半导体组件340与图29所示结构相似，其不同处在于，其包含有导电盲孔684，以作为垂直连接件68。
[实施例4]
图34-35为本发明第四实施方式中，电路板上设有垂直连接件且第三装置打线至电路板的半导体组件制作方法图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图34为图13结构还设有垂直连接件68及第三装置71的剖视图，其中该些垂直连接件68及第三装置71是由电路板30的第一侧301电性耦接置电路板30。于此图中，该些垂直连接件68是绘示成金属柱681，并接触电路板30的导线333。第三装置71是贴附于散热座81上，且借由接合线43电性耦接至电路板30的导线333。
图35为图34结构上还设有密封材料51、53以制作完成半导体组件410的剖视图。该密封材料51由下方覆盖路由电路21、第二装置27及接合线41，且于侧面方向环绕、同形披覆并覆盖第二装置27的侧壁。该密封材料53由上方覆盖接合线43、电路板30、第三装置71及散热座81，且于侧面方向环绕、同形披覆并覆盖第三装置71与垂直连接件68的侧壁。
图36为图35半导体组件410还设有焊球61及第四装置91的剖视图。该些焊球61是由电路板30的第二侧302，电性耦接至电路板30。第四装置91则借由焊球65，电性耦接至垂直连接件68。
上述半导体组件仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。举例来说，电路板可包括排列成数组形状的多个贯穿开口，且每一面朝面半导体次组件容置于其对应的贯穿开口中。另外，电路板可包括额外导线，以连接额外面朝面半导体次组件。
如上实施方式所示，本发明建构出一种独特的半导体组件，其包括借由接合线相互电性耦接的面朝面半导体次组件及电路板。可选择性地还包括一密封材料，以覆盖接合线。为方便下文描述，在此将路由电路的第一表面及电路板的第一侧所面向的方向定义为第一方向，而路由电路的第二表面及电路板的第二侧所面向的方向定义为第二方向。
该面朝面半导体次组件包括相互电性连接的第一装置及第二装置。更具体地说，该面朝面半导体次组件还可包括一路由电路于第一装置与第二装置间，且可选择性包括一模封材料，其环绕第一装置并覆盖路由电路的第一表面。于一优选实施例中，该面朝面半导体次组件可借由下述步骤制成：将第一装置电性耦接至路由电路的第一表面，其中路由电路可拆分式地接置于一牺牲载板上；选择性提供一模封材料于路由电路上并环绕第一装置；从路由电路移除牺牲载板；以及将第二装置电性耦接至路由电路的第二表面。据此，分别设置于路由电路第一及第二表面上的第一及第二装置，可借由路由电路相互电性连接。
第一及第二装置可为半导体芯片、已封装装置或被动元件。在此，第一装置可利用现有覆晶接合制程，以主动面朝向路由电路的方式，借由凸块电性耦接至路由电路，且未有金属化盲孔接触第一装置。同样地，于移除牺牲载板后，主动面朝向路由电路的第二装置亦可利用现有覆晶接合制程，借由凸块电性耦接至路由电路，且未有金属化盲孔接触第二装置。
路由电路可为不具核心层的增层电路，以提供初步扇出路由/互连，以及第一及第二装置间的最短互连距离。优选为，该路由电路为多层增层电路，其可包括至少一介电层及导线，该些导线填满介电层中的盲孔，并侧向延伸于介电层上。介电层与导线连续轮流形成，且需要的话可重复形成。据此，路由电路于第一表面及第二表面处形成有电性接点，以供第一装置从第一表面连接，以及供第二装置或下一级连接件从第二表面连接。
该电路板具有一贯穿开口，其延伸贯穿于电路板的第一侧与第二侧间，以容置该面朝面半导体次组件于其中。于一优选实施例中，该第一装置、该路由电路及选择性的模封材料是位于电路板的贯穿开口内，而第二装置则位于电路板的贯穿开口外。可于面朝面半导体次组件的外围边缘与电路板的贯穿开口侧壁间涂布黏着剂，使面朝面半导体次组件的外围边缘贴附至电路板的贯穿开口侧壁。或者，用于覆盖接合线的密封材料可进一步填满面朝面半导体次组件的外围边缘与电路板的贯穿开口侧壁间的间隙。据此，电路板的内部侧壁可侧向环绕路由电路的介电层及模封材料外围边缘，并借由黏着剂或密封材料，机械性接合至路由电路的介电层及模封材料外围边缘。该电路板并不限于特定结构，例如，其可包括一核心层、第一及第二增层电路及金属化贯孔。第一及第二增层电路分别设置于核心层的相反两侧上。金属化贯孔延伸穿过核心层，并提供第一与第二增层电路间的电性连接。第一及第二增层电路通常各自包括一绝缘层及一或多导线。第一及第二增层电路的绝缘层分别设置于核心层的相反两侧上。导线侧向延伸于绝缘层上，并包括导电盲孔，该些导电盲孔接触核心层的第一及第二图案化线路层。此外，若需要更多信号路由，第一及第二增层电路可包括额外的绝缘层、额外的盲孔、及额外导线。第一及第二增层电路的最外层导线可容置导电接点，例如焊球或接合线，以与下一级组件或另一电子元件电性传输及机械性连接。例如，可设置第三装置于电路板的贯穿开口外，并由电路板的第一侧或第二侧，使第三装置电性耦接至电路板。更具体地说，第三装置可为半导体芯片，并借由多条接合线，电性耦接至电路板；或者，第三装置可为球栅数组封装或凸块化芯片，并借由多个焊球，电性耦接至电路板。另外，电路板还可包括一金属层，其设置于贯穿开口的侧壁上。据此，该金属层可提供第一装置电磁屏蔽。
接合线提供次组件的路由电路与电路板间的电性连接。于一优选实施例中，该些接合线接触并接置于路由电路的第二表面及电路板的第二侧。据此，第一及第二装置可借由路由电路及接合线，电性连接至用于外部连接的电路板。
本发明的半导体组件还可包括一散热座，其与第一装置热性导通。于一优选实施例中，该散热座设置于电路板的第一侧上，且可进一步延伸进入电路板的贯穿开口中。为接地连接，该散热座可借由接合线、焊料或导电黏着剂，电性耦接至电路板。
可选择性提供垂直连接件，其电性耦接至电路板，用于下一级连接。优选为，该些垂直连接件是由电路板的第一侧，接触并电性耦接至电路板，并位于第三装置周围。该些垂直连接件可包括金属柱、焊球、导电盲孔或柱状凸块，且被密封材料侧向覆盖。由于垂直连接件的一选定部位未被密封材料覆盖，故可将第四装置电性耦接至垂直连接件。
「覆盖」一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如，于一优选实施方式中，散热座于第一方向覆盖第一装置，不论另一元件例如导热黏着剂是否位于第一装置与散热座间。
「贴附于...上」及「接置于...上」一词包括与单一或多个元件间的接触与非接触。例如，于一优选实施方式中，面朝面半导体次组件的外围边缘贴附至电路板贯穿开口的侧壁，不论次组件的外围边缘是否与电路板的内部侧壁以一黏着剂或密封材料相隔。
「电性连接」、以及「电性耦接」的词意指直接或间接电性连接。例如，于一优选实施方式中，接合线直接接触并且电性连接至电路板，而路由电路与电路板保持距离，并且借由接合线而电性连接至电路板。
「第一方向」及「第二方向」并非取决于半导体组件的定向，凡熟悉此项技艺的人士即可轻易了解其实际所指的方向。例如，路由电路的第一表面及电路板的第一侧面朝第一方向，而路由电路的第二表面及电路板的第二侧面朝第二方向，此与半导体组件是否倒置无关。因此，该第一及第二方向彼此相反且垂直于侧面方向。
本发明的半导体组件具有许多优点。举例来说，将第一及第二装置接置于路由电路的相对两侧上，可对第一装置与第二装置提供第一级的扇出路由/互连，并于第一装置与第二装置间提供最短的互连距离。电路板可提供第二级的扇出路由/互连及三维垂直连接，并对组件提供机械支撑力。由于次组件的路由电路是借由接合线，连接至电路板，而不是直接借由增层制程进行连接，故此简化的制程步骤可降低制作成本。散热座可提供第一装置的散热、电磁屏蔽、以及湿气阻障。借由此方法制备成的半导体组件为可靠度高、价格低廉、且非常适合大量制造生产。
本发明的制作方法具有高度适用性，且以独特、进步的方式结合运用各种成熟的电性及机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相较于传统技术，此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例仅为例示，其中该些实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图亦可能省略重复或非必要的元件及元件符号。

Claims (17)

1.一种三维整合的半导体组件，其包括：
一面朝面半导体次组件，其包括一第一装置、一第二装置及一路由电路，其中该第一装置电性耦接至该路由电路的一第一表面，而该第二装置电性耦接至该路由电路的一相反第二表面；
一电路板，其具有一贯穿开口，其中该面朝面半导体次组件设置于该电路板的该贯穿开口中；以及
多条接合线，其电性耦接该路由电路至该电路板。
2.根据权利要求1所述的半导体组件，还包括：一散热座，其设置于该电路板上，且与该第一装置热性导通。
3.根据权利要求2所述的半导体组件，其中，该散热座的一选定部位还延伸进入该电路板的该贯穿开口中。
4.根据权利要求2所述的半导体组件，其中，该散热座借由一接合线、一焊料或一导电黏着剂，电性耦接至该电路板。
5.根据权利要求1所述的半导体组件，还包括：一模封材料，其环绕该第一装置，并覆盖该第一路由电路的该第一表面。
6.根据权利要求1所述的半导体组件，还包括：一密封材料，其覆盖该些接合线。
7.根据权利要求1所述的半导体组件，还包括：一第三装置，其电性耦接至该电路板。
8.根据权利要求7所述的半导体组件，其中，该第三装置为一半导体芯片，且借由多条额外的接合线，电性耦接至该电路板。
9.根据权利要求7所述的半导体组件，其中，该第三装置为一球栅数组封装或一凸块化芯片，且借由多个焊球，电性耦接至该电路板。
10.根据权利要求7所述的半导体组件，还包括：一系列垂直连接件，其电性耦接至该电路板，并位于该第三装置周围。
11.根据权利要求10所述的半导体组件，还包括：一第四装置，其电性耦接至该些垂直连接件。
12.根据权利要求11所述的半导体组件，其中，该电路板包括一金属层，其设置于该贯穿开口的侧壁上。
13.一种半导体组件的制作方法，其包括：
提供一面朝面半导体次组件，其包括相互面朝面电性连接的一第一装置及一第二装置；
提供一电路板，其具有一贯穿开口；
将该面朝面半导体次组件设置于该电路板的该贯穿开口中；
借由多条接合线，将该面朝面半导体次组件电性耦接至该电路板；以及
将一第三装置电性耦接至该电路板。
14.根据权利要求13所述的制作方法，还包括一步骤：提供一散热座，其设置于该电路板上，并借由一导热黏着剂与该第一装置热性导通。
15.根据权利要求13所述的制作方法，还包括一步骤：提供一密封材料，其覆盖该些接合线。
16.根据权利要求13所述的制作方法，还包括一步骤：提供一系列垂直连接件，其电性耦接至该电路板，并位于该第三装置周围。
17.根据权利要求16所述的制作方法，还包括一步骤：将一第四装置电性耦接至该些垂直连接件。
CN201710066477.3A 2017-02-06 2017-02-06 三维整合的半导体组件及其制作方法 Pending CN108400118A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710066477.3A CN108400118A (zh) 2017-02-06 2017-02-06 三维整合的半导体组件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710066477.3A CN108400118A (zh) 2017-02-06 2017-02-06 三维整合的半导体组件及其制作方法

Publications (1)

Publication Number Publication Date
CN108400118A true CN108400118A (zh) 2018-08-14

Family

ID=63093638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710066477.3A Pending CN108400118A (zh) 2017-02-06 2017-02-06 三维整合的半导体组件及其制作方法

Country Status (1)

Country Link
CN (1) CN108400118A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1773698A (zh) * 2004-09-29 2006-05-17 美国博通公司 芯片向下的球栅阵列封装及其制造方法
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN101980360A (zh) * 2010-09-15 2011-02-23 日月光半导体制造股份有限公司 半导体结构及其制作方法
CN102130084A (zh) * 2009-12-19 2011-07-20 钰桥半导体股份有限公司 具有凸柱/基座的散热座及讯号凸柱的半导体芯片组体
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底
CN103107171A (zh) * 2011-11-11 2013-05-15 万国半导体股份有限公司 一种倒装芯片的半导体器件
CN103779290A (zh) * 2012-10-26 2014-05-07 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104576409A (zh) * 2013-10-25 2015-04-29 钰桥半导体股份有限公司 中介层上设有面对面芯片的半导体元件及其制作方法
CN106206488A (zh) * 2015-05-27 2016-12-07 钰桥半导体股份有限公司 内建散热座的散热增益型面朝面半导体组体及制作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1773698A (zh) * 2004-09-29 2006-05-17 美国博通公司 芯片向下的球栅阵列封装及其制造方法
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN102130084A (zh) * 2009-12-19 2011-07-20 钰桥半导体股份有限公司 具有凸柱/基座的散热座及讯号凸柱的半导体芯片组体
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底
CN101980360A (zh) * 2010-09-15 2011-02-23 日月光半导体制造股份有限公司 半导体结构及其制作方法
CN103107171A (zh) * 2011-11-11 2013-05-15 万国半导体股份有限公司 一种倒装芯片的半导体器件
CN103779290A (zh) * 2012-10-26 2014-05-07 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104576409A (zh) * 2013-10-25 2015-04-29 钰桥半导体股份有限公司 中介层上设有面对面芯片的半导体元件及其制作方法
CN106206488A (zh) * 2015-05-27 2016-12-07 钰桥半导体股份有限公司 内建散热座的散热增益型面朝面半导体组体及制作方法

Similar Documents

Publication Publication Date Title
TWI656615B (zh) 三維整合之散熱增益型半導體組體及其製作方法
US10177130B2 (en) Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US10354984B2 (en) Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
CN104882416B (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
TWI599284B (zh) 介電材凹穴內設有電性元件之可堆疊式線路板製作方法
TWI611534B (zh) 適用於可堆疊式半導體組體之具有凹穴的互連基板、其製作方法及垂直堆疊式半導體組體
US9947625B2 (en) Wiring board with embedded component and integrated stiffener and method of making the same
US10446526B2 (en) Face-to-face semiconductor assembly having semiconductor device in dielectric recess
CN104851812B (zh) 半导体元件及其制作方法
US10199321B2 (en) Interconnect substrate having cavity for stackable semiconductor assembly, manufacturing method thereof and vertically stacked semiconductor assembly using the same
US20170025393A1 (en) Thermally enhanced face-to-face semiconductor assembly with heat spreader and method of making the same
US20170194300A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
US20180374827A1 (en) Semiconductor assembly with three dimensional integration and method of making the same
CN109686715A (zh) 适用于可堆叠式半导体组件的具有凹穴的互连基板及其制法
US7067907B2 (en) Semiconductor package having angulated interconnect surfaces
US20170133352A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
TWI657555B (zh) 三維整合之半導體組體及其製作方法
CN107230640A (zh) 具散热座及双增层电路的散热增益型半导体组件及其制法
TWI611530B (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
CN108400118A (zh) 三维整合的半导体组件及其制作方法
TWI626719B (zh) 三維整合之散熱增益型半導體組體及其製作方法
CN108109974B (zh) 具有电磁屏蔽及散热特性的半导体组件及制作方法
CN110246836A (zh) 具嵌埋式组件及加强层的线路板、其制法及半导体组体
CN108400117A (zh) 三维整合的散热增益型半导体组件及其制作方法
CN107958883A (zh) 具有散热座的散热增益型面对面半导体组件及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180814