CN104576409A - 中介层上设有面对面芯片的半导体元件及其制作方法 - Google Patents

中介层上设有面对面芯片的半导体元件及其制作方法 Download PDF

Info

Publication number
CN104576409A
CN104576409A CN201410584492.3A CN201410584492A CN104576409A CN 104576409 A CN104576409 A CN 104576409A CN 201410584492 A CN201410584492 A CN 201410584492A CN 104576409 A CN104576409 A CN 104576409A
Authority
CN
China
Prior art keywords
chip
radiating seat
intermediary layer
depression
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410584492.3A
Other languages
English (en)
Other versions
CN104576409B (zh
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Publication of CN104576409A publication Critical patent/CN104576409A/zh
Application granted granted Critical
Publication of CN104576409B publication Critical patent/CN104576409B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H01L2224/81207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明是有关于一种中介层上设有面对面芯片的半导体元件制作方法，其包括下列步骤：将一芯片-中介层堆叠次组件贴附至一散热座上，并使该芯片插入该散热座的凹穴中，以使该散热座对该中介层提供机械性支撑力。该散热座也提供被罩盖的该芯片的散热、电磁屏蔽、以及湿气阻障功能。此方法还将第二芯片电性耦接至中介层的第二表面，并可选择性地将第二散热座贴附至第二芯片。

Description

中介层上设有面对面芯片的半导体元件及其制作方法
技术领域
本发明是关于一种半导体元件，尤指一种中介层上设置有面对面芯片且该些芯片热性连接至各个散热座的半导体元件及其制造方法。
背景技术
为了整合行动、通信以及运算功能，半导体封装产业面临极大的散热、电性以及可靠度挑战。尽管在文献中已报导许多面对面芯片组件，但该些组件仍然存在许多性能不足的问题。举例来说，美国专利案号6,281,042、7,626,829中所揭露的半导体元件将芯片设置于中介层的两侧上，以使该些面对面芯片可通过该中介层而彼此电性连接。然而，因为中介层通常是由如硅或玻璃的易碎材料所制成，并且具有许多贯孔穿透其中，因此在支撑板级组件(board level assembly)时，中介层的机械性强度及刚性是有问题的。因此，不具有足够机械支撑力的独撑中介层将引发可靠度问题，其可能导致中介层破裂并因而造成芯片间的电性连接断开。
美国专利公开号2014/0210107以及美国专利案号8,502,372、8,008,121中所揭露的面对面芯片组件提供中介层的机械性支撑以改善装置可靠度问题。然而，其作法将造成严重的性能衰减问题，原因在于，封装芯片所产生的热无法通过热绝缘材料适当地散逸。
为了上述理由及以下所述的其他理由，目前亟需发展一种使面对面芯片互连的新装置与方法，其不再使用独撑的中介层，以改善装置的可靠度，并避免使用如模制化合物或树脂层压材的热绝缘材料来封装芯片，以防止芯片过热而造成装置可靠度及电性效能上的重大问题。
发明内容
本发明的主要目的是提供一种中介层上设置有面对面芯片的半导体元件，其中该中介层被牢固地贴附至一散热座，以使该散热座可对该中介层提供必要的机械性支撑力，其中该中介层连接设置于其上的面对面芯片。
本发明的另一目的是提供一种中介层上设置有面对面芯片的半导体元件，其中至少一芯片被罩盖于散热座的凹穴中，以有效地散逸该芯片产生的热，以改善半导体元件的信号完整性及电性效能。
依据上述及其他目的，本发明提出一半导体元件，其包括一中介层、顶部及底部芯片、以及一顶部散热座。该顶部芯片通过多个凸块以电性耦接至该中介层的顶面，且嵌埋于顶部散热座的凹穴中，并使该中介层的顶面贴附至该顶部散热座。该底部芯片通过多个凸块以电性耦接至该中介层的底面，并且因此通过该中介层的多个贯孔以电性连接至该顶部芯片。该半导体元件可选择性地还包括一平衡层、一底部散热座、以及一互连基板。该底部散热座热性连接至该底部芯片以提供该底部芯片的散热。该平衡层覆盖该中介层的侧壁，并且优选是侧向延伸至该半导体元件的外围边缘。该互连基板设置于该中介层的顶面或底面上，并且电性耦接至该中介层，以作为进一步的扇出路由。
在本发明的一实施方面中，本发明提供一种中介层上设置有面对面芯片的半导体元件制作方法，包括以下步骤：提供一中介层，其包含一第一表面、与该第一表面相反的一第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫与该些第二接触垫的多个贯孔；通过多个凸块电性耦接一第一芯片至该中介层的该些第一接触垫，以提供一芯片-中介层堆叠次组件；提供一第一散热座，其具有一凹穴；使用一导热材料贴附该芯片-中介层堆叠次组件至该第一散热座，并使该第一芯片插入该凹穴中且该中介层侧向延伸于该凹穴外；选择性地提供一平衡层，该平衡层覆盖该中介层的侧壁及该第一散热座；在该芯片-中介层堆叠次组件贴附至该第一散热座后，通过多个凸块电性耦接一第二芯片至该中介层的该些第二接触垫，并选择性地通过多个焊球电性耦接一互连基板至该中介层的该第二表面上的多个额外的第二接触垫；以及选择性地贴附一第二散热座至该第二芯片上。
在本发明的另一实施方面中，本发明提供一种中介层上设置有面对面芯片的半导体元件的另一制作方法，包括以下步骤：提供一中介层，其包含一第一表面、与该第一表面相反的一第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫与该些第二接触垫的多个贯孔；通过多个凸块电性耦接一第一芯片至该中介层的该些第一接触垫，以提供一芯片-中介层堆叠次组件；提供一第一散热座，其具有一凹穴；使用一导热材料贴附该芯片-中介层堆叠次组件至该第一散热座，并使该第一芯片插入该凹穴中且该中介层侧向延伸于该凹穴外；提供一平衡层，该平衡层覆盖该中介层的侧壁及该第一散热座；在该芯片-中介层堆叠次组件贴附至该第一散热座后，通过多个凸块电性耦接一第二芯片至该中介层的该些第二接触垫；使用一导热材料贴附一第二散热座至该第二芯片，并使该第二芯片插入该第二散热座的凹穴中且该中介层侧向延伸于该第二散热座的该凹穴外；移除第一或第二散热座的选定部分，以显露中介层第一表面上多个额外的第一接触垫或第二表面上多个额外的第二接触垫；以及选择性地通过多个焊球电性耦接一互连基板至该中介层的该些额外的第一接触垫或该些额外的第二接触垫。
除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。
在本发明的再一实施方面中，本发明提供了一种中介层上设置有面对面芯片的半导体元件，其包括：一第一芯片、一第二芯片、一中介层、一第一散热座、选择性的一平衡层、选择性的一第二散热座、以及选择性的一互连基板，其中(i)该中介层具有一第一表面、与该第一表面相反的一第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫及该些第二接触垫的多个贯孔；(ii)该第一芯片通过多个凸块以电性耦接至该中介层的该些第一接触垫，以构成一芯片-中介层堆叠次组件；(iii)该芯片-中介层堆叠次组件使用一导热材料以贴附至该第一散热座，同时该第一芯片被罩盖于该第一散热座的一凹穴中且该中介层侧向延伸于该凹穴外；(iv)该第二芯片通过多个凸块以电性耦接至该中介层的该些第二接触垫；(v)该选择性的平衡层覆盖该中介层的侧壁；(vi)该选择性的第二散热座贴附至该第二芯片上，或是该第二芯片插入该第二散热座的一凹穴中且该中介层侧向延伸于该第二散热座的该凹穴外，同时该第二散热座通过一导热材料以贴附至第二芯片；以及(vii)该选择性的互连基板通过多个焊球电性耦接至该中介层的该第一表面上的多个额外的第一接触垫或该第二表面上的多个额外的第二接触垫。
本发明的半导体元件及其制作方法具有许多优点。举例来说，通过覆晶接合方式将芯片电性耦接至中介层的相反两侧，其可提供面对面设置于中介层相反两侧上的芯片间的最短互连距离。贴附芯片-中介层堆叠次组件至中介层，并使芯片插入凹穴中是特别具有优势的，其原因在于，散热座可提供嵌埋芯片的散热，并且在中介层另一侧进行互连步骤时，散热座可作为支撑平台。
本发明的上述及其他特征与优点可通过下述优选实施例的详细叙述更加清楚明了。
附图说明
参考随附附图，本发明可通过下述优选实施例的详细叙述更加清楚明了，其中：
图1及2分别为本发明的第一实施方面中，中介层面板的剖视图及顶部立体视图；
图3为本发明的第一实施方面中，将凸块设置于芯片上的剖视图；
图4及5分别为本发明的第一实施方面中，图3芯片电性耦接至图1及2中介层面板的面板组件的剖视图及顶部立体视图；
图6及7分别为本发明的第一实施方面中，图4及5的面板组件被切割后的剖视图及顶部立体视图；
图8及9分别为本发明的第一实施方面中，对应于图6及7切离单元的芯片-中介层堆叠次组件的剖视图及顶部立体视图；
图10及11分别为本发明的第一实施方面中，散热座的剖视图及底部立体视图；
图12及13分别为本发明的第一实施方面中，将黏着剂涂布于图10及11散热座上的剖视图及底部立体视图；
图14及15分别为本发明的第一实施方面中，将图8及9的芯片-中介层堆叠次组件贴附至图12及13散热座的剖视图及底部立体视图；
图16及17分别为本发明的第一实施方面中，图14及15结构上具有另一黏着剂的剖视图及底部立体视图；
图18及19分别为本发明的第一实施方面中，自图16及17结构移除过剩黏着剂后的剖视图及底部立体视图；
图20及21分别为本发明的第一实施方面中，将平衡层设置于图18及19结构上的剖视图及顶部立体视图；
图22为本发明的第一实施方面中，将额外的芯片设置于图20结构上以制成半导体元件的剖视图；
图23为本发明的第二实施方面中，于散热座上形成定位件的剖视图；
图24为本发明的第二实施方面中，于散热座上形成另一方面的定位件的底部立体视图；
图25为本发明的第二实施方面中，层压基板的剖视图；
图26为本发明的第二实施方面中，将图25的层压基板加工制成一定位件的剖视图；
图27为本发明的第二实施方面中，具有开口的层压基板剖视图；
图28为本发明的第二实施方面中，将图27的层压基板加工制成一定位件的剖视图；
图29为本发明的第二实施方面中，于图26的层压基板中形成一凹穴以制成另一实施方面的散热座剖视图；
图30为本发明的第二实施方面中，于金属板上形成定位件的剖视图；
图31为本发明的第二实施方面中，将基层设置于图30结构上以制成再一实施方面的散热座剖视图；
图32为本发明的第二实施方面中，将黏着剂涂布于图23散热座上的剖视图；
图33为本发明的第二实施方面中，将芯片-中介层堆叠次组件贴附至图32散热座的剖视图；
图34为本发明的第二实施方面中，图33结构上具有另一黏着剂的剖视图；
图35为本发明的第二实施方面中，自图34结构移除过剩黏着剂后的剖视图；
图36为本发明的第二实施方面中，将芯片-中介层堆叠次组件贴附至图31散热座的剖视图；
图37为本发明的第二实施方面中，将平衡层设置于图35结构上的剖视图；
图38为本发明的第二实施方面中，将另一芯片设置于图37结构上的剖视图；
图39为本发明的第二实施方面中，互连基板的剖视图；
图40为本发明的第二实施方面中，将图39互连基板设置于图38结构上的剖视图；
图41为本发明的第二实施方面中，将另一散热座设置于图38结构上的剖视图；
图42为本发明的第三实施方面中，使用黏着剂将芯片-中介层堆叠次组件贴附至图24散热座的剖视图；
图43为本发明的第三实施方面中，图42结构上具有另一黏着剂的剖视图；
图44为本发明的第三实施方面中，将平衡层设置于图43结构上的剖视图；
图45为本发明的第三实施方面中，将另一芯片设置于图44结构上的剖视图；
图46为本发明的第三实施方面中，将另一散热座设置于图45结构上的剖视图；
图47为本发明的第三实施方面中，将图46中上方的散热座选定部分移除后的剖视图；
图48为本发明的第三实施方面中，将图47中显露的黏着剂移除后的剖视图；
图49为本发明的第三实施方面中，将互连基板设置于图48结构上以制成半导体元件的剖视图；
图50为本发明的第四实施方面中，将芯片面对面地设置于中介层上，并且被罩盖于个别散热座中的剖视图；
图51为本发明的第四实施方面中，将图50中下方的散热座选定部分移除后的剖视图；
图52为本发明的第四实施方面中，将图51中显露的黏着剂移除后的剖视图；以及
图53为本发明的第四实施方面中，将互连基板设置于图52结构上以制成半导体元件的剖视图。
【符号说明】
芯片-中介层堆叠次组件10     半导体元件100          中介层板块11
中介层11’                  第一表面111            第一接触垫112
第二表面113                 第二接触垫114          贯孔116
平衡层12                    第一表面121            第二表面123
第一芯片13                  第二芯片14             有源面131
I/O垫132                    无源面133              凸块15
有源面141                   I/O垫142               无源面143
凸块16                      底部填充材料17         底部填充材料18
导热材料191                 黏着剂193              导热材料194
导热材料196                 半导体元件200          散热座21
凹穴211                     金属板214              第一散热座22
凹穴221                     平坦表面222            金属板224
介电层225                   金属层226              开口227
基层228                     开孔229                第二散热座23
凹穴231                     定位件31               半导体元件300
半导体元件400               互连基板40             穿孔401
芯层41                      顶部图案化线路层411    底部图案化线路层413
顶部增层电路43              绝缘层431              盲孔432
导线433                     导电盲孔434            底部增层电路45
绝缘层451                   盲孔452                导线453
导电盲孔454                 披覆穿孔47             焊料屏蔽层48
焊料屏蔽开481               焊球51                 底部填充材料53
具体实施方式
在下文中，将提供实施例以详细说明本发明的实施方面。本发明的优点以及功效将通过本发明所揭露的内容而更为显著。在此说明所附的附图是简化过且作为例示用。附图中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神及范畴的条件下，可进行各种变化以及调整。
[实施例1]
图1-22为本发明一实施方面的半导体元件制法示意图，其包括一中介层、多个芯片、一散热座、以及一平衡层。
如图22所示，半导体元件100包括中介层11’、第一及第二芯片13、14、平衡层12、以及散热座21。第一及第二芯片13、14通过覆晶工艺面对面地设置于中介层11’的相反两侧上。中介层11’提供第一及第二芯片13、14的扇出路由，并且提供相邻的第一芯片13间以及相邻的第二芯片14间的电性连接。中介层11’及芯片13通过导热材料191及黏着剂193贴附至散热座21，而第一芯片13嵌埋于散热座21的凹穴211中。平衡层12侧向覆盖中介层11’的侧壁，并且侧向延伸至该半导体元件的外围边缘。
图1、3、4、6、8为本发明一实施方面的芯片-中介层堆叠次组件工艺剖视图，图2、5、7、9分别为对应图1、4、6、8的顶部立体视图。
图1及2分别为中介层面板11的剖视图及顶部立体视图，其包括第一表面111、与第一表面111相反的第二表面113、第一表面111上的第一接触垫112、第二表面113上的第二接触垫114、以及电性耦接第一接触垫112与第二接触垫114的贯孔116。中介层面板11可为硅中介层、玻璃中介层、陶瓷中介层、或石墨中介层，其具有50微米至500微米的厚度。在此实施方面中，中介层面板11为厚度200微米的陶瓷中介层。
图3为凸块15设置于第一芯片13上的剖视图。第一芯片13包括有源面131、与有源面131相反的无源面133、以及在有源面131上的I/O垫132。凸块15设置于第一芯片13的I/O垫132上，并且该凸块可为锡凸柱、金凸柱、或铜凸柱。
图4及5分别为面板组件(panel-scale assembly)的剖视图及顶部立体视图，其是将多个第一芯片13电性耦接至中介层面板11。通过热压、回焊、或热超声波接合技术，可将第一芯片13经由凸块15以电性耦接至中介层面板11的第一接触垫112。或者，可先沉积凸块15于中介层面板11的第一接触垫112上，然后第一芯片13再通过凸块15电性耦接至中介层面板11。此外，可选择性地进一步提供底部填充材料17以填充中介层面板11与第一芯片13间的间隙。
图6及7分别为面板组件被切割成个别单件的剖视图及顶部立体视图。面板组件沿着切割线“L”被单离成各个的芯片-中介层堆叠次组件(chip-on-interposer subassembly)10。
图8及9分别为各个的芯片-中介层堆叠次组件10的剖视图及顶部立体视图。在此图中，芯片-中介层堆叠次组件10包括两个第一芯片13，其电性耦接至切割后的中介层11’上。
图10及11分别为具有凹穴211的散热座21剖视图及底部立体视图。可通过在金属板214中形成凹穴211以提供散热座21。金属板214可具有0.1毫米至10毫米的厚度，并且可由铜、铝、不锈钢、或其合金所制成。在此实施方面中，金属板214为厚度2毫米的铜板。每一凹穴211包括一入口，并且每一凹穴211可以具有不同的尺寸及凹穴深度。凹穴的深度可于0.05毫米至1.0毫米的范围内。在此例示中，凹穴211的深度为0.21毫米(以容纳0.15毫米芯片及0.05毫米导电凸块)。
图12及13分别为散热座21的凹穴211内涂有导热材料191的剖视图及底部立体视图。通常导热材料191为导热黏着剂，并且涂布于凹穴211的底部上。
图14及15分别为芯片-中介层堆叠次组件10通过导热材料191贴附至散热座21的剖视图及底部立体视图。第一芯片13插入凹穴211中，并且中介层11’位于凹穴211外，同时中介层11’与散热座21的外围边缘彼此保持距离。
图16及17分别为黏着剂193填充至中介层11’与散热座21之间并进一步延伸进入凹穴211中的剖视图及底部立体视图。黏着剂193通常为电性绝缘的底部填充材料，其涂布于中介层11’与散热座21之间，且填入凹穴211的剩余空间中。因此，导热材料191提供第一芯片13与散热座21间的机械性接合及热性连接，并且黏着剂193提供第一芯片13及散热座21间、以及中介层11’及散热座21间的机械性接合。
图18及19分别为将流出中介层11’与散热座21间的过剩黏着剂移除后的剖视图及底部立体视图。或者，可省略此移除过剩黏着剂的步骤，并且过剩黏着剂将变成随后平衡层的一部分。
图20及21分别为平衡层12层压/涂布于散热座21下方的剖视图及底部立体视图。平衡层12接触散热座21，且自散热座21朝向下方向延伸，并且侧向覆盖、围绕及共形涂布中介层11’的侧壁，同时自中介层11’侧向延伸至该结构的外围边缘。在此实施方面中，平衡层12具有0.2毫米的厚度，其接近中介层11’的厚度，并且可由环氧树脂、玻璃-环氧树脂、聚酰亚胺、及其类似物所制成。此形成平衡层12的步骤也可被省略。
图22为第二芯片14电性耦接至中介层11’的剖视图。第二芯片14包括有源面141、与有源面141相反的无源面143、以及在有源面141上的I/O垫142。第二芯片14使用凸块16以电性耦接至中介层11’，其中凸块16接触第二芯片14的I/O垫142与中介层11’的第二接触垫114。此外，可选择性地进一步将底部填充材料18填充于中介层11’与第二芯片14间的间隙中。
据此，如图22所示，完成的半导体元件100包括中介层11’、第一芯片13、第二芯片14、散热座21、以及平衡层12。通过覆晶工艺，将第一芯片13电性耦接至预制的中介层11’的第一接触垫112，以形成芯片-中介层堆叠次组件10。使用导热材料191及黏着剂193，将芯片-中介层堆叠次组件10贴附至散热座21，并使第一芯片13置放于凹穴211中，且中介层11’侧向延伸于凹穴211外。导热材料191提供第一芯片13及散热座21间的机械性接合及热性连接，并且黏着剂193提供第一芯片13及散热座21间、以及中介层11’及散热座21间的机械性接合。散热座21罩盖第一芯片13于其凹穴211中，并且侧向延伸至该元件的外围边缘。平衡层12侧向覆盖中介层11’的侧壁，并且侧向延伸至该元件的外围边缘。通过覆晶工艺，将第二芯片14电性耦接至中介层11’的第二接触垫114，借此第二芯片14可进一步通过中介层11’的贯孔116以电性连接至第一芯片13。因此，中介层11’可提供第一及第二芯片13、14的扇出路由/互联，并且也提供相邻的第一芯片13间以及相邻的第二芯片14间的电性连接。
[实施例2]
图23-41为本发明另一实施方面的另一半导体元件制法示意图，其中该半导体元件还包括用于中介层贴附步骤的定位件、作为第二级路由的互连基板、以及用于第二芯片散热的第二散热座。
为了达到简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，无需再重复相同叙述。
图23为第一散热座22的凹穴221周围设有定位件31的剖视图，其可通过移除金属板224的选定部分，或是通过在金属板224上沉积金属材料或塑料材料的图案，以形成定位件31。定位件31通常是通过电镀、刻蚀、或机械切割而制成。据此，定位件31自第一散热座22中邻接凹穴入口的平坦表面222朝向下方向延伸，并且可具有5至200微米的厚度。在此实施方面中，厚度50微米的定位件31侧向延伸至第一散热座22的外围边缘，且其内周围边缘与随后设置的中介层四侧边相符。或者，定位件31可与第一散热座22的外围边缘彼此保持距离。举例来说，图24揭示定位件31的另一方面，其中定位件31与第一散热座22的外围边缘彼此保持距离，并且具有矩形边框形状的构型。
于凹穴221周围设有定位件31的第一散热座22也可由层压基板制成，关于此方面的详细叙述请参照图25-29。
图25为层压基板的剖视图，其包括金属板224、介电层225、以及金属层226。介电层225夹置于金属板224及金属层226间。介电层225通常为环氧树脂、玻璃-环氧树脂、聚酰亚胺、及其类似物所制成，并且具有50微米的厚度。金属层226通常为铜所制成，但也可使用铜合金或其他材料(例如铝、不锈钢、或其合金)。金属层226厚度于5至200微米的范围内。在此实施方面中，金属层226为具有50微米厚度的铜板。
图26为介电层225上形成定位件31的剖视图，其可通过光刻技术及湿法刻蚀，以移除金属层226的选定部分，进而形成定位件31。在此图中，定位件31是由多个金属凸柱组成，且排列成与随后设置的中介层四侧边相符的矩形边框阵列。然而，定位件的图案不限于此，其可具有防止随后设置的中介层发生不必要位移的其他各种图案。举例来说，定位件31可由一连续或不连续的凸条所组成，并与随后设置的中介层四侧边、两对角、或四角相符。
图27及28为层压基板的介电层上形成定位件的另一工艺剖视图。
图27为具有一组开口227的层压基板剖视图。该层压基板包括上述的金属板224、介电层225、以及金属层226，并且通过移除金属层226的选定部分以形成开口227。
图28为介电层225上形成定位件31的剖视图。定位件31可通过将光敏性塑料材料(例如环氧树脂、聚酰亚胺等)或非光敏性材料涂布或印刷于开口227中，接着移除整体金属层226而形成。据此，定位件31由多个树脂凸柱组成，且具有防止随后设置的中介层发生不必要位移的图案。
图29为层压基板中形成凹穴221的剖视图，其中凹穴221延伸穿过介电层225，并且进一步延伸进入金属板224中。因此，制成的第一散热座22包括金属板224、介电层225、以及凹穴221，且定位件31位于凹穴221入口的周围。
此外，定位件也可通过图30及31所揭示的另一制法形成于第一散热座的凹穴中。
图30为金属板224上形成定位件31的剖视图，其中金属板224通常是厚度为1毫米的铜板，且可通过移除金属板224的选定部分，或是通过在金属板224上沉积金属材料或塑料材料的图案，以形成定位件31。在此实施方面中，定位件31由多个金属凸柱组成，且排列成与随后设置的芯片四侧边相符的矩形边框阵列。然而，定位件的图案不限于此，其可具有防止随后设置的芯片发生不必要位移的其他各种图案。
图31为设有基层228的剖视图。基层228层压于金属板224上，且定位件31对准且插入基层228的开孔229中。基层228可为环氧树脂、BT、聚酰亚胺、及其他种类的树脂或树脂/玻璃复合物所制成。因此，制成的第一散热座22包括金属板224、基层228、以及凹穴221(对应于基层228的开孔229)，并且定位件31位于凹穴221的底部上。
下文将以图23的第一散热座22来详细叙述下列步骤。然而，也可将上述第一散热座的其他方面实施或应用于下列步骤中。
图32为第一散热座22的凹穴221内涂有导热材料191的剖视图。导热材料191通常为导热黏着剂，并且涂布于凹穴的底部上。
图33为芯片-中介层堆叠次组件10通过导热材料191贴附至第一散热座22的剖视图。在此，芯片-中介层堆叠次组件10与图8所示结构类似，差异处仅在于，此图的中介层11’上仅设有单个覆晶式第一芯片13。中介层11’及第一芯片13贴附至第一散热座22，且第一芯片13插入凹穴221中，而定位件31则侧向对准且靠近中介层11’的外围边缘。定位件31可控制中介层置放的准确度。定位件31朝向下方向延伸超过中介层11’的第一表面111，并且位于中介层11’的四侧表面外，同时侧向对准中介层11’的四侧表面。由于定位件31侧向靠近且符合中介层11’四侧表面，故其可避免芯片-中介层堆叠次组件10于黏着剂固化时发生任何不必要的位移。优选地，中介层11’与定位件31间的间隙于约5至50微米的范围内。此外，也可在不具有定位件31的情况下执行芯片-中介层堆叠次组件10的贴附步骤。
图34为黏着剂193填充于中介层11’与第一散热座22之间并进一步延伸进入凹穴221中的剖视图。黏着剂193通常为电性绝缘的底部填充材料，其是涂布于中介层11’与第一散热座22之间，并填入凹穴221内的剩余空间中。
图35为移除溢出在定位件31上的过剩黏着剂后的剖视图。或者，可省略移除过剩黏着剂的步骤，据此过剩的黏着剂将变成随后平衡层的一部分。
图36为芯片-中介层堆叠次组件10通过导热材料194贴附至图31的第一散热座22的剖视图，以作为另一实施方面。第一芯片13置放于凹穴221中，且定位件31侧向对准第一芯片13的外围边缘，而中介层11’则位于凹穴211外，同时中介层11’的第一表面111系贴附于基层228上。通过涂布导热材料194于凹穴的底部上，然后将芯片-中介层堆叠次组件10的第一芯片13插入凹穴221中，以将第一芯片13贴附至第一散热座22。凹穴221中的导热材料194(通常为导热但不导电的黏着剂)受到第一芯片13挤压，进而往下流入第一芯片13与凹穴侧壁间的间隙，并且溢流至基层228上。因此，导热材料194围绕嵌埋的第一芯片13，且挤出的部分接触中介层11’的第一表面111以及基层228，并夹置于中介层11’的第一表面111以及基层228间。定位件31自凹穴221的底部朝向下方向延伸，且延伸超过第一芯片13的无源面133，并且靠近第一芯片13的外围边缘，以提供芯片-中介层堆叠次组件10的置放准确度。
图37为平衡层12层压/涂布于定位件31上的剖视图。平衡层12接触定位件31，且自定位件31朝向下方向延伸，并且侧向覆盖、围绕及共形涂布中介层11’的侧壁，并自中介层11’侧向延伸至该结构的外围边缘。因此，平衡层12具有与定位件31及黏着剂193接触的第一表面121，以及与中介层11’的第二表面113齐平的第二表面123。
图38为第二芯片14通过凸块16设置于中介层11’的第二表面113上的剖视图。第二芯片14包括有源面141、与有源面141相反的无源面143、以及在有源面141上的I/O垫142。凸块16接触第二芯片14的I/O垫142以及中介层11’的第二接触垫114。因此，第二芯片14通过凸块16以电性耦接至中介层11’的第二接触垫114，并进一步通过中介层11’的贯孔116以电性连接至第一芯片13。此外，可选择性地进一步提供底部填充材料18以填充中介层11’与第二芯片14间的间隙。
图39为具有穿孔401的互连基板40的剖视图。互连基板40包括芯层41、顶部及底部增层电路43、45、披覆穿孔47、以及焊料屏蔽层48。顶部及底部增层电路43、45各自设置于芯层41的两侧上，并且分别包含绝缘层431、451以及导线433、453。绝缘层431、451各自于向上方向及向下方向覆盖芯层41的两侧，导线433、453各自侧向延伸于绝缘层431、451上，并且延伸穿过绝缘层431、451中的盲孔432、452，以形成接触芯层41的顶部及底部图案化线路层411、413的导电盲孔434、454。披覆穿孔47延伸穿过芯层41，以提供顶部及底部增层电路43、45间的电性连接。焊料屏蔽层48于向上方向及向下方向覆盖顶部及底部增层电路43、45，并且包括显露导线433、453的选定部分的焊料屏蔽开口481。穿孔401延伸穿过互连基板40，并且具有几乎与第二芯片14相同的尺寸，或是稍大于第二芯片14的尺寸。
图40为互连基板40电性耦接至中介层11’的剖视图。第二芯片14插入互连基板40的穿孔401中，并且互连基板40通过焊球51以电性耦接至中介层11’，其中焊球51接触中介层11’的第二接触垫114以及互连基板40的顶部增层电路43。此外，可选择性地进一步提供底部填充材料53以填充中介层11’与互连基板40间、以及平衡层12与互连基板40间的间隙。
图41为第二散热座23贴附至第二芯片14的剖视图，其使用导热材料196(通常为导热黏着剂)，将第二散热座23设置于第二芯片14的无源面143上。第二散热座23可为铜、铝、不锈钢、或其合金所制成。在此实施方面中，第二散热座23为厚度1毫米的铜板。
据此，如图41所示，完成的半导体元件200包括中介层11’、第一芯片13、第二芯片14、平衡层12、第一散热座22、第二散热座23、定位件31、以及互连基板40。通过覆晶工艺，将第一芯片13电性耦接至预制的中介层11’的第一接触垫112，以形成芯片-中介层堆叠次组件10。使用导热材料191及黏着剂193，将芯片-中介层堆叠次组件10贴附至第一散热座22，并使第一芯片13置放于凹穴221中，且中介层11’侧向延伸于凹穴221外。导热材料191提供第一芯片13与第一散热座22间的机械性接合及热性连接，并且黏着剂193提供第一芯片13与第一散热座22间、以及中介层11’与第一散热座22间的机械性接合。第一散热座22罩盖第一芯片13于其凹穴221中，并且侧向延伸至该元件的外围边缘。定位件31自第一散热座22朝向下方向延伸，并且延伸超过中介层11’的第一表面111，且靠近中介层11’的外围边缘，以控制中介层11’置放的准确度。通过覆晶工艺，将第二芯片14电性耦接至中介层11’的第二接触垫114，因此第二芯片14可通过中介层11’的贯孔116以电性连接至第一芯片13。平衡层12侧向覆盖中介层11’的侧壁且侧向延伸至该元件的外围边缘，并且平衡层12的第二表面123实际上与中介层11’的第二表面113共平面。通过焊球51，将互连基板40电性耦接至中介层11’的第二接触垫114，以提供第二级路由。使用导热材料196，将第二散热座23贴附至第二芯片14上，以散逸第二芯片14的热。
[实施例3]
图42-49为本发明再一实施方面的再一半导体元件制法示意图，其中第二芯片被罩盖于第二散热座的凹穴中，且该第二散热座侧向延伸至该元件的外围边缘。
为了达到简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无需再重复相同叙述。
图42为芯片-中介层堆叠次组件10通过导热材料191贴附至图24中第一散热座22的剖视图。中介层11’及第一芯片13贴附至第一散热座22，且第一芯片13插入凹穴221中，而定位件31则侧向对准且靠近中介层11’的外围边缘。导热材料191接触凹穴底部及第一芯片13，藉以提供第一芯片13及第一散热座22间的机械性接合及热性连接。定位件31朝向下方向延伸超过中介层11’的第一表面111，并靠近中介层11’的外围边缘，以控制中介层11’置放的准确度。
图43为黏着剂193填充至中介层11’与第一散热座22之间并进一步延伸进入凹穴221中的剖视图。黏着剂193通常为电性绝缘的底部填充材料，其涂布于中介层11’与第一散热座22之间，且填入凹穴221的剩余空间中。
图44为平衡层12层压/涂布于第一散热座22及定位件31上方的剖视图。平衡层12接触第一散热座22及定位件31，且自第一散热座22及定位件31朝向下方向延伸，并且侧向覆盖、围绕及共形涂布中介层11’的侧壁，同时自中介层11’侧向延伸至结构的外围边缘。因此，平衡层12具有与第一散热座22接触的第一表面121，以及与中介层11’的第二表面113齐平的第二表面123。
图45为第二芯片14设置于中介层11’的第二表面113上的剖视图。第二芯片14通过凸块16电性耦接至中介层11’的第二接触垫114。此外，可选择性地进一步提供底部填充材料18以填充中介层11’与第二芯片14间的间隙。
图46为第二散热座23由下方覆盖第二芯片14、中介层11’、以及平衡层12的剖视图，其中第二散热座23包含凹穴231。通过涂布导热材料196于第二散热座23的凹穴底部上，然后将第二芯片14插入凹穴231中，以将第二散热座23贴附至中介层11’的第二表面113以及平衡层12的第二表面123。凹穴231中的导热材料196(通常为导热但不导电的黏着剂)受到第二芯片14挤压，进而往上流入第二芯片14与凹穴侧壁间的间隙，并且溢流至中介层11’及平衡层12上。因此，导热材料196围绕嵌埋的第二芯片14，且挤出的部分接触中介层11’的第二表面113、第二散热座23、以及平衡层12的第二表面123，并夹置于中介层11’的第二表面113与第二散热座23间、以及平衡层12的第二表面123与第二散热座23间。
图47为将第一散热座22选定部分移除后的剖视图，其是通过光刻技术及湿法刻蚀移除第一散热座22的选定部分，以使第一散热座22剩余部分与结构的外围边缘彼此保持距离。第一散热座22剩余部分是由上方覆盖且罩盖第一芯片13于凹穴221中。
图48为将显露的黏着剂193移除后的剖视图，其中显露的黏着剂193位于第一散热座22剩余部分的外围边缘外，且于中介层11’第一接触垫112上方。移除中介层11’第一接触垫112上的黏着剂193，以从上方显露中介层11’第一表面111上的第一接触垫112。
图49为互连基板40电性耦接至中介层11’的剖视图。第一散热座22剩余部分插入互连基板40的穿孔401中，并且互连基板40通过焊球51以电性耦接至中介层11’，其中焊球51接触中介层11’的第一接触垫112以及互连基板40的底部增层电路45。
据此，如图49所示，完成的半导体元件300包括中介层11’、第一芯片13、第二芯片14、平衡层12、第一散热座22、第二散热座23、定位件31、以及互连基板40。通过覆晶工艺，将第一芯片13电性耦接至预制的中介层11’的第一接触垫112，以形成芯片-中介层堆叠次组件10。使用导热材料191及黏着剂193，将芯片-中介层堆叠次组件10贴附至第一散热座22，并使第一芯片13置放于凹穴221中，且中介层11’侧向延伸于凹穴221外。导热材料191提供第一芯片13与第一散热座22间的机械性接合及热性连接，并且黏着剂193提供第一芯片13与第一散热座22间、以及中介层11’与第一散热座22间的机械性接合。第一散热座22罩盖第一芯片13于其凹穴221中，并且与该元件的外围边缘彼此保持距离。定位件31于向上方向实际上与平衡层12的第一表面121共平面，并且朝向下方向延伸超过中介层11’的第一表面111，且靠近中介层11’的外围边缘，以控制中介层11’置放的准确度。通过覆晶工艺，将第二芯片14电性耦接至中介层11’的第二接触垫114，并且第二芯片14进一步通过中介层11’的贯孔116以电性连接至第一芯片13。平衡层12侧向覆盖中介层11’的侧壁，且侧向延伸至该元件的外围边缘，并且于向上方向与定位件31实际上共平面，同时于向下方向与中介层11’实际上共平面。第二散热座23侧向延伸至该元件的外围边缘，并且通过导热材料196贴附至第二芯片14、中介层11’、以及平衡层12，同时第二芯片14置放于第二散热座23的凹穴231中。导热材料196提供第二芯片14与第二散热座23间、中介层11’与第二散热座23间、以及平衡层12与第二散热座23间的机械性接合及热性连接。通过焊球51将互连基板40电性耦接至中介层11’的第一接触垫112，以提供第二级路由。
[实施例4]
图50-53为本发明再一实施方面的再一半导体元件制法示意图，其中第二散热座的凹穴罩盖第二芯片，且该第二散热座与该元件的外围边缘彼此保持距离。
为达简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，无需再重复相同叙述。
图50为完成图42-46所示步骤后的剖视图。
图51为将第二散热座23选定部分移除后的剖视图，其是通过光刻技术及湿法刻蚀移除第二散热座23的选定部分，以使第二散热座23剩余部分与结构的外围边缘彼此保持距离。第二散热座23剩余部分是由下方覆盖且罩盖第二芯片14于凹穴231中。
图52为将显露的导热材料196移除后的剖视图，其中显露的导热材料96位于第二散热座23剩余部分的外围边缘外，且于中介层11’第二接触垫114下方。移除中介层11’的第二接触垫114上的导热材料196，以从下方显露中介层11’第二表面113上的第一接触垫114。
图53为互连基板40电性耦接至中介层11’的剖视图。第二散热座23剩余部分插入互连基板40的穿孔401中，并且互连基板40是通过焊球51以电性耦接至中介层11’，其中焊球51接触中介层11’的第二接触垫114以及互连基板40的顶部增层电路43。
据此，如图53所示，完成的半导体元件400包括中介层11’、第一芯片13、第二芯片14、平衡层12、第一散热座22、第二散热座23、定位件31、以及互连基板40。通过覆晶工艺，将第一芯片13电性耦接至预制的中介层11’的第一接触垫112，以形成芯片-中介层堆叠次组件10。使用导热材料191及黏着剂193，将芯片-中介层堆叠次组件10贴附至第一散热座22，并使第一芯片13置放于凹穴221中，且中介层11’侧向延伸于凹穴221外。导热材料191提供第一芯片13与第一散热座22间的机械性接合及热性连接，并且黏着剂193提供第一芯片13与第一散热座22间、以及中介层11’与第一散热座22间的机械性接合。第一散热座22罩盖第一芯片13于其凹穴221中，并且侧向延伸至该元件的外围边缘。定位件31于向上方向实际上与平衡层12的第一表面121共平面，并且朝向下方向延伸超过中介层11’的第一表面111，且靠近中介层11’的外围边缘，以控制中介层11’置放的准确度。通过覆晶工艺，将第二芯片14电性耦接至中介层11’的第二接触垫114，并且第二芯片14进一步通过中介层11’的贯孔116以电性连接至第一芯片13。平衡层12侧向覆盖中介层11’的侧壁，且侧向延伸至该元件的外围边缘，并且于向上方向与定位件31实际上共平面，同时于向下方向与中介层11’实际上共平面。第二散热座23与该元件的外围边缘彼此保持距离，并且通过导热材料196罩盖第二芯片14于其凹穴231中，其中导热材料196提供第二芯片14及第二散热座23间的机械性接合及热性连接。通过焊球51将互连基板40电性耦接至中介层11’的第二接触垫114，以提供第二级路由。
上述的半导体元件仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。一芯片可独自使用一凹穴，或与其他芯片共享一凹穴。举例来说，一凹穴可容纳单一芯片，且散热座可包括排列成阵列形状的多个凹穴以容纳多个芯片。或者，单一凹穴内能放置数个芯片。同样地，一芯片可独自使用一中介层，或与其他芯片共享一中介层。举例来说，单一芯片可电性耦接至一中介层。或者，数个芯片可耦接至一中介层。举例来说，可将四枚排列成2×2阵列的小型芯片耦接至一中介层，并且该中介层可包括额外的接触垫，以接收额外芯片垫，并提供额外芯片垫的路由。
如上述实施方面所示，本发明建构出一种独特的半导体元件，其中介层上设有面对面芯片，且可展现优越的散热性能与可靠度。在一优选实施方面中，该半导体元件包括一第一芯片、一第二芯片、一中介层、以及一第一散热座，其中(i)该中介层包括一第一表面、一相反的第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫及该些第二接触垫的多个贯孔；(ii)通过多个凸块，将该第一芯片及该第二芯片各自电性耦接至该中介层的该些第一接触垫及该些第二接触垫；以及(iii)该第一散热座具有一凹穴，并且使用一导热材料将该第一散热座贴附至第一芯片，同时该第一芯片置放于该凹穴中，且该中介层的该第一表面贴附至该第一散热座中邻接且自该凹穴入口侧向延伸的一平坦表面。
此外，根据本发明的一优选实施方面，该半导体元件可进一步包括一平衡层、一第二散热座、以及一互连基板，其中(i)该平衡层覆盖该中介层的侧壁；(ii)该第二散热座贴附至该第二芯片上，或是该第二芯片插入该第二散热座的一凹穴中且该中介层侧向延伸于该第二散热座的该凹穴外，同时第二散热座通过一导热材料以贴附至第二芯片；以及(iii)该互连基板具有一穿孔且电性耦接至该中介层，并使该第一芯片或第二芯片置放于该穿孔中。
第一及第二芯片面对面地设置于中介层的相反两侧上，并且通过凸块以各自电性耦接至中介层的第一接触垫及第二接触垫。第一及第二芯片可为已封装或未封装的芯片。此外，第一及第二芯片可为裸晶，或是晶圆级封装芯片等。
第一散热座可侧向延伸超过中介层的外围边缘，并且进一步延伸至元件的外围边缘以提供元件的机械性支撑。或者，在第二散热座贴附至中介层的第二表面上及选择性的平衡层的第二表面上后，可移除第一散热座的选定部分，以使第一散热座剩余部分与元件的外围边缘彼此保持距离。因此，中介层可侧向延伸超过第一散热座剩余部分的外围边缘，以显露中介层第一表面上额外的第一接触垫，其中第一散热座的剩余部分罩盖第一芯片于凹穴中。对于中介层侧向延伸超过第一散热座剩余部分的方面，第二散热座优选是延伸至元件的外围边缘，并使中介层的第二表面及选择性形成的平衡层的第二表面贴附至第二散热座中邻接凹穴入口的平坦表面。在另一方面中，在第二散热座贴附至中介层的第二表面上及选择性形成的平衡层的第二表面上后，可移除第二散热座的选定部分，以使第二散热座剩余部分与元件的外围边缘彼此保持距离。据此，中介层可侧向延伸超过第二散热座剩余部分的外围边缘，以显露中介层第二表面上额外的第二接触垫，其中第二散热座剩余部分罩盖第二芯片于凹穴中。对于中介层侧向延伸超过第二散热座外围边缘的方面，第一散热座优选是延伸至元件的外围边缘。
通常第一及第二散热座各自包括一金属板，以对嵌埋芯片提供基本散热及电磁屏蔽效果。金属板可具有0.1毫米至10毫米的厚度。金属板的材料可包括铜、铝、不锈钢、或其合金。此外，第一及第二散热座可为单层或多层结构，并且优选包括一延伸进入金属板中的凹穴。举例来说，第一及第二散热座可为金属板，且该金属板具有形成于其中的凹穴，以及自该凹穴的入口侧向延伸的平坦表面。据此，凹穴的金属底部及金属侧壁可提供嵌埋芯片的热性接触表面以及垂直与水平方向的电磁屏蔽。对于第一散热座的另一方面，第一散热座可为层压基板，其包括金属板、位于该金属板上的介电层，并具有延伸穿过该介电层且延伸进入该金属板的凹穴。或者，第一散热座可包括金属板及具有开孔的基层，且金属板上的基层开孔可定义出第一散热座的凹穴。基层的材料可为环氧树脂、BT、聚酰亚胺、或其他种类的树脂或树脂/玻璃复合物。因此，第一芯片的热可通过凹穴的金属底部而散逸。
此外，可于第一散热座的凹穴外或凹穴中形成用于中介层贴附步骤的定位件。据此，通过位于中介层第一表面周围或第一芯片无源面周围的定位件，可控制芯片-中介层堆叠次组件置放的准确度。对于定位件位于第一散热座凹穴外的方面，定位件自第一散热座中邻接凹穴入口的平坦表面朝第二垂直方向延伸，且延伸超过中介层的第一表面。为了便于描述，中介层的第一表面所面对的方向被定义为第一垂直方向，并且中介层的第二表面所面对的方向被定义为第二垂直方向。对于定位件位于第一散热座凹穴中的另一方面，定位件自凹穴的底部朝第二垂直方向延伸，且延伸超过覆晶的无源面。因此，通过侧向对准且靠近中介层或第一芯片外围边缘的定位件，可控制中介层置放的准确度。
可通过下列步骤形成第一散热座凹穴入口周围的定位件：提供金属板；于该金属板中形成凹穴；以及通过移除金属板的选定部分，或是通过于金属板上沉积金属或塑料材料的图案，以于凹穴入口周围形成定位件。据此，散热座为具有凹穴的金属板，且定位件自第一散热座中邻接凹穴入口的平坦表面朝第二垂直方向延伸。也可通过下列步骤形成第一散热座凹穴入口周围的定位件：提供层压基板，其包括介电层及金属板；通过移除介电层上金属层的选定部分，或是通过于介电层上沉积金属或塑料材料的图案，以形成定位件；以及形成延伸穿过介电层并延伸进入金属板中的凹穴。因此，第一散热座为层压基板，其包括金属板以及介电层，并且定位件自第一散热座的介电层朝第二垂直方向延伸，且位于凹穴入口周围。对于定位件位于第一散热座凹穴中的方面，可通过下列步骤制成：提供金属板；通过移除金属板的选定部分，或是通过于金属板上沉积金属或塑料材料的图案，以于金属板表面形成定位件；以及于金属板上提供基层，并使定位件位于基层的开孔中。因此，第一散热座包括金属板及基层，且定位件自第一散热座凹穴底部的金属板朝第二垂直方向延伸。
定位件可为金属、光敏性塑料材料或非光敏性材料所制成。举例来说，定位件可实际上由铜、铝、镍、铁、锡或其合金组成。定位件也可包括环氧树脂或聚酰亚胺，或是由环氧树脂或聚酰亚胺组成。再者，定位件可具有防止中介层或第一芯片发生不必要位移的各种图案。举例来说，定位件可包括一连续或不连续的凸条、或是凸柱阵列。或者，定位件可侧向延伸至元件的外围边缘，且其内周围边缘与中介层的外围边缘相符合。具体来说，定位件可侧向对准中介层或第一芯片的四侧边，以定义出与中介层或第一芯片形状相同或相似的区域，并且避免中介层或第一芯片的侧向位移。举例来说，定位件可对准并符合中介层或第一芯片的四侧边、两对角、或四角，并且中介层与定位件间或是第一芯片与定位件间的间隙优选于5至50微米的范围内。因此，位于中介层或第一芯片外的定位件可控制芯片-中介层堆叠次组件置放的准确度。此外，定位件优选具有位于5至200微米范围内的高度。
第一及第二散热座的凹穴可在其入口处具有较其底部更大的直径或尺寸，并且具有0.05毫米至1.0毫米的深度。举例来说，凹穴可具有横切的圆锥或方锥形状，其直径或大小自凹穴底部朝向入口递增。或者，凹穴可为具有固定直径的圆柱形状。凹穴也可在其入口及底部具有圆形、正方形或矩形的周缘。
芯片-中介层堆叠次组件可通过一导热材料(如导热黏着剂)以贴附至第一散热座，其中导热材料可先涂布于凹穴的底部上，然后当第一芯片插入凹穴中时，部分导热材料挤出凹穴外。导热材料可接触及围绕第一散热座凹穴中嵌埋的第一芯片。挤出的导热材料可接触中介层的第一表面及自第一散热座中凹穴入口侧向延伸的平坦表面，并夹置于中介层的第一表面及自第一散热座中凹穴入口侧向延伸的平坦表面间。或者，可将导热材料(如导热黏着剂)涂布于凹穴的底部上，且当第一芯片插入凹穴中时，导热材料仍位于凹穴中。然后可将第二黏着剂(通常为电性绝缘的底部填充材料)涂布并填入凹穴的剩余空间中，并延伸至中介层的第一表面及自第一散热座中凹穴入口侧向延伸的平坦表面间。据此，导热材料提供第一芯片与第一散热座间的机械性接合及热性连接，而第二黏着剂提供中介层与第一散热座间的机械性接合。同样地，上述方法也可应用于将第二散热座贴附至中介层的第二表面与选择性形成的平衡层的第二表面。因此，通过填充一导热材料于第二散热座的凹穴中、中介层的第二表面与第二散热座间、以及平衡层的第二表面与第二散热座间，即可完成第二散热座的贴附步骤。
中介层侧向延伸于第一散热座的凹穴外，并且可贴附至第一散热座中邻接凹穴入口的平坦表面，其中中介层的第一表面面对第一散热座。同样地，对于第二芯片置放于第二散热座凹穴中的方面，中介层侧向延伸于第二散热座的凹穴外，并且可贴附至第二散热座中邻接凹穴入口的平坦表面，其中中介层的第二表面面对第二散热座。中介层的材料可为硅、玻璃、陶瓷或石墨，其具有50至500微米的厚度，并且可提供设置于其相反两侧上的第一及第二芯片的扇出路由。此外，因为中介层通常是由高弹性系数材料制成，且该高弹性系数材料具有与芯片匹配的热膨胀系数(例如，每摄氏3至10ppm)，因此，可大幅降低或补偿热膨胀系数不匹配所导致的芯片及其电性互连处的内部应力。
在贴附芯片-中介层堆叠次组件至第一散热座的步骤后，可形成平衡层于第一散热座或定位件上。因此，平衡层可具有与第一散热座或定位件接触的第一表面，以及与中介层的第二表面实际上共平面的相对第二表面。在任何情况下，平衡层优选是侧向覆盖、围绕及共形涂布中介层的侧壁，并且自中介层侧向延伸至元件的外围边缘。平衡层的材料可为环氧树脂、BT、聚酰亚胺、及其他种类的树脂或树脂/玻璃复合物。
在形成平衡层的步骤后，互连基板可电性耦接至中介层的额外的第一或第二接触垫。互连基板不限于特定结构，举例来说，其可包括芯层、顶部及底部增层电路、以及披覆穿孔。顶部及底部增层电路设置于芯层的相反两侧上。披覆穿孔延伸穿过芯层，并且提供顶部及底部增层电路间的电性连接。顶部及底部增层电路通常各自包括绝缘层以及一或多个导线。顶部及底部增层电路的绝缘层各自形成于芯层的相反两侧上。导线侧向延伸于绝缘层上，并且延伸穿过绝缘层中的盲孔，以形成接触芯层顶部及底部图案化线路层的导电盲孔。此外，假如需要更多的信号路由，顶部及底部增层电路可包括额外的绝缘层、额外的盲孔、以及额外的导线。顶部及底部增层电路的最外侧导线可各自容置导电接点，例如焊球，以与组件或电子元件电性传输及机械连接。据此，可通过焊球，而非通过直接增层法，将互连基板接置于中介层，以提供第二扇出路由/互连。此外，互连基板优选具有穿孔，以容置第一或第二芯片于穿孔中。举例来说，对于中介层延伸超过第一散热座外围边缘的方面，互连基板可电性耦接至中介层的第一接触垫，并使第一散热座及第一芯片位于互连基板的穿孔中。对于中介层延伸超过第二散热座外围边缘的方面，互连基板可电性耦接至中介层的第二接触垫，并使第二散热座及第二芯片位于互连基板的穿孔中。
「覆盖」一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如，在第一散热座的凹穴面朝向下方向的状态下，第一散热座于向上方向覆盖第一芯片，不论另一元件例如导热材料是否位于第一散热座及第一芯片间。
「对准」一词意指元件间的相对位置，不论元件之间是否彼此保持距离或邻接，或一元件插入且延伸进入另一元件中。例如，当假想的水平线与定位件及中介层相交时，定位件侧向对准于中介层，不论定位件与中介层之间是否具有其他与假想的水平线相交的元件，且不论是否具有另一与中介层相交但不与定位件相交、或与定位件相交但不与中介层相交的假想水平线。
「靠近」一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域现有通常的理解，当中介层以及定位件间的间隙不够窄时，由于中介层于间隙中的横向位移而导致的位置误差可能会超过可接受的最大误差限制。在某些情况下，一旦中介层的位置误差超过最大极限时，可能造成随后芯片连接至中介层的步骤遭遇困难。根据中介层的接触垫的尺寸，于本领域的技术人员可经由试误法以确认中介层以及定位件间的间隙的最大可接受范围，以确保芯片的I/O垫与中介层的接触垫对准。由此，「定位件靠近中介层的外围边缘」及「定位件靠近第一芯片的外围边缘」的用语是指定位件与中介层或第一芯片的外围边缘间的间隙窄到足以防止中介层的位置误差超过可接受的最大误差限制。
「电性连接」以及「电性耦接」的词意指直接或间接电性连接。例如，第一芯片通过凸块及中介层电性连接至第二芯片。
「第一垂直方向」及「第二垂直方向」并非取决于半导体元件的定向，本领域技术人员即可轻易了解其实际所指的方向。例如，中介层的第一表面面朝第一垂直方向，且中介层的第二表面面朝第二垂直方向，此与元件是否倒置无关。同样地，定位件是沿一侧向平面「侧向」对准中介层，此与元件是否倒置、旋转或倾斜无关。因此，该第一及第二垂直方向彼此相反且垂直于侧面方向，且侧向对准的元件是与垂直于第一与第二垂直方向的侧向平面相交。
本发明的半导体元件具有许多优点。举例来说，通过现有的覆晶接合工艺例如热压或回焊，将芯片面对面地设置于中介层的相反两面上，即可提供芯片间的最短互连距离。中介层提供芯片的第一级扇出路由/互连，而互连基板提供第二级扇出路由/互连。可通过焊球，而非通过直接增层法，将互连基板接合至中介层，此简化的工艺步骤造成较低的生产成本。定位件可提供中介层的置放准确度。因此，容纳嵌埋芯片的凹穴形状或深度在工艺中不再是需要被严格控制的关键参数。面对面设置的芯片可热性连接至各个的散热座。散热座可提供嵌埋芯片的散热、电磁屏蔽、以及湿气阻障，并且提供芯片、中介层、以及互连基板的机械性支撑。通过此方法制备成的半导体元件为可靠度高、价格低廉、且非常适合大量制造生产。
本案的制作方法具有高度适用性，且是以独特、进步的方式结合运用各种成熟的电性及机械性连接技术。此外，本案的制作方法不需昂贵工具即可实施。因此，相比于传统技术，此制作方法可大幅提升产量、合格率、效能与成本效益。
在此所述的实施例为例示之用，其中该些实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图也可能省略重复或非必要的元件及元件符号。

Claims (19)

1.一种中介层上设有面对面芯片的半导体元件制作方法，其特征在于，包含以下步骤：
提供中介层，其包括第一表面、与该第一表面相反的第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫与该些第二接触垫的多个贯孔；
通过多个凸块电性耦接第一芯片至该中介层的该些第一接触垫，以提供芯片-中介层堆叠次组件；
提供第一散热座，其具有凹穴；
使用导热材料贴附该芯片-中介层堆叠次组件至该第一散热座，并使该第一芯片插入该凹穴中且该中介层侧向延伸于该凹穴外；以及
在该芯片-中介层堆叠次组件贴附至该第一散热座后，通过多个凸块电性耦接第二芯片至该中介层的该些第二接触垫。
2.根据权利要求1所述的方法，其中该电性耦接该第一芯片至该中介层的该些第一接触垫的步骤是以面板规模进行，并且在该芯片-中介层堆叠次组件贴附至该第一散热座的步骤前执行单片化步骤，以分离各个的芯片-中介层堆叠次组件。
3.根据权利要求1所述的方法，其特征在于，包含下述步骤：在贴附该芯片-中介层堆叠次组件至该第一散热座的步骤后，提供平衡层，且该平衡层覆盖该中介层的侧壁及该第一散热座。
4.根据权利要求3所述的方法，其特征在于，包含以下步骤：
提供互连基板，其具有穿孔；以及
在提供该平衡层后，通过多个焊球电性耦接该互连基板至该中介层的该第二表面上的多个额外的第二接触垫，其中该第二芯片插入该互连基板的该穿孔中。
5.根据权利要求1所述的方法，其特征在于，包含下述步骤：贴附第二散热座至该第二芯片上。
6.根据权利要求3所述的方法，其特征在于，包含以下步骤：
提供第二散热座，其具有凹穴；
使用导热材料贴附该第二散热座至该第二芯片，并使该第二芯片插入该第二散热座的该凹穴中且该中介层侧向延伸于该第二散热座的该凹穴外；以及
在该第二散热座贴附至该第二芯片后，移除该第一散热座的选定部分，以显露该中介层的该第一表面上的多个额外的第一接触垫，其中该中介层侧向延伸超过该第一散热座的剩余部分的外围边缘，且该第一散热座的该剩余部分罩盖该第一芯片于该凹穴中。
7.根据权利要求6所述的方法，其特征在于，包含以下步骤：
提供互连基板，其具有穿孔；以及
通过多个焊球电性耦接该互连基板至该中介层的该些额外的第一接触垫，并使该第一散热座的该剩余部分插入该互连基板的该穿孔中。
8.根据权利要求3所述的方法，其特征在于，包含以下步骤：
提供第二散热座，其具有凹穴；
使用导热材料贴附该第二散热座至该第二芯片，并使该第二芯片插入该第二散热座的该凹穴中且该中介层侧向延伸于该第二散热座的该凹穴外；以及
在该第二散热座贴附至该第二芯片后，移除该第二散热座的选定部分，以显露该中介层的该第二表面上的多个额外的第二接触垫，其中该中介层侧向延伸超过该第二散热座的剩余部分的外围边缘，且该第二散热座的该剩余部分罩盖该第二芯片于该凹穴中。
9.根据权利要求8所述的方法，其特征在于，包含以下步骤：
提供互连基板，其具有穿孔；以及
通过多个焊球电性耦接该互连基板至该中介层的该些额外的第二接触垫，并使该第二散热座的该剩余部分插入该互连基板的该穿孔中。
10.根据权利要求1所述的方法，其中该第一散热座的该凹穴外或该凹穴中设有定位件，且在该芯片-中介层堆叠次组件贴附至该第一散热座时，使该凹穴外的该定位件侧向对准且靠近该中介层的外围边缘，或使该凹穴中的该定位件侧向对准且靠近该第一芯片的外围边缘。
11.一种中介层上设有面对面芯片的半导体元件，其特征在于，包含：
第一芯片；
第二芯片；
第一散热座，其具有凹穴；以及
中介层，其具有第一表面、与该第一表面相反的第二表面、该第一表面上的多个第一接触垫、该第二表面上的多个第二接触垫、以及电性耦接该些第一接触垫与该些第二接触垫的多个贯孔，
其中该第一芯片通过多个凸块以电性耦接至该中介层的该些第一接触垫，进而构成芯片-中介层堆叠次组件；
该芯片-中介层堆叠次组件使用导热材料以贴附至该第一散热座，同时该第一芯片被罩盖于该凹穴中，而该中介层则侧向延伸于该凹穴外；且
该第二芯片通过多个凸块以电性耦接至该中介层的该些第二接触垫。
12.根据权利要求11所述的半导体元件，其特征在于，包含平衡层，且该平衡层覆盖该中介层的侧壁。
13.根据权利要求12所述的半导体元件，其特征在于，包含互连基板，其中该互连基板具有穿孔，并且该互连基板通过多个焊球电性耦接至该中介层的该第二表面上的多个额外的第二接触垫，而该第二芯片插入该穿孔中。
14.根据权利要求11所述的半导体元件，其特征在于，包含第二散热座，且该第二散热座贴附于该第二芯片上。
15.根据权利要求12所述的半导体元件，其特征在于，包含第二散热座，该第二散热座具有凹穴，且该第二芯片插入该第二散热座的该凹穴中，而该中介层侧向延伸超过该第二散热座的该凹穴外，同时该第二散热座通过一导热材料以贴附至第二芯片，其中该中介层侧向延伸超过该第一散热座的外围边缘，以显露该中介层的该第一表面上的多个额外的第一接触垫。
16.根据权利要求15所述的半导体元件，其特征在于，包含互连基板，该互连基板具有穿孔，并且该互连基板通过多个焊球电性耦接至该中介层的该些额外的第一接触垫，而该第一散热座插入该穿孔中。
17.根据权利要求12所述的半导体元件，其特征在于，包含第二散热座，该第二散热座具有凹穴，且该第二芯片插入该第二散热座的该凹穴中，而该中介层侧向延伸超过该第二散热座的该凹穴外，同时该第二散热座通过一导热材料以贴附至第二芯片，其中该中介层侧向延伸超过该第二散热座的外围边缘，以显露该中介层的该第二表面上的多个额外的第二接触垫。
18.根据权利要求17所述的半导体元件，其特征在于，包含互连基板，该互连基板具有穿孔，并且该互连基板通过多个焊球电性耦接至该中介层的该些额外的第二接触垫，而该第二散热座插入该穿孔中。
19.根据权利要求11所述的半导体元件，其特征在于，包含定位件，该定位件位于该第一散热座的该凹穴外并侧向对准且靠近该中介层的外围边缘，或是该定位件位于该第一散热座的该凹穴中并侧向对准且靠近该第一芯片的外围边缘。
CN201410584492.3A 2013-10-25 2014-10-27 中介层上设有面对面芯片的半导体元件及其制作方法 Expired - Fee Related CN104576409B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361895517P 2013-10-25 2013-10-25
US61/895,517 2013-10-25
US201361918070P 2013-12-19 2013-12-19
US61/918,070 2013-12-19

Publications (2)

Publication Number Publication Date
CN104576409A true CN104576409A (zh) 2015-04-29
CN104576409B CN104576409B (zh) 2017-07-21

Family

ID=52995885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410584492.3A Expired - Fee Related CN104576409B (zh) 2013-10-25 2014-10-27 中介层上设有面对面芯片的半导体元件及其制作方法

Country Status (3)

Country Link
US (2) US9147667B2 (zh)
CN (1) CN104576409B (zh)
TW (1) TWI529879B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
CN106206488A (zh) * 2015-05-27 2016-12-07 钰桥半导体股份有限公司 内建散热座的散热增益型面朝面半导体组体及制作方法
CN107230640A (zh) * 2016-03-24 2017-10-03 钰桥半导体股份有限公司 具散热座及双增层电路的散热增益型半导体组件及其制法
CN108292639A (zh) * 2015-12-03 2018-07-17 三菱电机株式会社 半导体装置
CN108389855A (zh) * 2017-02-03 2018-08-10 三星电机株式会社 半导体封装件及其制造方法
CN108400118A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的半导体组件及其制作方法
CN108400117A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的散热增益型半导体组件及其制作方法
CN113725099A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484313B2 (en) 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
US9318411B2 (en) 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
JP6515468B2 (ja) * 2014-09-08 2019-05-22 富士ゼロックス株式会社 情報処理装置及び情報処理プログラム
US10541229B2 (en) 2015-02-19 2020-01-21 Micron Technology, Inc. Apparatuses and methods for semiconductor die heat dissipation
KR20160141278A (ko) * 2015-05-29 2016-12-08 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US11676900B2 (en) * 2015-12-22 2023-06-13 Intel Corporation Electronic assembly that includes a bridge
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
EP3422401B1 (en) * 2016-02-26 2023-11-15 National Institute of Advanced Industrial Science and Technology Heat dissipating substrate
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US10515887B2 (en) 2016-09-20 2019-12-24 Mediatek Inc. Fan-out package structure having stacked carrier substrates and method for forming the same
US20180190776A1 (en) * 2016-12-30 2018-07-05 Sireesha Gogineni Semiconductor chip package with cavity
TWI626719B (zh) * 2017-02-02 2018-06-11 鈺橋半導體股份有限公司 三維整合之散熱增益型半導體組體及其製作方法
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10622311B2 (en) 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US11011447B2 (en) * 2018-08-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for forming the same
CN110911541B (zh) * 2018-09-17 2021-10-08 欣兴电子股份有限公司 发光二极管封装结构及其制造方法
US11114308B2 (en) 2018-09-25 2021-09-07 International Business Machines Corporation Controlling of height of high-density interconnection structure on substrate
US11545407B2 (en) * 2019-01-10 2023-01-03 Intel Corporation Thermal management solutions for integrated circuit packages
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11145610B2 (en) 2019-12-30 2021-10-12 Unimicron Technology Corp. Chip package structure having at least one chip and at least one thermally conductive element and manufacturing method thereof
US11616023B2 (en) 2020-01-23 2023-03-28 Nvidia Corporation Face-to-face dies with a void for enhanced inductor performance
US11699662B2 (en) 2020-01-23 2023-07-11 Nvidia Corporation Face-to-face dies with probe pads for pre-assembly testing
US11127719B2 (en) 2020-01-23 2021-09-21 Nvidia Corporation Face-to-face dies with enhanced power delivery using extended TSVS
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
EP4218049A1 (en) 2020-09-24 2023-08-02 Hrl Laboratories, Llc Wafer-level integrated micro-structured heat spreaders
US20230139914A1 (en) * 2021-11-01 2023-05-04 Micron Technology, Inc. Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315372A1 (en) * 2007-06-20 2008-12-25 Stats Chippac, Ltd. Wafer Level Integration Package
CN103050455A (zh) * 2011-10-17 2013-04-17 联发科技股份有限公司 堆叠封装结构
US20130105963A1 (en) * 2011-11-01 2013-05-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thermal Interface Material and Heat Spreader Over Semiconductor Die

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US7626829B2 (en) 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8502372B2 (en) 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
US20130093073A1 (en) * 2011-10-17 2013-04-18 Mediatek Inc. High thermal performance 3d package on package structure
US9847284B2 (en) 2013-01-29 2017-12-19 Apple Inc. Stacked wafer DDR package
US9196575B1 (en) * 2013-02-04 2015-11-24 Altera Corporation Integrated circuit package with cavity in substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315372A1 (en) * 2007-06-20 2008-12-25 Stats Chippac, Ltd. Wafer Level Integration Package
CN103050455A (zh) * 2011-10-17 2013-04-17 联发科技股份有限公司 堆叠封装结构
US20130105963A1 (en) * 2011-11-01 2013-05-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thermal Interface Material and Heat Spreader Over Semiconductor Die

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206488A (zh) * 2015-05-27 2016-12-07 钰桥半导体股份有限公司 内建散热座的散热增益型面朝面半导体组体及制作方法
CN106206488B (zh) * 2015-05-27 2019-05-31 钰桥半导体股份有限公司 内建散热座的散热增益型面朝面半导体组体及制作方法
CN108292639A (zh) * 2015-12-03 2018-07-17 三菱电机株式会社 半导体装置
CN108292639B (zh) * 2015-12-03 2021-05-14 三菱电机株式会社 半导体装置
CN107230640A (zh) * 2016-03-24 2017-10-03 钰桥半导体股份有限公司 具散热座及双增层电路的散热增益型半导体组件及其制法
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
CN108389855A (zh) * 2017-02-03 2018-08-10 三星电机株式会社 半导体封装件及其制造方法
CN108400118A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的半导体组件及其制作方法
CN108400117A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的散热增益型半导体组件及其制作方法
CN113725099A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN113725099B (zh) * 2020-03-27 2023-11-21 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Also Published As

Publication number Publication date
TW201519382A (zh) 2015-05-16
US9147667B2 (en) 2015-09-29
US20160005717A1 (en) 2016-01-07
TWI529879B (zh) 2016-04-11
US9349711B2 (en) 2016-05-24
CN104576409B (zh) 2017-07-21
US20150118794A1 (en) 2015-04-30

Similar Documents

Publication Publication Date Title
CN104576409A (zh) 中介层上设有面对面芯片的半导体元件及其制作方法
US9640518B2 (en) Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9209154B2 (en) Semiconductor package with package-on-package stacking capability and method of manufacturing the same
CN104810320B (zh) 半导体组件及其制作方法
US20150115433A1 (en) Semiconducor device and method of manufacturing the same
TWI431735B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之堆疊式半導體組體
TWI599284B (zh) 介電材凹穴內設有電性元件之可堆疊式線路板製作方法
US8865525B2 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
US8343808B2 (en) Method of making stackable semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US20140246227A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
US20170194300A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
TWI517319B (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
US20140175633A1 (en) Thermally enhanced semiconductor assembly with embedded chip and interposer and method of manufacturing the same
CN104701187A (zh) 半导体装置以及其制备方法
US9570372B1 (en) Thermally enhanced semiconductor assembly with heat spreader and integrated dual build-up circuitries and method of making the same
TWI614855B (zh) 具有電磁屏蔽及散熱特性之半導體組體及製作方法
TW202008475A (zh) 具有應力調節件之互連基板、其覆晶組體及其製作方法
US20130277832A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
CN115602642B (zh) 芯片封装结构和芯片封装结构的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170721

Termination date: 20191027