CN108109974B - 具有电磁屏蔽及散热特性的半导体组件及制作方法 - Google Patents

Abstract

本发明的半导体组件包含有通过第一及第二路由电路而面对面接置在一起的封埋装置与散热增益型装置，并设有一散热座，其可提供散热及电磁屏蔽。封埋装置具有封埋于密封材中的第一半导体芯片，而散热增益型装置具有与散热座的屏蔽盖热性导通的第二半导体芯片，且该第二半导体芯片被散热座的凸柱侧向环绕。第一及第二半导体芯片接置于第一路由电路的相反两侧，且第二路由电路设置于屏蔽盖上，并借由凸块电性耦接至第一路由电路。第一路由电路与第二路由电路提供第一及第二半导体芯片阶段式扇出路由。

Description

具有电磁屏蔽及散热特性的半导体组件及制作方法

技术领域

本发明涉及一种半导体组件及其制作方法，尤其涉及一种借由双路由电路使两半导体装置面对面接置一起的半导体组件，且其设有一散热座，以提供散热及电磁屏蔽。

背景技术

多媒体装置的市场趋势倾向于更迅速且更薄型化的设计需求。其中一种方法是以面对面(face-to-face)方式以互连两半导体装置，使两半导体装置间具有最短的路由距离。由于叠置的装置间可直接相互传输，以降低延迟，故可大幅改善组件的信号完整度，并节省额外的耗能。因此，面对面半导体组件可展现三维集成电路堆叠(3D IC stacking)几乎所有优点，且无需在堆叠芯片中形成成本高昂的硅穿孔(Through-Silicon Via)。然而，由于半导体装置易在高操作温度下发生效能劣化现象，因此如果面对面的堆叠式芯片未进行适当散热，则会使装置的热环境变差，导致操作时可能出现立即失效的问题。

此外，美国专利申请案号2014/0210107公开一种具有面对面设置结构的堆叠式芯片组件。然而由于其底部芯片未受到保护，且底部芯片的厚度又必须比用于外部连接的焊球薄，所以该组件可靠度不佳且无法实际应用。美国专利案号8,008,121、8,519,537及8,558,395则公开各种具有中介层的组件结构，其将中介层设于面对面设置的芯片间。虽然其无需在堆叠芯片中形成硅穿孔(TSV)，但中介层中用于提供芯片间电性路由的硅穿孔会导致工艺复杂、生产良率低及高成本。

为了上述理由及以下所述的其他理由，目前亟需发展一种新式的半导体组件，以达到高封装密度、较佳信号完整度及高散热性要求。

发明内容

本发明的目的提供一种半导体组件，其借由路由电路，使半导体装置面对面地组接在一起，并具有一散热座，该散热座包括一屏蔽盖、凸柱及另一路由电路，其中该屏蔽盖可对直接贴附至屏蔽盖的芯片提供电磁屏蔽及散热，而所述凸柱则可对未直接贴附至屏蔽盖的芯片提供散热途径，且双路由电路可提供该组件阶段式扇出路由，因此散热座所具有的综合特性可有效改善组件的热性及电性效能。

依据上述及其他目的，本发明提供一种将封埋装置电性耦接至散热增益型装置的半导体组件，其中该封埋装置包含一第一半导体芯片、一第一路由电路及一密封材，而该散热增益型装置包含一第二半导体芯片及一散热座。该散热座具有一屏蔽盖、凸柱及一第二路由电路。在一较佳实施例中，第一半导体芯片电性耦接至第一路由电路的一侧，并封埋于该密封材中；第二半导体芯片借由第一凸块电性耦接至第一路由电路的另一侧，且设置于第二路由电路的一贯穿开口中，并与屏蔽盖热性导通，该屏蔽盖是借由凸出自屏蔽盖表面且电性耦接至第一路由电路的凸柱进行接地连接；第一路由电路对第一半导体芯片及第二半导体芯片提供初级的扇出路由及最短的互连距离；第二路由电路设置于屏蔽盖表面，并侧向环绕第二半导体芯片及所述凸柱，并电性耦接至第一路由电路，以提供进一步的扇出路由。

在另一方案中，本发明提供一种具有电磁屏蔽及散热特性的半导体组件，其包括：一封埋装置，其包含一第一半导体芯片、一密封材及一第一路由电路，该第一路由电路设置于密封材的一第一表面，其中第一半导体芯片嵌埋于密封材中，并电性耦接至第一路由电路；以及一散热增益型装置，其包括一散热座及一第二半导体芯片，该散热座具有一屏蔽盖、凸柱、及设置于屏蔽盖一表面上的一第二路由电路，其中(i)第二路由电路具有一贯穿开口，且该第二半导体芯片设置于该贯穿开口中，并贴附至该屏蔽盖，且(ii)所述凸柱自该屏蔽盖的该表面凸出，并被该第二路由电路侧向环绕；其中该散热增益型装置叠置于该封埋装置上，且第二半导体芯片借由一系列第一凸块，电性耦接至第一路由电路，而第二路由电路则借由一系列第二凸块，电性耦接至第一路由电路。

在再一方案中，本发明提供一种具有电磁屏蔽及散热特性的半导体组件制作方法，其包括下述步骤：提供一封埋装置，其包含一第一半导体芯片、一密封材及一第一路由电路，该第一路由电路设置于密封材的一第一表面，其中第一半导体芯片嵌埋于密封材中，并电性耦接至第一路由电路；借由一系列第一凸块，将一第二半导体芯片电性耦接至封埋装置的第一路由电路；提供一散热座，其包含一屏蔽盖、凸柱及一第二路由电路，其中第二路由电路具有一贯穿开口，且设置于屏蔽盖的一表面上，而所述凸柱自该屏蔽盖的该表面凸出，并被第二路由电路侧向环绕；以及将散热座叠置于封埋装置上，并借由一系列第二凸块，将散热座的第二路由电路电性耦接至封埋装置的第一路由电路，且同时将第二半导体芯片设置于第二路由电路的贯穿开口中，并使第二半导体芯片贴附至屏蔽盖。

除非特别描述或步骤间使用“接着”字词，或者是必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。

本发明的半导体组件及其制作方法具有许多优点。举例来说，将封埋装置及散热增益型装置相互面对面地电性耦接，可提供封埋装置与散热增益型装置间的最短互连距离。此外，将第二半导体芯片插入屏蔽盖上第二路由电路的贯穿开口是有利的，其原因在于，散热座的屏蔽盖可供第二半导体芯片散热，并作为组件的支撑平台，而散热座的凸柱可提供屏蔽盖与第一路由电路间的电性连接，以作为接地用，进而提供第二半导体芯片有效的电磁屏蔽作用。

可借由下述较佳实施例的详细叙述使本发明的上述及其他特征与优点更加清楚明了。

附图说明

参考随附附图，可借由下述较佳实施例的详细叙述使本发明更加清楚明了，其中：

图1为本发明第一实施方案中，在牺牲载板上形成路由线的剖视图；

图2为本发明第一实施方案中，图1结构上形成介电层及盲孔的剖视图；

图3为本发明第一实施方案中，图2结构上形成第一导线的剖视图；

图4为本发明第一实施方案中，图3结构上接置第一半导体芯片的剖视图；

图5为本发明第一实施方案中，图4结构上接置焊球的剖视图；

图6为本发明第一实施方案中，图5结构上形成密封材的剖视图；

图7为本发明第一实施方案中，图6结构上形成开孔的剖视图；

图8及9分别为本发明第一实施方案中，自图7结构移除牺牲载板的剖视图及顶部立体示意图；

图10及11分别为本发明第一实施方案中，凸出座及凸柱自屏蔽盖凸起的剖视图及底部立体示意图；

图12为本发明第一实施方案中，图10结构上提供接合膜及路由基板的剖视图；

图13为本发明第一实施方案中，图12结构进行层压工艺后的剖视图；

图14及15分别为本发明第一实施方案中，图13结构形成凹穴以完成散热座制作的剖视图及底部立体示意图；

图16为本发明第一实施方案中，图14结构上设置具有第一凸块的第二半导体芯片的剖视图；

图17为本发明第一实施方案中，图16结构上接置第二凸块及第三凸块的剖视图；

图18为本发明第一实施方案中，图17结构叠置于图8结构上的剖视图；

图19为本发明第一实施方案中，图17结构电性耦接至图8结构的剖视图；

图20为本发明第一实施方案中，图19结构上提供树脂，以制作完成半导体组件的剖视图；

图21为本发明第一实施方案中，另一半导体组件方案的剖视图；

图22为本发明第一实施方案中，再一半导体组件方案的剖视图；

图23为本发明第二实施方案中，图4结构上形成密封材的剖视图；

图24为本发明第二实施方案中，图23结构上形成盲孔的剖视图；

图25为本发明第二实施方案中，图24结构上形成导电盲孔及外部导线的剖视图；

图26及27分别为本发明第二实施方案中，自图25结构移除牺牲载板的剖视图及顶部立体示意图；

图28及29分别为本发明第二实施方案中，图26及27结构上接置第二半导体芯片的剖视图及顶部立体示意图；

图30为本发明第二实施方案中，图14散热座叠置于图28结构上的剖视图；

图31为本发明第二实施方案中，图14散热座电性耦接至图28结构，以制作完成半导体组件的剖视图；

图32为本发明第二实施方案中，另一半导体组件方案的剖视图；

图33为本发明第二实施方案中，再一半导体组件方案的剖视图；

图34及35分别为本发明第三实施方案中，在散热座上形成定位件的剖视图及顶部立体示意图；

图36及37分别为本发明第三实施方案中，图34及35结构上接置第一半导体芯片的剖视图及顶部立体示意图；

图38为本发明第三实施方案中，图36结构上形成密封材的剖视图；

图39为本发明第三实施方案中，自图38结构移除密封材顶部区域的剖视图；

图40及41分别为本发明第三实施方案中，图39结构上形成初级导线的剖视图及顶底部立体示意图；

图42为本发明第三实施方案中，图40结构上形成介电层及盲孔的剖视图；

图43及44分别为本发明第三实施方案中，图42结构上形成第一导线的剖视图及顶部立体示意图；

图45及46分别为本发明第三实施方案中，图43及44结构上接置第二半导体芯片的剖视图及顶部立体示意图；

图47为本发明第三实施方案中，图39结构上形成介电层及盲孔的剖视图；

图48为本发明第三实施方案中，图47结构上形成第一导线的剖视图；

图49为本发明第三实施方案中，图48结构上接置第二半导体芯片的剖视图；

图50为本发明第三实施方案中，图49的面板尺寸结构切割后的剖视图；

图51为本发明第三实施方案中，对应于图50切离单元的结构剖视图；

图52及53分别为本发明第三实施方案中，散热座的剖视图及底部立体示意图；

图54为本发明第三实施方案中，图52散热座叠置于图51结构上的剖视图；

图55为本发明第三实施方案中，图52散热座电性耦接至图51结构，以制作完成半导体组件的剖视图；

图56为本发明第四实施方案中，第一路由电路形成于牺牲载板上的剖视图；

图57为本发明第四实施方案中，图56结构上接置第一半导体芯片的剖视图；

图58为本发明第四实施方案中，图57结构上形成密封材的剖视图；

图59为本发明第四实施方案中，自图58结构移除密封材底部区域的剖视图；

图60为本发明第四实施方案中，图59结构上接置散热座的剖视图；

图61及62分别为本发明第四实施方案中，自图60结构移除牺牲载板的剖视图及顶部立体示意图；

图63及64分别为本发明第四实施方案中，图61及62结构上接置第二半导体芯片的剖视图及顶部立体示意图；

图65为本发明第四实施方案中，具有屏蔽盖、凸柱、接合膜及路由基板的结构剖视图；

图66为本发明第四实施方案中，图65结构上接置第二凸块、第三凸块、第四凸块及金属接脚，以制作完成散热座的剖视图；

图67为本发明第四实施方案中，另一散热座方案的剖视图；

图68为本发明第四实施方案中，再一散热座方案的剖视图；

图69为本发明第四实施方案中，又一散热座方案的剖视图；

图70为本发明第四实施方案中，图66散热座叠置于图63结构上的剖视图；

图71为本发明第四实施方案中，图66散热座电性耦接至图63结构，以制作完成半导体组件的剖视图；

图72为本发明第四实施方案中，另一半导体组件方案的剖视图；

图73为本发明第四实施方案中，再一半导体组件方案的剖视图；

图74为本发明第五实施方案中，散热增益型装置电性耦接至封埋装置的剖视图；

图75为本发明第五实施方案中，图74结构上形成加强层的剖视图；

图76为本发明第五实施方案中，自图75结构移除密封材底部区域的剖视图；

图77为本发明第五实施方案中，图76结构上形成外部导线，以制作完成半导体组件的剖视图。

【附图标记】

半导体组件 110、120、130、210、220、230、310、410、420、430、510

牺牲载板 10

支撑板 111

阻障层 113

封埋装置 20

第一路由电路 21

初级导线 211

路由线 212

第一接触垫 213

第二接触垫 214

介电层 215

盲孔 216、256、393

第一导线 217

金属化盲孔 218、365

第一半导体芯片 22

凸块 222

导电凸块 223

散热座 23、31

端子 24、38

焊球 241

金属柱 243

导电盲孔 244、385

焊球 246、383

密封材 25

第一表面 251

第二表面 253

开孔 254、342、391

外部路由电路 26、51

外部导线 262、515

定位件 28

焊线 29

散热增益型装置 30

凹穴 305

屏蔽盖 321

凸柱 323、324

凸出座 325

第二路由电路 33

贯穿开口 331、395

接合膜 341

路由基板 351

穿孔 352

绝缘层 353

第二导线 354

第三导线 355

金属化穿孔 356

第二半导体芯片 36

第四导线 364

第一端子垫 367

第二端子垫 368

导热接触件 37

金属接脚 381

加强层 39

第一凸块 41

底部填充胶 42

第二凸块 43

第三凸块 45

第四凸块 47

树脂 48

切割线 L

具体实施方式

在下文中，将提供一实施例以详细说明本发明的实施方案。本发明的优点以及功效将借由本发明所公开内容而更为显著。在此说明所附附图经过简化且做为例示用。附图中所示元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神及范畴条件下，可进行各种变化以及调整。

[实施例1]

图1-20为本发明第一实施方案中，一种半导体组件的制作方法图，其包括一第一路由电路21、一第一半导体芯片22、一系列端子(terminal)24、一密封材25及一散热座31及一第二半导体芯片36。

图1为牺牲载板10上形成路由线212的剖视图，其中路由线212借由金属沉积及金属图案化工艺形成。在此图中，该牺牲载板10为单层结构。该牺牲载板10通常由铜、铝、铁、镍、锡、不锈钢、硅或其他金属或合金制成，但也可使用任何其他导电或非导电材料制成。在本实施方案中，该牺牲载板10由含铁材料所制成。路由线212通常由铜所制成，且可经由各种技术进行图案化沉积，如电镀、无电电镀、蒸镀、溅镀或其组合，或者借由薄膜沉积而后进行金属图案化步骤而形成。就具导电性的牺牲载板10而言，一般是借由金属电镀方式沉积，以形成路由线212。金属图案化技术包括湿刻蚀、电化学刻蚀、激光辅助刻蚀及其组合，并使用刻蚀光掩模(图中未示出)，以定义出路由线212。

图2为具有介电层215及盲孔216的剖视图，其中介电层215位于牺牲载板10及路由线212上，而盲孔216在介电层215中。介电层215一般可借由层压或涂布方式沉积而成，并接触牺牲载板10及路由线212，且介电层215由下方覆盖并侧向延伸于牺牲载板10及路由线212上。介电层215通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成。在沉积介电层215后，可借由各种技术形成盲孔216，如激光钻孔、等离子刻蚀、及光刻技术，且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能。或者，可使用扫描激光束，并搭配金属光掩模。盲孔216延伸穿过介电层215，并对准路由线212的选定部位。

参考图3，借由金属沉积及金属图案化工艺形成第一导线217在介电层215上。第一导线217自路由线212朝下延伸，并填满盲孔216，以形成直接接触路由线212的金属化盲孔218，同时侧向延伸于介电层215上。因此，第一导线217可提供X及Y方向的水平信号路由以及穿过盲孔216的垂直路由，以作为路由线212的电性连接。

第一导线217可借由各种技术沉积为单层或多层，如电镀、无电电镀、蒸镀、溅镀或其组合。举例来说，首先借由将该结构浸入活化剂溶液中，使介电层215与无电镀铜产生触媒反应，接着以无电电镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，在晶种层上沉积电镀铜层前，该晶种层可借由溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需厚度，即可使用各种技术图案化被覆层，以形成第一导线217，如湿刻蚀、电化学刻蚀、激光辅助刻蚀及其组合，并使用刻蚀光掩模(图中未示出)，以定义出第一导线217。

此阶段已完成在牺牲载板10上形成第一路由电路21的工艺。在此图中，第一路由电路21为多层增层电路，其包括路由线212、介电层215及第一导线217。

图4为第一半导体芯片22电性耦接至第一路由电路21的剖视图。第一半导体芯片22(绘示成裸芯片)可借由热压、回焊、或热超声波接合技术，经由导电凸块223电性耦接至第一路由电路21的第一导线217，其中导电凸块223接触第一半导体芯片22及第一路由电路21。

图5为焊球241接置于第一路由电路21上的剖视图。焊球241电性连接至第一路由电路21的第一导线217，并与第一导线217接触，以作为环绕第一半导体芯片22的端子24。

图6为形成密封材25于第一路由电路21、第一半导体芯片22及焊球241上的剖视图，其中该密封材25可借由如树脂-玻璃层压、树脂-玻璃涂布或模制(molding)方式形成。该密封材25由下方覆盖第一路由电路21、第一半导体芯片22及焊球241，且环绕、同形披覆并覆盖第一半导体芯片22及焊球241的侧壁。

图7为形成开孔254于密封材25中的剖视图。所述开孔254对准焊球241，以由下方显露焊球241的选定部位。

图8及9分别为移除牺牲载板10的剖视图及顶部立体示意图。牺牲载板10可借由各种方式移除，以由上方显露第一路由电路21，包括使用酸性溶液(如氯化铁、硫酸铜溶液)或碱性溶液(如氨溶液)的湿式化学刻蚀、电化学刻蚀、或在机械方式(如钻孔或端铣)后再进行化学刻蚀。在此实施方案中，由含铁材料所制成的牺牲载板10可借由化学刻蚀溶液移除，其中化学刻蚀溶液在铜与铁间具有选择性，以避免移除牺牲载板10时导致铜路由线212遭刻蚀。据此，邻近密封材25第一表面251的第一路由电路21可由上方提供电性接点，而自密封材25第二表面253显露的焊球241可由下方提供下一级连接用的电性接点。如图9所示，路由线212包括有第一接触垫213及第二接触垫214，其中所述第二接触垫214的垫尺寸及垫间距大于所述第一接触垫213的垫尺寸及垫间距。因此，第一接触垫213可提供连接另一半导体芯片的电性接点，而第二接触垫214则可提供连接下一级互连结构的电性接点。

此阶段已完成封埋装置20的制作，其包括一第一路由电路21、一第一半导体芯片22、一系列端子24及一密封材25。

图10及11分别为具有一屏蔽盖321、一系列凸柱323及一凸出座325的结构剖视图及底部立体示意图。屏蔽盖321、凸柱323及凸出座325通常为一体成型，且可由任何用于散热及电磁屏蔽的材料制成，如铜、铝、不锈钢、或其他金属或合金材料。在此实施方案中，屏蔽盖321、凸柱323及凸出座325的材料为铜。凸柱323及凸出座325由屏蔽盖321的一表面凸出，且通常是借由光刻及湿式刻蚀工艺形成。

图12至13为利用接合膜341将路由基板351层压至屏蔽盖321上的工艺剖视图。在此，将凸柱323及凸出座325插入路由基板351的穿孔352及接合膜341的开孔342，以进行层压工艺。所述开孔342及穿孔352通常是分别借由激光切割贯穿接合膜341及路由基板351而形成，其也可借由如冲压或机械钻孔的其他方式而形成。该接合膜341可由多种有机或无机电绝缘材料所形成的各种介电膜或预浸料(prepregs)所构成。在此图中，该路由基板351为一层板，其包括一绝缘层353、第二导线354、第三导线355及金属化穿孔356。绝缘层353通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成。第二导线354及第三导线355设置于绝缘层353的相反两侧上。金属化穿孔356延伸穿过绝缘层353，并电性耦接至第二导线354及第三导线355。

在热及压力下，屏蔽盖321与路由基板351间的接合膜341会呈熔融态，并流入凸柱323与路由基板351间及凸出座325与路由基板351间的空隙。据此，接合膜341会使屏蔽盖321、凸柱323及凸出座325与路由基板351隔开，而固化后的接合膜341可提供屏蔽盖321与路由基板351间、凸柱323与路由基板351间、及凸出座325与路由基板351间的稳固机械性连结。

此阶段已完成于屏蔽盖321上形成第二路由电路33的工艺，该第二路由电路33包括接合膜341及路由基板351。在此图中，凸柱323及凸出座325延伸穿过第二路由电路33，且都具有一外露表面，其在下方与路由基板351的第三导线355外表面呈实质上共平面。

图14及15分别为移除凸出座325的剖视图及底部立体示意图，以由下方显露屏蔽盖321的一选定部位。凸出座325可借由各种方式移除，以由第二路由电路33的贯穿开口331显露屏蔽盖321的选定部位，包括使用酸性溶液(如氯化铁、硫酸铜溶液)或碱性溶液(如氨溶液)的湿式化学刻蚀、电化学刻蚀、或在机械方式(如钻孔或端铣)后再进行化学刻蚀。

此阶段已完成散热座31的制作，其包括一屏蔽盖321、一系列凸柱323及一第二路由电路33。在此图中，该屏蔽盖321是由第二路由电路33的贯穿开口331部分显露，而所述凸柱323则形成于第二路由电路33的贯穿开口331周围。

图16为第二半导体芯片36贴附至散热座31的剖视图。第二半导体芯片36(绘示成裸芯片)的有源面上设有第一凸块41，且导热接触件37接触非有源面，以使第二半导体芯片36与散热座31的屏蔽盖321热性导通，其中导热接触件37可由混有金属粒的有机树脂或焊料制成。据此，第二半导体芯片36以面朝下方式设置于第二路由电路33的贯穿开口331内，而散热座31可提供第二半导体芯片36散热。

此阶段已完成散热增益型装置30的制作，其包括一散热座31及一第二半导体芯片36。

图17为第二凸块43及第三凸块45接置于散热座31上的剖视图。第二凸块43及第三凸块45分别接触并电性耦接至第二路由电路33及散热座31的凸柱323。

图18为图17散热增益型装置30叠置于图8封埋装置20上的剖视图。在此图中，第一半导体芯片22是设置成面朝上，而第二半导体芯片36则设置成面朝下。

图19为第二半导体芯片36及散热座31电性耦接至第一路由电路21的剖视图。第一凸块41接触并电性耦接至第一路由电路21的第一接触垫213，以提供第一路由电路21与第二半导体芯片36间的电性连接。第二凸块43及第三凸块45则接触并电性耦接至第一路由电路21的第二接触垫214，以提供第一路由电路21与第二路由电路33间及第一路由电路21与凸柱323的电性连接。

图20为树脂48填入封埋装置20与散热增益型装置30间的剖视图。可选择性地在第一路由电路21与第二路由电路33间及第一路由电路21与第二半导体芯片36间的间隙填充树脂48，且该树脂48也填满第二半导体芯片36与贯穿开口331侧壁间位于贯穿开口331内的间隙。

据此，如图20所示，已完成的半导体组件110包括有一封埋装置20及一散热增益型装置30。散热增益型装置30是借由一系列第一凸块41、一系列第二凸块43及一系列第三凸块45，以面对面方式电性耦接并叠置于封埋装置20上。在此图中，该封埋装置20包括一第一路由电路21、一第一半导体芯片22、一系列端子24及一密封材25，而该散热增益型装置30包括一散热座31及一第二半导体芯片36。

第一半导体芯片22嵌埋于密封材25中，并以覆晶方式，由第一路由电路21的一侧电性耦接至第一路由电路21。所述端子24环绕第一半导体芯片22，并电性耦接至第一路由电路21，且被密封材25侧向覆盖。第二半导体芯片36与第一路由电路21间是以第一凸块41相隔，且第二半导体芯片36是借由第一凸块41，以覆晶方式由第一路由电路21的另一侧电性耦接至第一路由电路21。据此，第一路由电路21可提供初级扇出路由及第一半导体芯片22与第二半导体芯片36间的最短互连距离。散热座31具有一屏蔽盖321、凸柱323及一第二路由电路33，其中所述凸柱323由屏蔽盖321的一表面凸出，且该第二路由电路33位于该屏蔽盖321的该表面上。散热座31的屏蔽盖321热性导通至第二半导体芯片36，并由上方覆盖第二半导体芯片36。第二路由电路33则借由第二凸块43，与第一路由电路21相隔且相互电性耦接。凸柱323侧向环绕第二半导体芯片36，并延伸穿过第二路由电路33。此外，屏蔽盖321及凸柱323通过第一路由电路21及第三凸块45，电性连接至密封材25内的端子24，作为接地连接，其中第三凸块45接触凸柱323及第一路由电路21。据此，屏蔽盖321可提供第二半导体芯片36散热及电磁屏蔽作用，而凸柱323可作为散热管，以提供第一半导体芯片22散热途径。

图21为本发明第一实施例中另一半导体组件方案的剖视图。该半导体组件120包含有贴附至第一半导体芯片22的另一散热座23。该半导体组件120与图20所示结构相似，不同处在于，封埋装置20还包括散热座23，且端子24具有与密封材23第二表面253呈实质上共平面的外露表面。该散热座23通常是由导热材料制成，如金属、合金、硅、陶瓷或石墨。在此方案中，该散热座23是在形成密封材25前贴附至第一半导体芯片22的非有源面，并由密封材25的第二表面253显露，而焊球241由第一路由电路21延伸至密封材25第二表面253，以作为端子24。

图22为本发明第一实施例中再一半导体组件方案的剖视图。该半导体组件130设有金属柱243作为端子24。该半导体组件130与图20所示结构相似，不同处在于，封埋装置20包括有金属柱243作为端子24。所述金属柱243是在形成密封材25前设置，并由第一路由电路21延伸至密封材25第二表面253。

[实施例2]

图23-31为本发明第二实施方案中，一种密封材上设有外部路由电路的半导体组件制作方法图。

为了简要说明的目的，上述实施例1中任何可作相同应用的叙述都并于此，且无须再重复相同叙述。

图23为图4第一路由电路21及第一半导体芯片22上形成密封材25的剖视图。该密封材25由下方覆盖第一路由电路21及第一半导体芯片22，且环绕、同形披覆并覆盖第一半导体芯片22的侧壁。

图24为形成盲孔256于密封材25中的剖视图。所述盲孔256对准第一路由电路21的第一导线217选定部位，并在密封材25的第一表面251及第二表面253间延伸贯穿密封材25。

图25为形成导电盲孔244于盲孔256中并形成外部导线262于密封材25上的剖视图。所述导电盲孔244可借由于盲孔256中进行金属沉积工艺而形成，其与第一路由电路21的第一导线217接触，以作为环绕第一半导体芯片22的端子24。所述外部导线262是借由金属沉积及金属图案化工艺，形成于密封材25的第二表面253上，并电性耦接至导电盲孔244。

此阶段已完成于密封材25第二表面253上形成外部路由电路26的制作。在此图中，该外部路由电路26包括外部导线262，其侧向延伸于密封材25的第二表面253上，并接触且电性耦接至密封材25中的端子24。

图26及27分别为移除牺牲载板10以由上方显露第一路由电路21的剖视图及顶部立体示意图。如图27所示，路由线212包括有第一接触垫213及第二接触垫214，其中所述第二接触垫214的垫尺寸及垫间距大于所述第一接触垫213的垫尺寸及垫间距。据此，此阶段已完成封埋装置20的制作，其包括一第一路由电路21、一第一半导体芯片22、一系列端子24、一密封材25及一外部路由电路26。

图28及29分别为第二半导体芯片36电性耦接至第一路由电路21的剖视图及顶部立体示意图。第二半导体芯片36借由一系列第一凸块41，以覆晶方式接置于第一路由电路21，其中所述第一凸块41与第一路由电路21的第一接触垫213接触。可选择性地在第一路由电路21与第二半导体芯片36间的间隙填充底部填充胶42。

图30为图14散热座31叠置于图28结构上的剖视图。在进行叠置步骤前，先将导热接触件37涂布至从散热座31凹穴305显露的屏蔽盖321上，并在第二路由电路33及散热座31的凸柱323上分别接置一系列第二凸块43及第三凸块45。

图31为散热座31贴附至第二半导体芯片36并电性耦接至第一路由电路21的剖视图。将第二半导体芯片36插入散热座31的凹穴305中，并借由导热接触件37，使第二半导体芯片36与散热座31的屏蔽盖321热性导通。同时，借由第二凸块43及第三凸块45接触第二接触垫214，使第二路由电路33及散热座31的凸柱323分别电性耦接至第一路由电路21。

据此，如图31所示，已完成的半导体组件210包括有一封埋装置20及一散热增益型装置30。在此图中，该封埋装置20包括一第一路由电路21、一第一半导体芯片22、一系列端子24、一密封材25及一外部路由电路26，而该散热增益型装置30包括一散热座31及一第二半导体芯片36。

第一半导体芯片22及第二半导体芯片36设置于第一路由电路21的相反两侧，并借由两者间的第一路由电路21，以面对面方式相互电性耦接。第一半导体芯片22嵌埋于密封材25中，并被端子24环绕，且借由导电凸块223电性耦接至第一路由电路21。第二半导体芯片36容置于散热座31的凹穴305内，并借由第一凸块41与第一路由电路21相隔并相互电性耦接。散热座31具有屏蔽盖321、一系列凸柱323及第二路由电路33，其中屏蔽盖321与第二半导体芯片36热性导通，凸柱323自屏蔽盖321凸起，而第二路由电路33设置于屏蔽盖321上。此外，借由凸柱323与第一路由电路21电性连接，使屏蔽盖321电性耦接至第一路由电路21及端子24，以作为接地连接。据此，屏蔽盖321可提供第二半导体芯片36散热、电磁屏蔽及湿气阻隔。第二路由电路33借由第二凸块43电性耦接至第一路由电路21，而外部路由电路26则借由密封材25中的端子24，电性耦接至第一路由电路21。据此，第一路由电路21、第二路由电路33及外部路由电路26相互电性连接，并提供第一半导体芯片22及第二半导体芯片36阶段式扇出路由。

图32为本发明第二实施例中另一半导体组件方案的剖视图。该半导体组件220的端子24为金属柱243与导电盲孔244的组合。该半导体组件220与图31所示结构相似，不同处在于，该封埋装置20还包括有金属柱243于第一路由电路21与导电盲孔244之间。所述金属柱243接触第一导线217，而导电盲孔244由金属柱243延伸至外部导线262。

图33为本发明第二实施例中另一半导体组件方案的剖视图。该半导体组件230的端子24为焊球241。该半导体组件230与图31所示结构相似，不同处在于，该封埋装置20的密封材25上未设有外部路由电路26，且端子24是形成为其他不同方案。在此方案中，该封埋装置20是借由于图24的密封材25盲孔256中接置焊球241，接着再移除牺牲载板10而制成。据此，焊球241接触第一路由电路21，并填满密封材25的盲孔256，以作为端子24。

[实施例3]

图34-55为本发明第三实施方案中，一种散热座侧向延伸超过封埋装置外围边缘的半导体组件制作方法图。

为了简要说明的目的，上述实施例中任何可作相同应用的叙述都并于此，且无须再重复相同叙述。

图34及35分别为散热座23上具有多组定位件28的剖视图及顶部立体示意图。散热座23的厚度范围较佳为0.1至1.0毫米。定位件28由散热座23表面凸起，其厚度可为5至200微米。在本实施方案中，该散热座23具有0.5毫米厚度，而定位件28具有50微米厚度。定位件28可经由各种技术进行图案化沉积而形成，如电镀、无电电镀、蒸镀、溅镀或其组合，并同时使用光刻技术，或者借由薄膜沉积而后进行金属图案化步骤而形成。金属图案化技术包括湿刻蚀、电化学刻蚀、激光辅助刻蚀及其组合，并使用刻蚀光掩模(图中未示出)，以定义出定位件28。就具导电性的散热座23而言，一般是借由金属(如铜)电镀方式沉积，以形成定位件28。或者，若是使用非导电的散热座23，则可使用阻焊(solder mask)或光阻材料以形成定位件28。如图35所示，每组定位件28是由多个凸柱所组成，并与随后设置的半导体芯片的四角相符。然而，定位件的图案不限于此，其可具有防止随后设置的半导体芯片发生不必要位移的其他各种图案。举例来说，定位件28可由一连续或不连续的凸条所组成，并与随后设置的半导体芯片的四侧边、两对角、或四角相符。或者，定位件28可侧向延伸至散热座23的外围边缘，并具有与随后设置的半导体芯片外围边缘相符的内周围边缘。

图36及37分别为第一半导体芯片22贴附至散热座23的剖视图及顶部立体示意图，其通常是借由导热粘着剂贴附第一半导体芯片22。在此图中，每一第一半导体芯片22的有源面包含有凸块222，且第一半导体芯片22以非有源面朝向散热座23的方式贴附至散热座23。每组定位件28侧向对准并靠近每一第一半导体芯片22的外围边缘。定位件28可控制芯片放置的准确度。定位件28朝向上方向延伸超过第一半导体芯片22的非有源面，并且位于第一半导体芯片22的四角外，同时在侧面方向上侧向对准第一半导体芯片22的四角。由于定位件28侧向靠近且符合第一半导体芯片22的四角，故其可避免第一半导体芯片22在粘着剂固化时发生任何不必要的位移。定位件28与第一半导体芯片22间的间隙较佳在约5至50微米的范围内。此外，第一半导体芯片22的贴附步骤也可不使用定位件28。

图38为第一半导体芯片22及散热座23上形成密封材25的剖视图。该密封材25由上方覆盖第一半导体芯片22及散热座23，并环绕、同形披覆且覆盖第一半导体芯片22的侧壁，同时自第一半导体芯片22侧向延伸至结构的外围边缘。

图39为第一半导体芯片22的凸块222自上方显露的剖视图。可借由研磨、抛光或激光方式，将密封材25的顶部区域移除。在部分移除密封材25后，密封材25的顶部表面与凸块222的外表面呈实质上共平面。

图40及41分别为借由金属沉积及金属图案化工艺形成初级导线211的剖视图及顶部立体示意图。初级导线211侧向延伸于密封材25上，且电性耦接至第一半导体芯片22的凸块222。

图42为具有介电层215及盲孔216的剖视图，其中介电层215位于密封材25及初级导线211上，而盲孔216在介电层215中。介电层215接触密封材25及初级导线211，并由上方覆盖且侧向延伸于密封材25及初级导线211上。在沉积介电层215后，形成延伸穿过介电层215的盲孔216，其对准初级导线211的选定部分。

图43及44分别为介电层215上形成第一导线217的剖视图及顶部立体示意图，其中第一导线217是借由金属沉积及金属图案化工艺形成。第一导线217自初级导线211朝上延伸，并填满盲孔216，以形成直接接触初级导线211的金属化盲孔218，同时侧向延伸于介电层215上。如图44所示，第一导线217包括有第一接触垫213及第二接触垫214。第二接触垫214的垫尺寸及垫间距大于第一接触垫213的垫尺寸及垫间距。因此，第一接触垫213可提供另一半导体芯片连接用的电性接点，而第二接触垫214可提供连接下一级互连结构的电性接点。

此阶段已完成封埋装置20的制作，其包括一散热座23、定位件28、第一半导体芯片22、密封材25及一第一路由电路21。在此图中，第一路由电路21包括初级导线211、介电层215及第一导线217。

图45及46分别为第二半导体芯片36电性耦接至第一路由电路21的剖视图及顶部立体示意图。所述第二半导体芯片36的有源面是面向第一路由电路21，并可借由第一凸块41电性耦接至第一导线217的第一接触垫213。

图47-51为第二半导体芯片36电性耦接至封埋装置20切割后单件的另一制作方法剖视图。

图47为提供介电层215并形成盲孔216的剖视图，其中介电层215层压/涂布于第一半导体芯片22及密封材25上，而盲孔216形成于介电层215中。介电层215接触第一半导体芯片22的凸块222及密封材25，并由上方覆盖且侧向延伸于第一半导体芯片22的凸块222及密封材25上。盲孔216延伸穿过介电层215，并对准第一半导体芯片22的凸块222。

图48为借由金属沉积及金属图案化工艺在介电层215上形成第一导线217的剖视图。第一导线217自第一半导体芯片22的凸块222朝上延伸，并填满盲孔216，以形成直接接触凸块222的金属化盲孔218，同时侧向延伸于介电层215上。

图49为第二半导体芯片36接置至第一导线217上的剖视图。第二半导体芯片36是借由第一凸块41，电性耦接至第一导线217的第一接触垫213。

图50为将图49的面板尺寸结构切割成个别单件的剖视图。如图所示，沿着切割线“L”，将面板尺寸结构单离成个别单件。

图51为第二半导体芯片36电性耦接至封埋装置20的个别单件剖视图，其中该封埋装置20包括一散热座23、一定位件28、一第一半导体芯片22、一密封材25及一第一路由电路21。在此图中，该第一路由电路21包含有介电层215及侧向延伸超过第一半导体芯片22及第二半导体芯片36外围边缘的第一导线217。第一半导体芯片22是由下方电性耦接至第一路由电路21，并被散热座23及密封材25所包覆。第二半导体芯片36是由上方电性耦接至第一路由电路21，并通过第一路由电路21而面对面地电性连接至第一半导体芯片22。

图52及53分别为散热座31的剖视图及底部立体示意图。该散热座31与图14所示结构相似，不同处在于，该散热座31还具有额外凸柱324，且第二路由电路33还包括一增层绝缘层361及第四导线364，其中增层绝缘层361层压/涂布在路由基板351及凸柱323、324上，而第四导线364沉积在增层绝缘层361上。增层绝缘层361接触路由基板351及凸柱323、324，并由下方覆盖且侧向延伸于路由基板351及凸柱323、324上。增层绝缘层361通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成。第四导线364是借由金属沉积及金属图案化工艺沉积于增层绝缘层361上，其包括有接触路由基板351第三导线355及凸柱323、324的金属化盲孔365，且所述金属化盲孔365延伸穿过增层绝缘层361。如图53所示，第四导线364包括第一端子垫367及第二端子垫368。第一端子垫367的垫尺寸及垫间距大于第一半导体芯片22及第二半导体芯片36的垫尺寸及垫间距，且与第一路由电路21第二接触垫214的垫尺寸及垫间距相符。第二端子垫368的垫尺寸及垫间距大于第一端子垫367的垫尺寸及垫间距，且与下一级互连结构相符。

图54为图52散热座31叠置于图51结构上的剖视图。在进行叠置步骤前，先将导热接触件37涂布至从第二路由电路33贯穿开口331显露的屏蔽盖321上，并在第二路由电路33的第四导线364上接置第二凸块43。

图55为散热座31贴附至第二半导体芯片36并电性耦接至第一路由电路21的剖视图。将第二半导体芯片36插入第二路由电路33的贯穿开口331中，并借由导热接触件37，使第二半导体芯片36与散热座31的屏蔽盖321热性导通。同时，借由第二凸块43，使第二路由电路33的第一端子垫367电性耦接至第一路由电路21的第二接触垫214。

据此，如图55所示，已完成的半导体组件310包括有一封埋装置20及一散热增益型装置30。在此图中，该封埋装置20包括一第一路由电路21、一第一半导体芯片22、一散热座23、一密封材25及一定位件28，而该散热增益型装置30包括一散热座31及一第二半导体芯片36。

第一半导体芯片22贴附至散热座23，且定位件28位于其非有源面周围，并与第一半导体芯片22的四角相符。第一路由电路21电性耦接至第一半导体芯片22，并侧向延伸超过第一半导体芯片22的外围边缘，同时侧向延伸于密封材25上，且密封材25侧向环绕第一半导体芯片22。第二半导体芯片36借由第一路由电路21及与第一路由电路21接触的第一凸块41，而与第一半导体芯片22以面对面的方式相互电性连接。如此一来，第一路由电路21可提供第一半导体芯片22与第二半导体芯片36间的最短互连距离，并对第一半导体芯片22及第二半导体芯片36提供第一级的扇出路由。散热座31具有屏蔽盖321、一系列凸柱323、324及第二路由电路33。散热座31的屏蔽盖321与第二半导体芯片36热性导通，并由上方覆盖第二半导体芯片36，而散热座31的凸柱323、324则侧向环绕第二半导体芯片36，并电性连接至第二路由电路33，以构成接地连接。散热座31的第二路由电路33包括有侧向延伸超过第一路由电路21外围边缘的第二导线354、第三导线355及第四导线364，并借由第二凸块43电性耦接至第一路由电路21。据此，第二路由电路33可对第一路由电路21提供第二级的扇出路由，并提供外部连接用的电性接点，而散热座31的屏蔽盖321则电性连接至第一路由电路21，以提供第二半导体芯片36散热及电磁屏蔽。

[实施例4]

图56-71为本发明第四实施方案中，一种封埋装置周围设有端子的半导体组件制作方法图。

为了简要说明目的，上述实施例中任何可作相同应用的叙述都并于此，且无须再重复相同叙述。

图56为第一路由电路21可拆分地接置于牺牲载板10上的剖视图。在此图中，该牺牲载板10为双层结构，其包括一支撑板111及沉积在支撑板111上的一阻障层113。该第一路由电路21是借由如图1-3所示步骤形成于阻障层113上。阻障层113可具有0.001至0.1毫米厚度，且可为一金属层，其中该金属层可在化学移除支撑板111时抵抗化学刻蚀，并可在不影响路由线212下移除该金属层。举例说明，当支撑板111及路由线212都由铜制成时，该阻障层113可由锡或镍制成。此外，除了金属材料外，阻障层113也可为一介电层，如可剥性层叠薄膜(peelable laminate film)。在此实施例中，支撑板111为铜板，且阻障层113为厚度5微米镍层。

图57为第一半导体芯片22由下方电性耦接至第一路由电路21的剖视图。在此，第一半导体芯片22是借由导电凸块223，电性耦接至第一路由电路21。

图58为形成密封材25在第一路由电路21及第一半导体芯片22上的剖视图。该密封材25由下方覆盖第一路由电路21及第一半导体芯片22，且环绕、同形披覆并覆盖第一半导体芯片22的侧壁。

图59为移除密封材25下部区域的剖视图。据此，第一半导体芯片22的非有源面由下方显露，并与密封材25的底表面呈实质上共平面。

图60为散热座23贴附至第一半导体芯片22的剖视图。散热座23是贴附于第一半导体芯片22的非有源面及密封材25的底表面。

图61及62分别为移除牺牲载板10的剖视图及顶部立体示意图。在此，可借由碱性刻蚀溶液来移除由铜制成的支撑板111，接着，可借由酸性刻蚀溶液来移除由镍制成的阻障层113，以由上方显露第一路由电路21。在阻障层113为可剥性层叠薄膜(peelablelaminate film)的另一方案中，该阻障层113可借由机械剥离或等离子灰化(plasmaashing)方式来移除。如图62所示，路由线212包括有第一接触垫213及第二接触垫214，其中第二接触垫214的垫尺寸及垫间距大于第一接触垫213的垫尺寸及垫间距。据此，第一接触垫213可提供连接另一半导体芯片电性接点，而第二接触垫214则可提供连接下一级互连结构的电性接点。

此阶段已完成封埋装置20的制作，其包括一第一路由电路21、第一半导体芯片22及一密封材25。

图63及64分别为第二半导体芯片36电性耦接至第一路由电路21的剖视图及顶部立体示意图。第二半导体芯片36借由一系列第一凸块41，以覆晶方式接置于第一路由电路21，其中所述第一凸块41与第一路由电路21的第一接触垫213接触。

图65为具有屏蔽盖321、一系列凸柱323、324及第二路由电路33的结构剖视图。在此图中，图65结构与图52所示结构相似，不同处在于，所述凸柱323、324延伸贯穿第二路由电路33，且路由基板351及凸柱323、324上未设有增层绝缘层及第四导线。

图66为接置第二凸块43、第三凸块45、第四凸块47及金属接脚381的剖视图。第二凸块43接置于第二路由电路33的第三导线355，而第三凸块45及第四凸块47则分别接置于凸柱323、324上。部分金属接脚381是电性耦接至位于第二路由电路33外表面边缘区域处的第二凸块43，而其他金属接脚381则接置于凸柱324上的第四凸块47上。

此阶段已完成散热座31的制作，其包括一屏蔽盖321、一系列凸柱323、324、一第二路由电路33及一系列端子38。在此方案中，所述端子38是绘示成金属接脚381，并电性耦接至第二路由电路33，以构成信号路由，同时还电性耦接至屏蔽盖321，以构成接地连接。

图67为本发明第四实施例中另一散热座方案的剖视图。该散热座31在第二路由电路33的外表面上设有加强层39。加强层39通常是通过树脂密封材的印刷或模封(molding)工艺而形成，以由下方覆盖端子38及第二路由电路33外表面的边缘区域，并在侧面方向上环绕、同形披覆且覆盖端子38。在形成加强层39后，移除加强层39的下部区域，以由下方显露端子38。

图68为本发明第四实施例中再一散热座方案的剖视图。该散热座31在加强层39中设有焊球383。在此方案中，该散热座31与图67所示结构相似，不同处在于，其设有焊球383以作为端子38，其接触第二路由电路33的第三导线355及凸柱324，且加强层39具有开孔391，以由下方显露焊球383的选定部位。

图69为本发明第四实施例中又一散热座方案的剖视图。该散热座31在加强层39中设有导电盲孔385，且设有焊球383接触导电盲孔385。在此方案中，该散热座31与图67所示结构相似，不同处在于，其端子38包括有焊球383与导电盲孔385的组合。所述导电盲孔385可借由于加强层39的盲孔393中进行金属沉积工艺而形成，其接触第二路由电路33的第三导线355及凸柱324。在沉积形成导电盲孔385后，设置焊球383以接触导电盲孔385，且所述焊球383填满加强层39盲孔393的剩余空间，并向下延伸超过加强层39的外表面。

图70为图66散热座31叠置于图63结构上的剖视图。在进行叠置步骤前，先将导热接触件37涂布至从第二路由电路33贯穿开口331显露的屏蔽盖321上。

图71为散热座31贴附至第二半导体芯片36并电性耦接至第一路由电路21的剖视图。将第二半导体芯片36设置于第二路由电路33的贯穿开口331中，并借由导热接触件37，使第二半导体芯片36与散热座31的屏蔽盖321热性导通。同时，借由第二凸块43及第三凸块45，使第二路由电路33及散热座31的凸柱323分别电性耦接至第一路由电路21的第二接触垫214。

据此，如图71所示，已完成的半导体组件410包括有一封埋装置20及一散热增益型装置30。在此图中，该封埋装置20包括一第一路由电路21、第一半导体芯片22、一散热座23及一密封材25，而该散热增益型装置30包括一屏蔽盖321、一系列凸柱323、324、一第二路由电路33、一第二半导体芯片36及一系列端子38。

第一半导体芯片22及第二半导体芯片36是设置于第一路由电路21的相反两侧，并借由两者间的第一路由电路21，以面对面方式相互电性耦接。第一半导体芯片22嵌埋于密封材25中，而第二半导体芯片36容置于第二路由电路33的贯穿开口331内，并与散热座31的屏蔽盖321热性导通。第一路由电路21与第二路由电路33相互电性耦接，以提供第一半导体芯片22及第二半导体芯片36阶段式扇出路由。第二路由电路33侧向延伸超过第一路由电路21的外围边缘，以提供下一级互连用的电性接点。所述端子38环绕封埋装置20，并借由凸柱324，电性耦接至屏蔽盖321，以构成接地连接，并同时电性耦接至第二路由电路33，以构成信号路由。

图72为本发明第四实施例中另一半导体组件方案的剖视图。该半导体组件420是将封埋装置20容置于加强层39的贯穿开口395中，且封埋装置20被加强层39中的端子38侧向环绕。该封埋装置20是借由移除图58中的牺牲载板10而制成。在移除牺牲载板10后，借由第一凸块41，使第二半导体芯片36电性耦接至第一路由电路21，接着借由第二凸块43及第三凸块45，使图67的散热座31电性耦接至第一路由电路21。

图73为本发明第四实施例中另一半导体组件方案的剖视图。该半导体组件430设有焊线29，以提供第一路由电路21与第一半导体芯片22间的电性连接。该半导体组件430与图72所示结构相似，不同处在于，第一半导体芯片22是借由打线接合，电性耦接至第一路由电路21。

[实施例5]

图74-77为本发明第五实施方案中，一种加强层上设有外部路由电路的半导体组件制作方法图。

为了简要说明的目的，上述实施例中任何可作相同应用的叙述都并于此，且无须再重复相同叙述。

图74为散热增益型装置30电性耦接并叠置于封埋装置20上的剖视图。在此图中，该封埋装置20包括一第一路由电路21、一第一半导体芯片22及一密封材25，而散热增益型装置30包括一屏蔽盖321、一系列凸柱323、324、一第二路由电路33、一第二半导体芯片36及一系列端子38。该封埋装置20是借由移除图58中的牺牲载板10而制成。在移除牺牲载板10后，借由第一凸块41，使第二半导体芯片36电性耦接至第一路由电路21，接着借由第二凸块43及第三凸块45，使图66的散热座31电性耦接至第一路由电路21。

图75为加强层39形成于封埋装置20及散热增益型装置30上的剖视图。该加强层39由下方覆盖封埋装置20、第二路由电路33及端子38，且环绕、同形披覆并覆盖封埋装置20及端子38的侧壁。

图76为移除加强层39下部区域的剖视图，以由下方显露端子38。在此图中，所述端子38的外露表面与加强层39的外表面呈实质上共平面。

图77为外部导线515形成于加强层39上的剖视图。所述外部导线515侧向延伸于加强层39的外表面上，并接触端子38。此阶段已完成外部路由电路51形成于加强层39外表面上的工艺。

据此，如图77所示，已完成的半导体组件510包括有一第一路由电路21、第一半导体芯片22、一密封材25、一屏蔽盖321、一系列凸柱323、324、一第二路由电路33、一第二半导体芯片36、一系列端子38、一加强层39及一外部路由电路51。

第一路由电路21与第二路由电路33提供第一半导体芯片22及第二半导体芯片36阶段式扇出路由。密封于加强层39中的端子38提供外部路由电路51与第二路由电路33间、及外部路由电路51与凸柱324间的电性连接。屏蔽盖321提供第二半导体芯片36散热，并借由凸柱323、324分别性连接至第一路由电路21及端子38，以构成接地连接，进而提供第二半导体芯片36有效的电磁屏蔽。

上述半导体组件仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度考虑，彼此混合搭配使用或与其他实施例混合搭配使用。封埋装置可包括多个第一半导体芯片且可电性耦接至多个第二半导体芯片，而第二半导体芯片可独自使用散热座的一凹穴，或与其他第二半导体芯片共享一凹穴。举例来说，一凹穴可容纳单一第二半导体芯片，且散热座可包括排列成阵列形状的多个凹穴以容纳多个第二半导体芯片。或者，散热座的单一凹穴内能放置数个第二半导体芯片。此外，封埋装置可独自使用一散热座，或与其他封埋装置共享一散热座。例如，可将单一封埋装置连接至散热座上。或者，将数个封埋装置连接至一散热座上。举例来说，可将四枚排列成2x2阵列的封埋装置连接至一散热座上，且散热座的第二路由电路可包括额外导线，以连接额外封埋装置。

如上实施方案所示，本发明建构出一种独特的半导体组件，其包括面对面叠置的一封埋装置及一散热增益型装置。该封埋装置包括一第一半导体芯片、一第一路由电路及一密封材，而散热增益型装置包括一第二半导体芯片及一散热座。第一半导体芯片封埋于密封材中，而第二半导体芯片则设置于散热座的凹穴内，而非封埋于密封材中。在该半导体组件中，可将用于外部连接的一系列端子设置于封埋装置的密封材中，或设置于散热座的第二路由电路上，以环绕封埋装置。可在第一路由电路与第二半导体芯片间及第一路由电路与第二路由电路间的空间选择性填充一树脂，且该树脂可填满散热座凹穴内第二半导体芯片与凹穴侧壁间的间隙。

为方便下文描述，在此将密封材的第一表面所面向的方向定义为第一方向，而密封材的第二表面所面向的方向定义为第二方向。

第一及第二半导体芯片可为已封装或未封装的芯片。举例来说，第一及第二半导体芯片可为裸芯片，或是晶圆级封装晶粒等。或者，该第一及第二半导体芯片可为堆叠芯片。在一较佳实施方案中，可借由下述步骤制成将第一半导体芯片电性耦接至第一路由电路的封埋装置：将第一半导体芯片电性耦接至第一路由电路，其中第一路由电路可拆分式地接置于一牺牲载板上；提供一密封材及选择性端子于第一路由电路上；以及从第一路由电路移除牺牲载板。在此，可利用习知覆晶接合工艺，借由凸块将有源面朝向第一路由电路的第一半导体芯片，电性耦接至第一路由电路，且未有金属化盲孔接触第一半导体芯片。或者，可借由打线接合方式，将有源面背向第一路由电路的第一半导体芯片，电性耦接至第一路由电路。同样地，在移除牺牲载板后，有源面朝向第一路由电路的第二半导体芯片也可利用习知覆晶接合工艺，借由凸块电性耦接至第一路由电路，且未有金属化盲孔接触第二半导体芯片。在第一半导体芯片覆晶接置于第一路由电路上的方案中，可在提供密封材之前或之后，选择性地将一散热座贴附至第一半导体芯片的非有源面。据此，第一半导体芯片所产生的热可借由散热座散逸出。另外，该封埋装置也可借由另一工艺方式制备，其包括下述步骤：借由导热粘着剂，将第一半导体芯片贴附至一散热座；提供密封材于加强层上；以及形成第一路由电路于第一半导体芯片的有源面及密封材上，并使第一半导体芯片电性耦接至第一路由电路。在此工艺中，第一路由电路可直接借由增层工艺而电性耦接至第一半导体芯片。此外，可提供定位件以确保第一半导体芯片放置于散热座上的准确度。更具体地说，定位件由散热座的一表面凸起，而第一半导体芯片利用定位件侧向对准第一半导体芯片外围边缘的方式贴附至散热座上。由于定位件朝第一方向延伸超过第一半导体芯片的非有源面，并且靠近第一半导体芯片的外围边缘，因而可避免第一半导体芯片发生不必要位移。借此，可确保第一路由电路互连至第一半导体芯片时有较高的生产良率。

定位件可具有防止第一半导体芯片发生不必要位移的各种图案。举例来说，定位件可包括一连续或不连续的凸条、或是凸柱阵列。或者，定位件可侧向延伸至散热座的外围边缘，且其内周围边缘与第一半导体芯片的外围边缘相符。具体来说，定位件可侧向对准第一半导体芯片的四侧边，以定义出与第一半导体芯片形状相同或相似区域，并且避免第一半导体芯片的侧向位移。举例来说，定位件可对准并符合第一半导体芯片的四侧边、两对角、或四角，以限制第一半导体芯片发生侧向位移。此外，定位件(位于第一半导体芯片的非有源面周围)较佳具有5至200微米高度。

第一路由电路可为不具核心层的增层电路。较佳为，该第一路由电路为多层增层电路，其包括至少一介电层及导线，所述导线填满介电层中的盲孔，并侧向延伸于介电层上。介电层与导线连续轮流形成，且需要的话可重复形成。该第一路由电路面向第一方向的一侧设有第一接触垫及第二接触垫，以分别用于连接第二半导体芯片及第二路由电路，而面向第二方向的另一侧则设有连接第一半导体芯片的电性接点。在此，第一接触垫的垫尺寸及垫间距与第二半导体芯片的I/O垫相符，且可借由第一凸块电性耦接至第二半导体芯片。第二接触垫的垫尺寸及垫间距大于第一接触垫的垫尺寸及垫间距，且大于第一及第二半导体芯片的I/O垫，并与第二路由电路的垫尺寸及垫间距相符，借此，第二接触垫可借由第二凸块，互连至第二路由电路。因此，第一路由电路可提供初步扇出路由/互连，以及第一及第二半导体芯片间的最短互连距离。

该散热座包括一屏蔽盖、凸柱及一第二路由电路。较佳为，该屏蔽盖与所述凸柱一体成型，并由导热且导电的材料所制成。据此，该屏蔽盖可对贴附至屏蔽盖的第二半导体芯片提供散热，其中第二半导体芯片是借由导热接触件(如混有金属粒的有机树脂或焊料)贴附至屏蔽盖。该第二路由电路侧向环绕第二半导体芯片及散热座的凸柱，其可为包含有至少一绝缘层及导线的多层路由电路。绝缘层与导线连续轮流形成，且需要的话可重复形成。在一较佳实施方案中，第二路由电路包括一接合膜及一路由基板。该路由基板较佳包括一绝缘层、导线及金属化穿孔，其中导线位于绝缘层的相反两侧上，而金属化穿孔延伸穿过绝缘层，以提供两侧导线间的电性连接。该接合膜可将该路由基板接合至散热座的屏蔽盖及凸柱。更具体地说，该散热座的凸柱设置于路由基板的穿孔中，而屏蔽盖与路由基板间的接合膜会被部分挤进并填入凸柱与路由基板间位于穿孔内的间隙。因此，接合膜可提供屏蔽盖与路由基板间及凸柱与路由基板间稳固的机械性连结。该第二路由电路可选择性地还包括至少一增层绝缘层及额外导线，所述额外导线填满增层绝缘层中的盲孔，并侧向延伸于增层绝缘层上。为进行接地连接，该第二路由电路可借由金属化盲孔接触凸柱，以进一步电性耦接至屏蔽盖及凸柱。举例说明，第二路由电路可包括金属化盲孔，其位于增层绝缘层中，并接触散热座的凸柱。或者，凸柱可延伸穿过第二路由电路，并对准第一路由电路，且可设置一系列第三凸块，以接触凸柱及第一路由电路，进而提供屏蔽盖与封埋装置间的电性及热性连接。据此，即可将屏蔽盖与凸柱电性耦接至第一路由电路。

为用于下一级连接，可在封埋装置的密封材中设置一系列端子，或在封埋装置外设置一系列端子，以环绕封埋装置的外围边缘。所述端子可包括金属柱、焊球、导电盲孔、金属接脚或其组合，以提供下一级连接用的电性接点。在封埋装置中未设有端子的方案中，该第二路由电路包括有侧向延伸超过第一路由电路外围边缘的至少一导线，以提供外部连接用的电性接点。更具体地说，该第二路由电路可包括第一及第二端子垫，分别用于连接第一路由电路及从第二方向进行外部连接。较佳为，第一端子垫的垫尺寸及垫间距大于第一及第二半导体芯片的I/O垫，并与第一路由电路的第二接触垫相符，而第二端子垫的垫尺寸及垫间距则大于第一端子垫的垫尺寸及垫间距，并与下一级连接相符。据此，在第二路由电路侧向延伸超过封埋装置外围边缘的方案中，该散热座还可包括一系列端子，其电性耦接至第二路由电路，并环绕封埋装置。此外，部分端子还可借由与凸柱电性连接的第二路由电路，电性耦接至屏蔽盖，以构成接地连接；或者，可设有额外凸柱，其由屏蔽盖的表面凸出，并对准封埋装置外围边缘外的区域，且所述额外凸柱上可设置一系列第四凸块，以使部分端子可借由第四凸块电性连接至屏蔽盖，以构成接地连接。另外，该散热座还可包括一加强层，其覆盖所述端子的侧壁。该加强层通常为树脂模制加强层，且可具有一贯穿开口，以容置封埋装置。或者，可在散热座电性耦接至封埋装置后，提供加强层以包埋所述端子及封埋装置。在一较佳实施方案中，该加强层侧向延伸至散热座的外围边缘。在端子设于封埋装置中的另一方案中，可在提供密封材之前或之后，形成电性连接至第一路由电路的端子。在一较佳实施方案中，所述端子位于第一路由电路的边缘区域，并朝第二方向，由第一路由电路朝密封材第二表面延伸。据此，端子可具有与第一路由电路接触的第一端，及邻近于密封材第二表面的相反第二端。

在端子形成于封埋装置中的方案中，还可选择性地在密封材的第二表面上形成外部路由电路；或者，在封埋装置外设有端子的另一方案中，可选择性地在加强层的外表面上形成外部路由电路。该外部路由电路可为增层电路，并电性耦接至端子。更具体地说，该封埋装置还可包括额外导线，其接触并电性连接至密封材中的端子，并侧向延伸于密封材的第二表面上；或者，该半导体组件还可包括额外导线，其接触并电性连接至加强层中的端子，并侧向延伸于加强层的外表面上。若需要更多的信号路由，该外部路由电路可为多层路由电路，其还可包括一或多层介电层、位于介电层中的盲孔、及额外导线。该外部路由电路的最外层导线可容置导电接点，例如焊球，以与下一级组件或另一电子元件电性传输及机械性连接。

“覆盖”一词意指在垂直及/或侧面方向上不完全以及完全覆盖。例如，在凹穴朝上的状态下，散热座的屏蔽盖在下方覆盖第二半导体芯片，不论另一元件例如导热接触件是否位于第二半导体芯片与屏蔽盖之间。

“贴附于...上”及“接置于...上”一词包括与单一或多个元件间的接触与非接触。例如，散热座的屏蔽盖贴附于第二半导体芯片的非有源面上，不论此屏蔽盖是否与第二半导体芯片以一导热接触件相隔。

“对准”一词意指元件间的相对位置，不论元件之间是否彼此保持距离或邻接，或一元件插入且延伸进入另一元件中。例如，当假想的水平线与定位件及第一半导体芯片相交时，定位件即侧向对准于第一半导体芯片，不论定位件与第一半导体芯片之间是否具有其他与假想的水平线相交的元件，且不论是否具有另一与第一半导体芯片相交但不与定位件相交、或与定位件相交但不与第一半导体芯片相交的假想水平线。同样地，第二半导体芯片对准于散热座的凹穴。

“靠近”一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域内所知晓的，当第一半导体芯片以及定位件间的间隙不够窄时，由于第一半导体芯片在间隙中的侧向位移而导致的位置误差可能会超过可接受的最大误差限制。在某些情况下，一旦第一半导体芯片的位置误差超过最大极限时，则不可能使用激光束对准第一半导体芯片的预定位置，而导致第一半导体芯片以及第一路由电路间的电性连接失败。根据第一半导体芯片的接触垫的尺寸，在本领域技术人员可经由试误法以确认第一半导体芯片以及定位件间的间隙的最大可接受范围，以确保路由电路的金属化盲孔与第一半导体芯片的I/O垫对准。由此，“定位件靠近第一半导体芯片的外围边缘”的用语是指第一半导体芯片的外围边缘与定位件间的间隙窄到足以防止第一半导体芯片的位置误差超过可接受的最大误差限制。举例来说，第一半导体芯片与定位件间的间隙可约在5微米至50微米的范围内。

“电性连接”、以及“电性耦接”的词意指直接或间接电性连接。例如，在密封材中设有端子的方案中，端子直接接触并且电性连接至第一路由电路，而第二半导体芯片与第一路由电路保持距离，并且借由第一凸块而电性连接至第一路由电路。

“第一方向”及“第二方向”并非取决于半导体组件的定向，凡本领域技术人员即可轻易了解其实际所指的方向。例如，密封材的第一表面面朝第一方向，而密封材的第二表面面朝第二方向，此与半导体组件是否倒置无关。因此，该第一及第二方向彼此相反且垂直于侧面方向。再者，在凹穴朝下的状态，第一方向为向上方向，第二方向为向下方向；在凹穴朝上的状态，第一方向为向下方向，第二方向为向上方向。

本发明的半导体组件具有许多优点。举例来说，将第一及第二半导体芯片接置于第一路由电路的相对两侧上，可于第一半导体芯片与第二半导体芯片间提供最短的互连距离。第一路由电路可对第一及第二半导体芯片提供第一级的扇出路由/互连，而端子可提供外部连接或下一级路由电路连接用的电性接点。由于第二半导体芯片及散热座是借由凸块，电性耦接至第一路由电路，而不是直接借由增层工艺电性耦接至第一路由电路，故此简化的工艺步骤可降低制作成本。外部路由电路可提供密集分布于整个区域的外接垫，以增加外部电性接点，以供下一级组件连接。散热座可提供第二半导体芯片的散热、电磁屏蔽、以及湿气阻障，并且提供组件的机械性支撑力。借由此方法制备成的半导体组件为可靠度高、价格低廉、且非常适合大量制造生产。

本发明的制作方法具有高度适用性，且以独特、进步方式结合运用各种成熟的电性及机械性连接技术。此外，本发明制作方法不需昂贵工具即可实施。因此，相比于传统技术，此制作方法可大幅提升产量、良率、效能与成本效益。

在此所述的实施例为例示之用，其中所述实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明特点。同样地，为使附图清晰，附图也可能省略重复或非必要的元件及元件符号。

Claims (18)

1.一种具有电磁屏蔽及散热特性的半导体组件，其包括：

一封埋装置，其包含一第一半导体芯片、一密封材及一第一路由电路，该第一路由电路设置于该密封材的一第一表面，其中该第一半导体芯片嵌埋于该密封材中，并电性耦接至该第一路由电路；

一散热增益型装置，其包括一散热座及一第二半导体芯片，该散热座具有一屏蔽盖、凸柱及一第二路由电路，且该第二路由电路设置于该屏蔽盖的一表面上，其中(i)该第二路由电路具有一贯穿开口，且该第二半导体芯片设置于该贯穿开口中，并贴附至该屏蔽盖，且(ii)所述凸柱自该屏蔽盖的该表面凸出，并被该第二路由电路侧向环绕；以及

该散热增益型装置叠置于该封埋装置上，且该第二半导体芯片借由一系列第一凸块，电性耦接至该第一路由电路，而该第二路由电路借由一系列第二凸块，电性耦接至该第一路由电路。

2.如权利要求1所述的半导体组件，其中，该散热座的所述凸柱电性连接至该第二路由电路。

3.如权利要求1所述的半导体组件，还包括：一系列第三凸块，其设置于所述凸柱上，以提供该屏蔽盖与该封埋装置间的电性及热性连接。

4.如权利要求1所述的半导体组件，其中，第二路由电路包括侧向延伸超过该封埋装置外围边缘的至少一导线。

5.如权利要求4所述的半导体组件，还包括：一系列端子，其电性耦接至该第二路由电路及该屏蔽盖，并环绕该封埋装置。

6.如权利要求5所述的半导体组件，还包括：一加强层，其覆盖所述端子的侧壁。

7.如权利要求5所述的半导体组件，还包括：一系列第四凸块，其设置于所述凸柱上，以提供该屏蔽盖与所述端子间的电性连接。

8.如权利要求6所述的半导体组件，还包括：一外部路由电路，其设置于该加强层的一外表面上，其中该外部路由电路电性耦接至所述端子。

9.如权利要求1所述的半导体组件，其中，该封埋装置还包括一系列端子，其位于该密封材中，且环绕该第一半导体芯片，并电性耦接至该第一路由电路及该屏蔽盖，且朝该密封材的一相反第二表面延伸。

10.如权利要求9所述的半导体组件，其中，该密封材中的所述端子借由该封埋装置的该第一路由电路，电性连接至所述凸柱及该屏蔽盖。

11.如权利要求9所述的半导体组件，其中，该封埋装置还包括一外部路由电路，其设置于该密封材的该第二表面上，并电性耦接至该密封材中的所述端子。

12.一种具有电磁屏蔽及散热特性的半导体组件制作方法，其包括：

提供一封埋装置，其包含一第一半导体芯片、一密封材及一第一路由电路，该第一路由电路设置于该密封材的一第一表面，其中该第一半导体芯片嵌埋于该密封材中，并电性耦接至该第一路由电路；

借由一系列第一凸块，将一第二半导体芯片电性耦接至该封埋装置的该第一路由电路；

提供一散热座，其包含一屏蔽盖、凸柱及一第二路由电路，其中该第二路由电路具有一贯穿开口，且设置于该屏蔽盖的一表面上，而所述凸柱自该屏蔽盖的该表面凸出，并被该第二路由电路侧向环绕；以及

将该散热座叠置于该封埋装置上，并借由一系列第二凸块，将该散热座的该第二路由电路电性耦接至该封埋装置的该第一路由电路，同时将该第二半导体芯片的位置对应该第二路由电路的该贯穿开口，并使该第二半导体芯片贴附至该屏蔽盖。

13.如权利要求12所述的制作方法，还包括：设置一系列第三凸块于所述凸柱上，以电性耦接该屏蔽盖与该封埋装置。

14.如权利要求12所述的制作方法，还包括：形成一系列端子，其电性耦接至该第二路由电路及该屏蔽盖，并环绕该封埋装置。

15.如权利要求14所述的制作方法，还包括：形成一加强层，其覆盖所述端子的侧壁。

16.如权利要求15所述的制作方法，还包括：形成一外部路由电路于该加强层的一外表面上，其中该外部路由电路电性耦接至该加强层中的所述端子。

17.如权利要求12所述的制作方法，其中，该封埋装置还包括一系列端子，其位于该密封材中，且环绕该第一半导体芯片，并电性耦接至该第一路由电路及该屏蔽盖。

18.如权利要求17所述的制作方法，其中，该封埋装置还包括一外部路由电路，其设置于该密封材的一相反第二表面上，并电性耦接至该密封材中的所述端子。