TWI443803B - 三維積體電路 - Google Patents

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TWI443803B TW100132705A TW100132705A TWI443803B TW I443803 B TWI443803 B TW I443803B TW 100132705 A TW100132705 A TW 100132705A TW 100132705 A TW100132705 A TW 100132705A TW I443803 B TWI443803 B TW I443803B
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Shih Wei Li
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Description

三維積體電路
本發明是有關於一種三維積體電路，且特別是有關於一種可測量其堆疊誤差之三維積體電路。
三維積體電路在半導體的應用中，對於積體電路空間的有效運用扮演相當重要的角色，其中應用積體電路而製成的元件，會隨著積體電路空間的運用影響其元件之大小。而在發展三維積體電路的同時，對於是否準確地在三維空間上組合位於不同晶圓之積體電路，會影響到三維積體電路之功能及效用。
一般測量三維積體電路是否準確堆疊之技術，通常是在各晶圓堆疊之接觸面分別刻以具有一定電阻值之兩條路徑，並且利用穿孔技術將路徑上之量測接點導通至晶圓表面。當兩條路徑之量測接點測量出相同之電阻值時，則代表該三維積體電路準確堆疊。反之，當兩條路徑之量測接點測量之電阻值不同時，則代表該三維積體電路並未準確堆疊，各晶圓之間存在一位移誤差量。然而，習知的測量方法無法得知該位移誤差量及位移方向為何，亦無法針對該位移誤差量進行修正。
本發明提出一種三維積體電路，其可測量三維積體電路因各晶圓堆疊而產生之位移誤差量，並可得知其方向及大小。
本發明提出一種三維積體電路，其包括一第一晶圓及一第二晶圓。第一晶圓包括一第一導電圖樣。第二晶圓包括一第二導電圖樣，且電性連接第一導電圖樣。第一晶圓與第二晶圓的位移量係根據第一導電圖樣及第二導電圖樣的電阻值來決定。
在本發明一實施例中，上述之第一導電圖樣包括多個方向導電圖樣及一第一中央導電圖樣。多個方向導電圖樣當中至少其中之一電性連接第二導電圖樣。第一中央導電圖樣配置於方向導電圖樣之間，並電性連接第二導電圖樣。第一晶圓與第二晶圓在不同方向上的位移量係根據第一中央導電圖樣、各對應的方向導電圖樣及第二導電圖樣的電阻值來決定。
在本發明之一實施例中，上述之第二導電圖樣包括一第二中央導電圖樣。第二中央導電圖樣電性連接第一導電圖樣。第一晶圓與第二晶圓在不同方向上的位移量係根據第一中央導電圖樣、各對應的方向導電圖樣及第二中央導電圖樣的電阻值來決定。
在本發明之一實施例中，上述之各方向導電圖樣包括多個金屬墊及多條金屬線。各金屬線電性連接對應的金屬墊。第一導電圖樣及第二導電圖樣的電阻值至少根據金屬線被第二導電圖樣短路的數目及被短路的金屬線的線寬來決定。
在本發明之一實施例中，上述之方向導電圖樣包括一個金屬墊、一摻雜區域及多條金屬線。金屬線經由摻雜區域電性連接至金屬墊。第一導電圖樣及第二導電圖樣的電阻值至少根據金屬線被第二導電圖樣短路的數目及被短路的金屬線的線間阻值來決定。
在本發明之一實施例中，上述之第一導電圖樣包括多個方向導電圖樣。方向導電圖樣電性連接第二導電圖樣。第一晶圓與第二晶圓在一特定方向上的位移量根據方向導電圖樣及第二導電圖樣的電阻值來決定。
在本發明之一實施例中，上述之第二導電圖樣包括島鏈狀導電圖樣。島鏈狀導電圖樣電性連接方向導電圖樣。第一導電圖樣及第二導電圖樣之電流係以串鏈(daisy chain)方式在方向導電圖樣及島鏈狀導電圖樣上流動。
在本發明之一實施例中，上述之各方向導電圖樣包括多個金屬墊、一摻雜區域及多條金屬線。金屬線經由摻雜區域電性連接至金屬墊。第一導電圖樣及第二導電圖樣的電阻值至少根據金屬線被第二導電圖樣短路的數目、方向導電圖樣的數目及被短路的金屬線的線間阻值來決定。
在本發明之一實施例中，上述之第一晶圓更包括一第三導電圖樣。第三導電圖樣與第一導電圖樣配置於第一晶圓的相對兩側。
在本發明之一實施例中，上述之第三導電圖樣包括多個金屬墊。第一導電圖樣及第二導電圖樣的電阻值係以金屬墊為量測接點量測而得。
在本發明之一實施例中，上述之第一導電圖樣與第三導電圖樣以直通矽晶穿孔(Through-Silicon Via，TSV)技術電性連接。
基於上述，在本發明之範例實施例中，藉由量測三維積體電路中各晶圓接觸面上導電圖樣之電阻值，可得知因各晶圓堆疊而產生之位移誤差量。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在測量積體電路時，首先必須面對的問題是如何在積體電路的表面測量積體電路內部之線路。在習知的技術中，通常用以直通矽晶穿孔(Through-Silicon Via，TSV)技術電性連接。利用直通矽晶穿孔技術對晶圓鑽以可電性導通之穿孔，並在晶圓之穿孔表面放置金屬墊做為測量之用。
圖1繪示本發明一實施例之三維積體電路100之示意圖。請參照圖1，本實施例之三維積體電路100包括一第一晶圓110及一第二晶圓120，其中第一晶圓110堆疊於第二晶圓120之上。在本實施例中，第一晶圓110包括一第一導電圖樣112及一第三導電圖樣114，兩者分別配置於第一晶圓110之表面S1、S3。第二晶圓120包括一第二導電圖樣122，其配置於第二晶圓120之表面S2，並電性連接至第一導電圖樣112。在本實施例中，第一導電圖樣112及第三導電圖樣114係利用多個直通矽晶穿孔116彼此電性連接，以使電性量測裝置(未繪示)可透過第三導電圖樣114的多個金屬墊量測第一導電圖樣112及第二導電圖樣122的電阻值。而第一晶圓110與第二晶圓120的位移量係根據第一導電圖樣112及第二導電圖樣122的電阻值來決定。
圖2A繪示圖1實施例之第一導電圖樣112的配置示意圖。請參照圖1及圖2A，在本實施例中，第一導電圖樣112包括一中央導電圖樣C1及多個方向導電圖樣112U、112D、112L、112R。中央導電圖樣C1配置於方向導電圖樣112U、112D、112L、112R之間，並電性連接第二導電圖樣122。在此，中央導電圖樣C1為一矩形之金屬墊，且配置於第一導電圖樣112之中間位置，但本發明並不限於此。
在本實施例中，方向導電圖樣112U、112D、112L、112R分別包括多個金屬墊及多條金屬線。各金屬墊依序對應連接各金屬線。在本實施例中，方向導電圖樣112U、112D、112L、112R，分別配置於第一導電圖樣112之上、下、左、右，且中央導電圖樣C1被方向導電圖樣112U、112D、112L、112R所包圍。在本實施例中，第一導電圖樣112及第二導電圖樣122的電阻值至少係根據金屬線ML被第二導電圖樣122短路的數目及被短路的金屬線ML的線寬來決定。此點將於稍後搭配第二導電圖樣122進行說明。應注意的是，上述之「上」、「下」、「左」、「右」方向係參照圖2A說明時的參考，並不用以限定本發明之方向導電圖樣的配置方式。
圖2B繪示圖1實施例之第二導電圖樣122的配置示意圖。請參照圖1至圖2B，本實施例之第二導電圖樣122包括一中央導電圖樣C2。中央導電圖樣C2係根據中央導電圖樣C1的位置，對應地配置在第二晶圓120之表面S2。為搭配第一導電圖樣112的中央導電圖樣C1，中央導電圖樣C2例如也是一矩形之金屬墊，但本發明並不限於此。在第一晶圓110及第二晶圓120堆疊時，若兩者之間的堆疊無誤差，則中央導電圖樣C2實質上會與中央導電圖樣C1重疊。相反地，若兩者之間的堆疊有所誤差，則中央導電圖樣C2不僅會與中央導電圖樣C1重疊，也會與方向導電圖樣112U、112D、112L、112R的部分金屬線ML重疊，而導致第一晶圓110及第二晶圓120之間因不同的堆疊關係，而存在不同的導通情況。換句話說，第一導電圖樣112及第二導電圖樣122的導通情況至少係根據金屬線ML被第二導電圖樣122短路的數目。
圖2C繪示圖1實施例之第三導電圖樣114的配置示意圖。請參照圖1至圖2C，本實施例之第三導電圖樣114相對於第一導電圖樣112配置在第一晶圓110之表面S3。第三導電圖樣114包括多個金屬墊，其金屬墊係對應第一導電圖樣110一對一地配置，並利用各直通矽晶穿孔電性連接至位在第一晶圓110之表面S1的金屬墊。電性量測裝置(未繪示)透過位於第三導電圖樣114之金屬墊，可量測第一導電圖樣112及第二導電圖樣122的導通情況。
圖3繪示圖1實施例之第一導電圖樣112及第二導電圖樣122之錯位示意圖。請參照圖1至圖3，在本實施例中，若第一導電圖樣112及第二導電圖樣122之間的堆疊有所誤差，則中央導電圖樣C2不僅會與中央導電圖樣C1重疊，也會與方向導電圖樣112U、112D、112L、112R的部分金屬線ML重疊，而導致第一晶圓110及第二晶圓120之間因不同的堆疊位移誤差，而存在不同的短路情況。
詳細而言，在圖1的架構中，三維積體電路100包括多個直通矽晶穿孔116及簡易的金屬連線(即金屬線及金屬墊)。藉此，在第一晶圓110及第二晶圓120接合後，其各方向所產生的位移量(即對準上的誤差)即可被量測而得，其工作原理如下。當第一晶圓110及第二晶圓120接合後，第二晶圓120之表面S2上的中央導電圖樣C2會與第一晶圓110之表面S1上的金屬線ML有所碰觸，而使得對應中央導電圖樣C1的直通矽晶穿孔116和對應其他金屬墊的直通矽晶穿孔116有所導通。藉由導通的個數及導通的位置即可得知第一晶圓110及第二晶圓120接合後的對準誤差。
舉例而言，在圖3中，第一晶圓110及第二晶圓120接合後產生了誤差，會使得金屬墊L1、L2、L3、金屬墊B1、B2及中央導電圖樣C1短路，其餘金屬連線為斷路。因此，三維積體電路100之位移誤差為左邊3個線寬W及下方2個線寬W。換句話說，第一導電圖樣112及第二導電圖樣122的電阻值至少係根據金屬線ML被第二導電圖樣122短路的數目及被短路的金屬線ML的線寬來決定。並且，第一晶圓110與第二晶圓120的位移量係根據第一導電圖樣112及第二導電圖樣122的導通的情況來決定。亦即，位移量等於金屬線ML被第二導電圖樣122短路的數目乘上金屬線ML的線寬。在本實施例中，晶圓的位移量根據導電圖樣的導通數目(低阻值個數)來決定的方式例如是在一查找表中記錄晶圓位移量與導電圖樣電阻值的對應關係。當導電圖樣的低電阻值被量到後，利用該查找表所記錄的對應關係，晶圓的位移量即可被決定。另外，該查找表所記錄的對應關係則依據第一導電圖樣112及第二導電圖樣122設計架構的不同而有所差異。
因此，本實施例之三維積體電路100至少包括製作簡單、判別方便(即使用電性來判別位移誤差)、及使用金屬線的導通與否來判別，不需使用任何主被動元件等優點。另外，本實施例之第一導電圖樣112於製作時不需使用摻雜的製程，可減少熱積存(thermal budget)的現象。
應注意的是，在本實施例中，金屬墊的數目及金屬線ML的線寬大小並不用以限定本發明。設計者可依實際設計需求來調整方向導電圖樣112U、112D、112L、112R的金屬墊之數目，四者不需相同。並且，各金屬線ML的線寬大小也可任意調整，不需每條金屬線的線寬皆相同。
圖4繪示本發明另一實施例之三維積體電路100’之示意圖。請參照圖1及圖4，本實施例之三維積體電路100’類似圖1實施例之三維積體電路100，惟兩者之間主要的差異例如在於：本實施例之三維積體電路100’的第一導電圖樣112’及第三導電圖樣116’具有數量較少的金屬墊。
詳細而言，圖5A繪示圖4實施例之第一導電圖樣112’的配置示意圖。請參照圖4至圖5A，相較於圖1的實施例，本實施例之方向導電圖樣112U’、112D’、112L’、112R’分別包括一個金屬墊、一摻雜區域及多條金屬線。以方向導電圖樣112D’為例，方向導電圖樣112D’包括金屬墊D、摻雜區域113及多條金屬線ML。其中，摻雜區域113例如是在製作三維積體電路100的摻雜區域時同時製作，用以使金屬墊C3與該等金屬線ML彼此導通。金屬線ML係平行排列於其對應的摻雜區域113上。
圖5B繪示圖4實施例之第二導電圖樣122’的配置示意圖。請參照圖4至圖5B，類似於圖2B的第二導電圖樣122，本實施例之第二導電圖樣122’包括一中央導電圖樣C4，其係搭配中央導電圖樣C3而對應地配置於第二導電圖樣122’的中間位置，且中央導電圖樣C2例如也是一矩形之金屬墊，但本發明並不限於此。
圖5C繪示圖4實施例之第三導電圖樣114’的配置示意圖。請參照圖4至圖5C，相較於圖2C的實施例，由於本實施例之各方向導電圖樣僅包含一個金屬墊，因此第三導電圖樣114’僅需對應地配置五個金屬墊(包含對應中央導電圖樣C3的一個金屬墊)。進而，根據第一導電圖樣112’及第三導電圖樣114’金屬墊的數目，第一晶圓110’僅需包含五個直通矽晶穿孔116’。因此，本實施例之三維積體電路100’至少包括製作簡單、使用數量較少的直通矽晶穿孔、以及成本低廉等優點。
圖6繪示圖4實施例之第一導電圖樣112’及第二導電圖樣122’之錯位示意圖。請參照圖4至圖6，在本實施例中，若第一導電圖樣112’及第二導電圖樣122’之間的堆疊有所誤差，則中央導電圖樣C4不僅會與中央導電圖樣C3重疊，也會與方向導電圖樣112U’、112D’、112L’、112R’的部分金屬線ML重疊，而導致第一晶圓110’及第二晶圓120’之間因不同的堆疊關係，而存在不同的電阻值。
詳細而言，在圖4的架構中，三維積體電路100’利用摻雜的方式使各方向導電圖樣之金屬線間有著固定的阻值。一但第一晶圓110’及第二晶圓120’產生了位移，其會使第二晶圓120’之表面S2’上的中央導電圖樣C3與第一晶圓110’之表面S1’上的金屬線ML有所碰觸，而使得受中央導電圖樣C3碰觸的特定金屬線ML會短路而不會被金屬線ML下方的摻雜區域113的阻值所影響。接著，再藉由直通矽晶穿孔116’量測第一晶圓110’之表面S3’上的金屬墊，即可得知第一導電圖樣112’及第二導電圖樣122’的電阻值。根據此電阻值，即可判別出第一晶圓110’及第二晶圓120’的位移誤差量。
舉例而言，在圖6中，第一晶圓110及第二晶圓120接合後產生了誤差，相對於中央導電圖樣C3，中央導電圖樣C4向左下方位移，如圖6所示。若每個金屬線的線間阻值為r，各方向導電圖樣之金屬墊L、U、R、D與中央導電圖樣C3間的阻值為RW ，則可得到第一導電圖樣112’及第二導電圖樣122’的多個電阻值關係如下：
RC3U =RC3R =RW ；
RC3L =RW -4×r；
RC3D =RW -2×r，
其中RC3U 、RC3R 、RC3L 、RC3D 分別代表中央導電圖樣C3與方向導電圖樣112U’、112R’、112L’、112D’的電阻值。
換句話說，第一導電圖樣112’及第二導電圖樣122’的電阻值至少係根據金屬線被第二導電圖樣122’短路的數目及被短路的金屬線的線間阻值來決定。並且，第一晶圓110’與第二晶圓120’的位移量係根據第一導電圖樣112’及第二導電圖樣122’的電阻值來決定。亦即，位移量等於方向導電圖樣之金屬墊與中央導電圖樣間的阻值減去金屬線ML被第二導電圖樣122’短路的數目乘上金屬線ML的線間阻值。
圖7繪示本發明另一實施例之三維積體電路100”之示意圖。請參照圖4及圖7，本實施例之三維積體電路100”類似圖4實施例之三維積體電路100’，惟兩者之間主要的差異例如在於：本實施例之第一導電圖樣112”係包括多個沿著一特定方向排列之方向導電圖樣112Y，以及本實施例之第二導電圖樣122”包括一島鏈狀導電圖樣，其電性連接方向導電圖樣112Y。
詳細而言，圖8A繪示圖7實施例之第一導電圖樣112”的配置示意圖。請參照圖7及圖8A，本實施例之各方向導電圖樣112Y包括兩個金屬墊Y1、Y2、一摻雜區域113’及多條金屬線ML。其中，摻雜區域113’例如是在製作三維積體電路100的摻雜區域時同時製作，用以使各方向導電圖樣之金屬墊Y1、Y2與其金屬線ML彼此導通。金屬線ML係平行排列於其對應的摻雜區域113’上。在本實施例中，方向導電圖樣112Y係沿著水平方向排列，用以量測第一晶圓110”與第二晶圓120”的在垂直方向上的位移量。應注意的是，上述之「垂直」、「水平」方向係參照圖8A說明時的參考，並不用以限定本發明之方向導電圖樣的配置方式。
圖8B繪示圖7實施例之第二導電圖樣122”的配置示意圖。請參照圖7至圖8B，本實施例之第二導電圖樣122”包括多個矩形金屬墊I1、I2、I3、I4，其搭配第一導電圖樣112”的配置關係，而排列如圖8B所示的鏈狀圖案，因此稱之為島鏈狀導電圖樣，其並非用以限定本發明之第二導電圖樣122”。其中，第一導電圖樣112”及第二導電圖樣122”的電阻值至少係根據金屬線ML被第二導電圖樣122”短路的數目、方向導電圖樣112Y的數目及被短路的金屬線的線間阻值來決定。
圖8C繪示圖7實施例之第三導電圖樣114”的配置示意圖。請參照圖7至圖8C，本實施例之第三導電圖樣114”包括多個矩形金屬墊，其係搭配第一導電圖樣112”而配置如圖8C所示。在本實施例中，第三導電圖樣114”僅包括兩個矩形金屬墊，當第一導電圖樣112”與第二導電圖樣122”接觸時，透過該兩個矩形金屬墊即可達到量測之目的。換句話說，本實施例之第一導電圖樣112”及第三導電圖樣114”之間只需要兩個直通矽晶穿孔116”連接即可量測到第一導電圖樣112”與第二導電圖樣122”的電阻值，可有效降地製作成本。
進一步而言，圖9繪示圖7實施例之第一導電圖樣112”及第二導電圖樣122”之錯位示意圖。請參照圖7至圖9，在本實施例中，若第一導電圖樣112”及第二導電圖樣122”之間的堆疊在垂直方向有所誤差，則第二導電圖樣122”不僅會與各方向導電圖樣112Y的金屬墊Y1、Y2重疊，也會與其部分金屬線ML重疊，而導致第一晶圓110，，及第二晶圓120”之間因不同的堆疊關係，而存在不同的電阻值。
在圖7的架構中，其工作原理係利用摻雜的方式使第一晶圓110”之表面S1”上的每一金屬線ML具有一定的電阻值。此時，若第一晶圓110”及第二晶圓120”因接合而產生了一個垂直的位移，則在量測時產生的電流會以一串鏈(daisy chain)方式在第一導電圖樣112”及第二導電圖樣122”之間流動。此串鏈電流會將因位移而產生的電阻值增強。
舉例而言，在圖7中，第一晶圓110”及第二晶圓120”接合後產生了誤差，相對於第一導電圖樣112”，第二導電圖樣122”向下方位移，如圖9所示。若每個金屬線的線間阻值為ρ，方向導電圖樣之數目為m，且金屬線ML被第二導電圖樣122’短路的數目為n，則由左下方的金屬墊Y2及右上方的金屬墊Y1間所量得的電阻值△R，其計算方式如下：
△R=m×n×ρ
在本實施例中，m=3；n=9。換句話說，第一導電圖樣112”及第二導電圖樣122”的電阻值至少係根據金屬線ML被第二導電圖樣短路122”的數目、方向導電圖樣112Y的數目及被短路的金屬線的線間阻值來決定。設計者可以實際需求調整方向導電圖樣之數目為m及金屬線ML被第二導電圖樣122’短路的數目為n，因此可有效增強因第一晶圓110”及第二晶圓120”之位移而產生的電阻值，以增加位移量測的靈敏度。另外，圖1之實施例或圖4之實施例也可搭配圖7之實施例，以使位移量的量測靈敏度提高。
應注意的是，在本實施例中，方向導電圖樣係沿著水平方向排列，用以量測第一晶圓110”與第二晶圓120”的在垂直方向上的位移量，但本發明並不限於此。在其他實施例中，方向導電圖樣也可以沿著垂直方向排列，用以量測第一晶圓110”與第二晶圓120”的在水平方向上的位移量。在另一實施例中，三維積體電路100”亦可配置兩組在不同方向上排列的方向導電圖樣，以量測不同方向上的位移。
綜上所述，在本發明之範例實施例中，藉由量測三維積體電路中各晶圓接觸面上導電圖樣之電阻值，可得知因各晶圓堆疊而產生之位移誤差量。此外，本發明之範例實施例的架構亦可同一三維積體電路中實施，以提高位移誤差量的量測靈敏度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、100’、100”．．．三維積體電路
110、110’、110”．．．第一晶圓
112、112’、112”．．．第一導電圖樣
112U、112D、112L、112R、112U’、112D’、112L’、112R’．．．方向導電圖樣
113、113’．．．摻雜區域
114、114’、114”．．．第三導電圖樣
116、116’、116”‧‧‧直通矽晶穿孔
120、120’、120”‧‧‧第二晶圓
122、122’、122”‧‧‧第二導電圖樣
S1、S3‧‧‧第一晶圓之表面
S2‧‧‧第二晶圓之表面
C1、C2、C3、C4‧‧‧中央導電圖樣
ML‧‧‧金屬線
W‧‧‧金屬線的線寬
T1~T5、B1~B5、R1~R5、L1~L5、L、R、U、D、Y1~Y2、I1~I2‧‧‧金屬墊
圖1繪示本發明一實施例之三維積體電路100之示意圖。
圖2A繪示圖1實施例之第一導電圖樣112的配置示意圖。
圖2B繪示圖1實施例之第二導電圖樣122的配置示意圖。
圖2C繪示圖1實施例之第三導電圖樣114的配置示意圖。
圖3繪示圖1實施例之第一導電圖樣112及第二導電圖樣122之錯位示意圖。
圖4繪示本發明另一實施例之三維積體電路100’之示意圖。
圖5A繪示圖4實施例之第一導電圖樣112’的配置示意圖。
圖5B繪示圖4實施例之第二導電圖樣122’的配置示意圖。
圖5C繪示圖4實施例之第三導電圖樣114’的配置示意圖。
圖6繪示圖4實施例之第一導電圖樣112’及第二導電圖樣122’之錯位示意圖。
圖7繪示本發明另一實施例之三維積體電路100”之示意圖。
圖8A繪示圖7實施例之第一導電圖樣112”的配置示意圖。
圖8B繪示圖7實施例之第二導電圖樣122”的配置示意圖。
圖8C繪示圖7實施例之第三導電圖樣114”的配置示意圖。
圖9繪示圖7實施例之第一導電圖樣112”及第二導電圖樣122”之錯位示意圖。
100．．．三維積體電路
110．．．第一晶圓
112．．．第一導電圖樣
114．．．第三導電圖樣
116．．．直通矽晶穿孔
120．．．第二晶圓
122．．．第二導電圖樣
S1、S3．．．第一晶圓之表面
S2．．．第二晶圓之表面

Claims (13)

  1. 一種三維積體電路，包括：一第一晶圓，包括一第一導電圖樣；一第二晶圓，包括一第二導電圖樣，電性連接該第一導電圖樣，其中該第一晶圓與該第二晶圓的位移量係根據該第一導電圖樣及該第二導電圖樣的電阻值來決定，其中該第一導電圖樣包括：多個方向導電圖樣，該些方向導電圖樣當中至少其中之一電性連接該第二導電圖樣；以及一第一中央導電圖樣，配置於該些方向導電圖樣之間，並電性連接該第二導電圖樣，其中該第一晶圓與該第二晶圓在不同方向上的位移量係根據該第一中央導電圖樣、各該對應的方向導電圖樣及該第二導電圖樣的電阻值來決定。
  2. 如申請專利範圍第1項所述之三維積體電路，其中該第二導電圖樣包括：一第二中央導電圖樣，電性連接該第一導電圖樣，其中該第一晶圓與該第二晶圓在該些不同方向上的位移量係根據該第一中央導電圖樣、各該對應的方向導電圖樣及該第二中央導電圖樣的電阻值來決定。
  3. 如申請專利範圍第1項所述之三維積體電路，其中各該方向導電圖樣包括：多個金屬墊；以及 多條金屬線，各該金屬線電性連接對應的該些金屬墊，其中該第一導電圖樣及該第二導電圖樣的電阻值至少係根據該些金屬線被該第二導電圖樣短路的數目及被短路的該些金屬線的線寬來決定。
  4. 如申請專利範圍第1項所述之三維積體電路，其中各該方向導電圖樣包括：一個金屬墊；一摻雜區域；以及多條金屬線，該些金屬線係經由該摻雜區域電性連接至該金屬墊，其中該第一導電圖樣及該第二導電圖樣的電阻值至少係根據該些金屬線被該第二導電圖樣短路的數目及被短路的該些金屬線的線間阻值來決定。
  5. 如申請專利範圍第1項所述之三維積體電路，其中該第一晶圓更包括：一第三導電圖樣，該第三導電圖樣與該第一導電圖樣係配置於該第一晶圓的相對兩側。
  6. 如申請專利範圍第5項所述之三維積體電路，其中該第三導電圖樣包括多個金屬墊，該第一導電圖樣及該第二導電圖樣的電阻值係以該些金屬墊為量測接點量測而得。
  7. 如申請專利範圍第5項所述之三維積體電路，其中該第一導電圖樣與該第三導電圖樣係以直通矽晶穿孔技術 電性連接。
  8. 一種三維積體電路，包括：一第一晶圓，包括一第一導電圖樣；一第二晶圓，包括一第二導電圖樣，電性連接該第一導電圖樣，其中該第一晶圓與該第二晶圓的位移量係根據該第一導電圖樣及該第二導電圖樣的電阻值來決定，其中該第二導電圖樣包括：一島鏈狀導電圖樣，電性連接多個方向導電圖樣，並且該些方向導電圖樣與該島鏈狀導電圖樣以串鏈方式排列，其中該島鏈狀導電圖案包括多個第一金屬墊，於量測時所產生的電流係從該些第一金屬墊其中之一流入並且從該些第一金屬墊其中之另一流出。
  9. 如申請專利範圍第8項所述之三維積體電路，其中該第一導電圖樣包括：該些方向導電圖樣，電性連接該第二導電圖樣，其中該第一晶圓與該第二晶圓在一特定方向上的位移量係根據該些方向導電圖樣及該第二導電圖樣的電阻值來決定。
  10. 如申請專利範圍第9項所述之三維積體電路，其中各該方向導電圖樣包括：多個第二金屬墊；一摻雜區域；以及 多條金屬線，該些第二金屬線係經由該摻雜區域電性連接至該些金屬墊，其中該第一導電圖樣及該第二導電圖樣的電阻值至少係根據該些金屬線被該第二導電圖樣短路的數目、該些方向導電圖樣的數目及被短路的該些金屬線的線間阻值來決定。
  11. 如申請專利範圍第8項所述之三維積體電路，其中該第一晶圓更包括：一第三導電圖樣，該第三導電圖樣與該第一導電圖樣係配置於該第一晶圓的相對兩側。
  12. 如申請專利範圍第11項所述之三維積體電路，其中該第三導電圖樣包括多個第三金屬墊，該第一導電圖樣及該第二導電圖樣的電阻值係以該些第三金屬墊為量測接點量測而得。
  13. 如申請專利範圍第11項所述之三維積體電路，其中該第一導電圖樣與該第三導電圖樣係以直通矽晶穿孔技術電性連接。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309882B (zh) * 2020-09-21 2022-06-07 中国电子科技集团公司第十三研究所 三维集成器件焊接可靠性试验方法及监测系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571538A (en) 1983-04-25 1986-02-18 Rockwell International Corporation Mask alignment measurement structure for semiconductor fabrication
US6380554B1 (en) * 1998-06-08 2002-04-30 Advanced Micro Devices, Inc. Test structure for electrically measuring the degree of misalignment between successive layers of conductors
KR100273317B1 (ko) 1998-11-04 2000-12-15 김영환 반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트패턴의 구조와 그 측정방법
JP3306505B2 (ja) * 1999-07-15 2002-07-24 独立行政法人産業技術総合研究所 フリップチップ接続アライメント精度評価方法
US6383827B1 (en) * 2000-04-17 2002-05-07 Advanced Micro Devices, Inc. Electrical alignment test structure using local interconnect ladder resistor
TW477019B (en) * 2000-09-15 2002-02-21 Promos Technologies Inc Via chain structure and process with testing potential
JP4401070B2 (ja) * 2002-02-05 2010-01-20 ソニー株式会社 半導体装置内蔵多層配線基板及びその製造方法
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
KR100575619B1 (ko) * 2003-10-08 2006-05-03 매그나칩 반도체 유한회사 테스트 패턴
JP2005340696A (ja) * 2004-05-31 2005-12-08 Nec Yamaguchi Ltd プローブ針の位置検出方法、半導体装置および半導体検査装置
KR100621960B1 (ko) * 2005-05-19 2006-09-08 인터내셔널 비지네스 머신즈 코포레이션 3차원 디바이스 제조 방법
US7598523B2 (en) * 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
US7528492B2 (en) * 2007-05-24 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Test patterns for detecting misalignment of through-wafer vias
US7514276B1 (en) * 2008-08-12 2009-04-07 International Business Machines Corporation Aligning stacked chips using resistance assistance
JP2010087273A (ja) * 2008-09-30 2010-04-15 Panasonic Corp 電子デバイス及びその製造方法
US8343781B2 (en) * 2010-09-21 2013-01-01 International Business Machines Corporation Electrical mask inspection

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