KR20120071538A - 3차원 집적 회로를 위한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로 - Google Patents

3차원 집적 회로를 위한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로 Download PDF

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Abstract

전류 측정 소자는 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴을 포함한다. 제1 전도성은 패턴 기판의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴은 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 따라서, 전류 측정 소자는 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류의 세기를 정밀하게 측정할 수 있다.

Description

3차원 집적 회로를 위한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로{Current measuring element for three dimensional integrated circuit, method of manufacturing the same and current measuring circuit including the same}
본 발명은 전류 측정에 관한 것으로서, 보다 상세하게는 재배선층에 흐르는 전류를 측정하는 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로에 관한 것이다.
반도체 칩의 소형화 및 경량화가 요구됨에 따라, 최근에는 적층 칩 패키지(stacked chip package)와 같은 3차원 집적 회로(three dimensional integrated circuit)가 연구되고 있으며, 특히 칩 사이를 직접 관통하여 전기적 신호를 전송하는 관통 실리콘 비아(through silicon via; TSV) 기술이 사용되고 있다. 일반적으로 관통 실리콘 비아를 포함하는 이종 칩을 적층하기 위하여 배선을 재배치하는 재배선층(redistribution layer; RDL)이 칩의 기판에 형성된다. 재배선층에 형성된 도전 경로에 흐르는 전류를 측정하기 위하여 전류 프로브(current probe), 근접 전자계 프로브(near-field probe) 등이 이용된다. 전류 프로브를 이용하는 방법은 일반적으로 전류를 측정해야 하는 재배선층에 인쇄 회로 기판(printed circuit board; PCB) 레벨의 추가적인 외부 배선이나 구조들을 필요로 한다. 이와 같은 추가적인 배선 및 구조들은 결국 기생 저항(parasitic resistance) 및 기생 인덕턴스(parasitic inductance)를 발생시키고, 측정되는 전류의 특성을 변화시키므로, 실제 흐르는 전류를 정확히 측정할 수 없는 어려움이 있다. 근접 전자계 프로브는 간접적으로 재배선층에 흐르는 전류를 측정하기 때문에, 전류 흐름에 대한 경향은 확인해 볼 수 있으나, 정확한 전류 측정을 해야 하는 경우에는 신뢰성이 떨어지는 어려움이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로를 위해 재배선층에 형성된 전류 측정 소자를 제공하는 것이다.
본 발명의 다른 목적은 3차원 집적 회로를 위해 재배선층에 형성된 전류 측정 소자의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 3차원 집적 회로를 위해 재배선층에 형성된 전류 측정 소자를 포함하는 전류 측정 회로를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 전류 측정 소자는 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴을 포함한다. 상기 제1 도전성 패턴은 기판의 제1 면에 형성된다. 상기 적어도 하나의 제2 도전성 패턴은 상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 상기 전류 측정 소자는 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정한다.
상기 재배선층은 3차원 집적 회로를 제조하기 위하여 상기 기판에 형성된 관통 실리콘 비아들(through silicon via)의 배선을 위하여 형성된 층일 수 있다.
상기 재배선층은 상기 적어도 하나의 제2 도전성 패턴을 형성하기 위한 적어도 하나의 금속층을 포함할 수 있고, 상기 기판은 반도체 칩 또는 실리콘 인터포저를 형성하기 위한 기판일 수 있다.
상기 적어도 하나의 제2 도전성 패턴은 복수의 제1 전도성 서브 패턴들 및 복수의 제2 전도성 서브 패턴들을 포함할 수 있다. 상기 제1 전도성 서브 패턴들은 상기 제1 도전성 패턴과 나란히 형성될 수 있다. 상기 복수의 제2 전도성 서브 패턴들은 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성될 수 있다. 상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 제2 면과 평행한 제3 면에 상기 코일 구조의 도전 경로를 형성할 수 있다.
상기 적어도 하나의 제2 도전성 패턴은 한 쌍의 도전성 패턴들을 포함할 수 있다. 상기 한 쌍의 도전성 패턴들은 상기 제1 도전성 패턴을 중심으로 대향하여 배치되고, 서로 전기적으로 연결될 수 있다.
상기 한 쌍의 도전성 패턴들은 상기 제2 면과 평행한 면 상에서 서로 반대 방향으로 회전하는 코일 구조의 도전 경로들을 각각 형성하도록 형성될 수 있다.
상기 기판의 상기 제1 면은 상기 제2 면과 대향할 수 있다.
상기 기판의 상기 제1 면은 상기 제2 면과 동일한 면이고, 상기 제1 도전성 패턴은 상기 재배선층에 형성될 수 있다.
상기 전류 측정 소자는, 상기 제1 도전성 패턴과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 관통 실리콘 비아(through silicon via)를 더 포함할 수 있다.
상기 전류 측정 소자는, 상기 적어도 하나의 제2 도전성 패턴과 전기적으로 연결되고, 상기 제2 면과 대향하는 상기 기판의 제4 면으로 관통하여 형성되는 관통 실리콘 비아를 더 포함할 수 있다.
본 발명의 실시예들에 따른 전류 측정 소자는 제1 도전성 패턴 및 제2 도전성 패턴을 포함한다. 상기 제1 도전성 패턴은 기판의 재배선층에 형성된다. 상기 제2 도전성 패턴은 상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된다. 상기 제2 도전성 패턴은 복수의 제1 전도성 서브 패턴들 및 복수의 제2 전도성 서브 패턴들을 포함한다. 상기 복수의 제1 전도성 서브 패턴들은 상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된다. 상기 복수의 제2 전도성 서브 패턴들은 상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된다. 상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성한다. 상기 전류 측정 소자는 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정한다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 전류 측정 소자의 제조 방법에서는, 제1 도전성 패턴이 기판의 재배선층(redistribution layer)에 형성되고, 적어도 하나의 제2 도전성 패턴이 상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 재배선층에 형성된다.
상술한 본 발명의 또 다른 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 전류 측정 회로는 제1 기판 및 전류 측정 소자를 포함한다. 상기 제1 기판에는 소자들이 형성된다. 상기 전류 측정 소자는 상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결된다. 상기 전류 측정소자는 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴을 포함한다. 상기 제1 도전성 패턴은 제2 기판의 제1 면에 형성된다. 상기 적어도 하나의 도전성 패턴은 상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 제2 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 상기 전류 측정 회로는 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정한다.
상기 소자들은 상기 제1 도전성 패턴 및 상기 코일 구조의 도전 경로 사이의 상호 임피던스 및 상기 유도 전압을 측정하기 위한 반도체 회로를 구성할 수 있다.
본 발명의 실시예들에 따른 전류 측정 회로는 제1 기판 및 전류 측정 소자를 포함한다. 상기 제1 기판에는 소자들이 형성된다. 상기 전류 측정 소자는 상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결된다. 상기 전류 측정 소자는 제1 도전성 패턴 및 제2 도전성 패턴을 포함한다. 상기 제1 도전성 패턴은 제2 기판의 재배선층에 형성된다. 상기 제2 도전성 패턴은 상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된다. 상기 제2 도전성 패턴은 복수의 제1 전도성 서브 패턴들 및 복수의 제2 전도성 서브 패턴들을 포함한다. 상기 복수의 제1 전도성 서브 패턴들은 상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된다. 상기 복수의 제2 전도성 서브 패턴들은 상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된다. 상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성한다. 상기 전류 측정 소자는 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정한다.
상기와 같은 본 발명의 실시예들에 따르면, 3차원 집적 회로를 위한 재배선층에 흐르는 전류를 측정하는 전류 측정 소자에 있어서, 측정 대상 전류가 흐르는 재배선층의 도전성 패턴의 주변에 코일 구조의 도전 경로를 형성함으로써, 작은 사이즈로 정밀한 전류 측정 소자를 구현할 수 있다.
또한 본 발명의 실시예들에 따른 전류 측정 회로는 복수의 기판 또는 단일의 기판에 형성된 전류 측정 소자를 포함함으로써 정확하게 관통 실리콘 비아에 흐르는 전류를 측정할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전류 측정 소자의 일 예를 나타내는 평면도이다.
도 2a 및 도 2b는 도 1의 전류 측정 소자의 예들을 나타내는 사시도들이다.
도 3a 및 도 3b는 도 2의 전류 측정 소자들의 예들을 각각 나타내는 단면도들이다.
도 4는 도 3a의 전류 측정 소자의 일 예를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전류 측정 장치의 또 다른 예를 나타내는 평면도이다.
도 6a 및 도 6b는 도 5의 전류 측정 소자의 예들을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 전류 측정 회로의 일 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전류 측정 회로의 다른 일 예를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 전류 측정 소자의 일 예를 나타내는 평면도이다.
도 1을 참조하면, 전류 측정 소자(100)는 제1 도전성 패턴(110) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 제1 도전성 패턴(110)은 기판(170)의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴(120)은 제1 도전성 패턴(110) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판(170)의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 실시예에 따라, 상기 제1 면과 상기 제 2면은 서로 실질적으로 동일한 면일 수도 있고, 기판(170)의 상면 및 상기 상면에 대향하는 하면과 같이 기판(170)의 서로 다른 면들 일 수도 있다. 상기 재배선층에 대하여는 도 3a 및 도 3b를 참조하여 후술한다. 전류 측정 소자(100)는 제1 도전성 패턴(110)에 흐르는 입력 전류(I)에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류(I)의 세기를 측정한다. 제1 도전성 패턴(110)은 제1 포트(P1)를 가질 수 있고, 상기 코일 구조의 도전 경로는 양 끝에 두 개의 단자들(P2, P3)을 가질 수 있다.
적어도 하나의 제2 도전성 패턴(120)은 복수의 제1 전도성 서브 패턴들 및 복수의 제2 전도성 서브 패턴들을 포함할 수 있다. 설명의 편의를 위하여, 적어도 하나의 제2 도전성 패턴(120)이 하나의 코일 구조를 형성하는 경우를 도 1에 도시하였으나, 적어도 하나의 제2 도전성 패턴(120)이 포함할 수 있는 코일 구조의 도전 경로의 개수는 제한되지 않는다.
상기 제1 전도성 서브 패턴들은 제1 도전성 패턴(110)과 나란히, 예를 들면, 도 1의 y축 방향으로, 형성될 수 있다. 상기 복수의 제2 전도성 서브 패턴들은 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어, 예를 들면, 도 1의 x축 방향으로, 형성될 수 있다. 상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 제2 면과 평행한 제3 면에 상기 코일 구조의 도전 경로를 형성할 수 있다.
도 1의 전류 측정 소자(100)를 이용하여 입력 전류(I)의 제1 도전성 패턴(110)에 흐르는 입력 전류(I)의 세기를 구하는 과정을 설명한다. 입력 전류(I)의 세기를 직접적으로 측정하는 것이 아니라, 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압, 즉 상기 도전 경로의 두 단자들(P2, P3) 사이의 전위차 및 제1 도전성 패턴(110)과 상기 도전 경로 사이의 상호 임피던스를 측정함으로써, 입력 전류(I)의 세기를 계산할 수 있다. 상기 도전 경로 상의 내부 임피던스가 무시할 수 있을 정도로 작은 경우에는, 입력 전류(I)의 세기는 상기 도전 경로의 양 끝단(P2, P3) 사이의 전위차를 제1 도전성 패턴(110)과 상기 도전 경로 사이의 상호 임피던스로 나누어서 계산될 수 있다. 즉, 하기의 [수학식 1]을 이용하여 입력 전류(I)의 세기가 계산될 수 있다.
[수학식 1]
I=V/Z
상기 [수학식 1]에 있어서, I는 입력 전류(I)의 세기, V는 입력 전류(I)의 세기는 상기 도전 경로의 단자들(P2, P3) 사이의 전위차, Z는 제1 도전성 패턴(110)과 상기 도전 경로, 즉, 제2 도전성 패턴(120) 사이의 상호 임피던스를 나타낸다.
상기 도전 경로의 한쪽 끝 단자(P3)에는 기준 전압, 예를 들면, 접지 전압(ground)이 인가될 수 있다. 이 경우에, 상기 도전 경로의 다른 쪽 끝 단자(P2)를 제2 포트(P2)라고 명명한다. 제1 도전성 패턴(110)과 상기 도전 경로 사이의 상호 임피던스(Z)는 상기 도전 경로의 제2 포트(P2)와 제1 도전성 패턴(110)의 제1 포트(P1) 사이의 임피던스를 측정함으로써 얻어질 수 있다. 상기 도전 경로의 단자들(P2, P3) 사이의 전위차는 제2 도전성 패턴(120)의 제2 포트(P2)의 전압을 측정함으로써 얻어질 수 있다. 따라서, 제1 도전성 패턴(110)에 흐르는 입력 전류(I)에 의하여 상기 코일 구조의 도전 경로에 전압이 유도되는 자기 커플링(magnetic coupling) 현상을 통하여 입력 전류(I)의 세기를 측정할 수 있다. 상기 코일 구조는 입력 전류(I)로부터 발생하는 상기 자기 커플링의 효과를 증대시킬 수 있어 입력 전류(I)의 세기를 정확하게 측정할 수 있다. 또한 작은 크기로 구현되므로 3차원 집적 회로에 집적이 가능할 뿐만 아니라 동시에 여러 지점의 전류를 측정할 수 있다.
도 1의 전류 측정 소자(100)를 이용하여 입력 전류(I)의 제1 도전성 패턴(110)에 흐르는 입력 전류(I)의 실시간 세기를 구하는 과정을 설명한다. 상기 유도 전압(V)은 상기 도전 경로의 제2 포트(P2)의 전압의 스펙트럼(spectrum)을 측정함으로써 얻을 수 있다. 제1 도전성 패턴(110)과 상기 도전 경로 사이의 상호 임피던스(Z)를 상기 도전 경로의 제2 포트(P2)와 제1 도전성 패턴(110)의 제1 포트(P1) 사이의 임피던스 스펙트럼을 측정함으로써 얻을 수 있다. 상기 [수학식 1]을 이용하여 입력 전류(I)의 스펙트럼을 얻고, 계산된 입력 전류(I)의 스펙트럼에 대하여 푸리에 역변환(inverse Fourier transform)을 수행하여 시간 영역에서의 입력 전류(I) 값들을 얻어낼 수 있다
다시 도 1을 참조하면, 제2 도전성 패턴(120)은 상기 재배선층에 코일 구조의 도전 경로(120)를 형성하도록 형성된다. 제2 도전성 패턴(120)은 복수의 제1 전도성 서브 패턴들 및 복수의 제2 전도성 서브 패턴들을 포함한다. 상기 복수의 제1 전도성 서브 패턴들은 상기 재배선층에 제1 도전성 패턴(110)과 나란히, 예를 들면, 도 1의 y축 방향으로, 형성된다. 상기 복수의 제2 전도성 서브 패턴들은 상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어, 예를 들면, 도 1의 x축 방향으로, 형성된다. 상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 코일 구조의 도전 경로(120)를 형성할 수 있다.
도 2a 및 도 2b는 도 1의 전류 측정 소자의 예들을 나타내는 사시도들이다.
도 2a는 기판(170)의 상기 제1 면은 상기 제2 면과 실질적으로 동일한 면인 예를 도시하고, 도 2b는 기판(170)의 상기 제1 면은 상기 제2 면과 대향하는 예를 도시한다.
도 2a를 참조하면, 전류 측정 소자(100a)는 제1 도전성 패턴(110a) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 제1 도전성 패턴(110a)이 형성되는 기판(170)의 제1 면, 즉 +z방향의 면은 적어도 하나의 제2 도전성 패턴(120)이 형성되는 기판의 제2 면과 실질적으로 동일한 면일 수 있다. 도시하지는 않았지만, 제1 도전성 패턴(110a) 및 적어도 하나의 제2 도전성 패턴(120)은 기판(170)의 상기 제1 면 또는 상기 제2 면에 위치하는 상기 재배선층에 형성될 수 있다. 상기 재배선층에 대해서는 도 3a 및 도 3b를 참조하여 후술한다.
도 2b를 참조하면, 전류 측정 소자(100b)는 제1 도전성 패턴(110b) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 제1 도전성 패턴(110b)이 형성되는 기판(170)의 제1 면, 즉 +z방향의 면은 적어도 하나의 제2 도전성 패턴(120)이 형성되는 기판의 제2 면, 즉 -z방향의 면과 대향하는 면일 수 있다. 도시하지는 않았지만, 제1 도전성 패턴(110b) 및 적어도 하나의 제2 도전성 패턴(120)은 기판(170)의 서로 대향하는 상기 제1 면 및 상기 제2 면에 위치하는 재배선층들, 즉 기판(170)의 +z방향 및 -z방향으로 형성된 재배선층들에 각각 형성될 수 있다. 상기 재배선층들에 대해서는 도 3a 및 도 3b를 참조하여 후술한다.
도 3a 및 도 3b는 도 2의 전류 측정 소자들의 예들을 각각 나타내는 단면도들이다.
도 3a는 기판(170)의 상기 제1 면은 상기 제2 면과 실질적으로 동일한 면인 예를 도시하고, 도 3b는 기판(170)의 상기 제1 면은 상기 제2 면과 대향하는 예를 도시한다.
도 3a를 참조하면, 전류 측정 소자(101a)는 제1 도전성 패턴(110a) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 전류 측정 소자(101a)는 제1 도전성 패턴(110a)과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via; TSV, 111a)를 더 포함할 수 있다. 전류 측정 소자(101a)는 적어도 하나의 제2 도전성 패턴(120)과 전기적으로 연결되고, 상기 제2 면, 즉 상기 제1 면과 대향하는 상기 기판의 제4 면, 즉 상기 제3 면으로 관통하여 형성되는 제2 관통 실리콘 비아(121)를 더 포함할 수 있다. 더불어, 전류 측정 소자(101a)는 관통 실리콘 비아들(111a, 121)을 다른 도전성 패턴 또는 외부 회로와 전기적으로 각각 연결하기 위한 전극들(112a, 122)을 더 포함할 수 있다.
기판(170)은 반도체 칩 또는 반도체 칩이 적층되는 실리콘 인터포저를 구현하기 위한 기판일 수 있다. 기판(170)은 실리콘 재질의 기판일 수 있다. 재배선층(171, 172)은 반도체 칩의 입출력의 위치를 변경하거나 상기 반도체 칩이 적층되는 실리콘 인터포저(silicon interposer)에 형성될 수 있다. 재배선층(171, 172)은 3차원 집적 회로를 제조하기 위하여 기판(170)에 형성된 관통 실리콘 비아들(111a, 121)의 배선을 위하여 형성된 층일 수 있다. 재배선층(171)은 적어도 하나의 제2 도전성 패턴(120)을 형성하기 위한 적어도 하나의 금속층을 포함할 수 있다.
제2 도전성 패턴(120) 및 제1 도전성 패턴(110b)은 기판(170)의 상기 다른 일면에 형성되는 제1 재배선층(171)내에 포함될 수 있다. 제2 재배선층(172) 및 제1 재배선층(171) 각각은 입출력의 위치를 재배치하기 위하여 유전체층과 같은 절연층 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 CMOS 공정상의 금속층일 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 제2 재배선층(172) 및 제1 재배선층(171)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제1 재배선층(171)은 복수의 층들을 이용하여 형성된 제1 및 제2 도전성 패턴들(110b, 120)을 포함할 수도 있고, 단일 층을 이용하여 형성된 제1 및 제2 도전성 패턴들(110b, 120)을 포함할 수도 있다.
다시 도 3a를 참조하면, 전류 측정 소자의 제조 방법에서는, 제1 도전성 패턴(110a)이 기판(170)의 재배선층(171)에 형성되고, 적어도 하나의 제2 도전성 패턴(120)이 제1 도전성 패턴(110a) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 재배선층(172)에 형성된다. 제1 도전성 패턴(110a) 및 제2 도전성 패턴(120)을 형성함에 있어서, 각각의 도전성 패턴은 복수의 금속층을 형성하는 패터닝 공정들을 거쳐 형성될 수 있다.
관통 실리콘 비아들(111a, 121)을 형성함에 있어서, 식각 공정을 통해 기판(170)에 관통 홀들을 형성하고, 상기 관통 홀들에 전도성 물질을 충전할 수 있다. 상기 식각 공정은 레이저 공정, 심도 반응성 이온 식각(deep reactive ion etching; DRIE), 보쉬(Bosch) 공정 등일 수 있다. 상기 레이저 공정은 UV 레이저를 이용한 UV 레이저 공정일 수 있다. 상기와 같이 레이저 공정, 심도 반응성 이온 식각(deep reactive ion etching; DRIE), 보쉬(Bosch) 공정 등을 이용하여 관통 실리콘 비아들(111a, 121)을 형성하는 경우 관통 실리콘 비아들(111a, 121)을 습식 식각 공정을 이용하는 경우에 비해 더 깊이 형성할 수 있다. 관통 실리콘 비아들(111a, 121)의 둘레에는 기판(170)과의 직접적인 전기적 접촉을 막기 위해 절연막들, 예를 들면 이산화규소(SiO2)막들이 각각 형성될 수 있다. 또한 관통 실리콘 비아들(111a, 121)과 상기 절연막들 사이에는 관통 실리콘 비아들(111a, 121)과 상기 절연막 사이의 밀착력을 증가시키기 위해 탄탈막이 각각 형성될 수 있다.
도 3b를 참조하면, 전류 측정 소자(101b)는 제1 도전성 패턴(110b) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 전류 측정 소자(101b)는 적어도 하나의 제2 도전성 패턴(120)과 전기적으로 연결되고, 상기 제2 면과 대향하는 상기 기판의 제4 면, 즉 상기 제1 면으로 관통하여 형성되는 관통 실리콘 비아(121)를 더 포함할 수 있다. 더불어, 전류 측정 소자(101b)는 관통 실리콘 비아(121)를 다른 도전성 패턴 또는 외부 회로와 전기적으로 연결하기 위한 전극(122)을 더 포함할 수 있다.
제2 도전성 패턴(120)은 기판(170)의 상기 다른 일면에 형성되는 제1 재배선층(171)내에 포함될 수 있다. 제1 도전성 패턴(110b)은 기판(170)의 상기 일면에 형성되는 제2 재배선층(172) 내에 포함될 수 있다. 제2 재배선층(172) 및 제1 재배선층(171) 각각은 입출력의 위치를 재배치하기 위하여 유전체층 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 CMOS 공정상의 금속층일 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 제2 재배선층(172) 및 제1 재배선층(171)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제2 재배선층(172) 및 제1 재배선층(171)은 복수의 층들을 이용하여 형성된 제1 및 제2 도전성 패턴들(110b, 120)을 각각 포함할 수도 있고, 단일 층을 이용하여 형성된 제1 및 제2 도전성 패턴들(110b, 120)을 각각 포함할 수도 있다.
다시 도 3b를 참조하면, 전류 측정 소자의 제조 방법에서는, 제1 도전성 패턴(110b)이 기판(170)의 재배선층(172)에 형성되고, 적어도 하나의 제2 도전성 패턴(120)이 제1 도전성 패턴(110b) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 재배선층(172)과 대향하는 재배선층(171)에 형성된다.
도 3b의 전류 측정 소자(101b)는 제1 도전성 패턴(110b)과 제2 도전성 패턴(120)이 서로 다른 평면상에 존재하는 재배선층들(171, 172)에 각각 형성되고, 도 3a의 관통 실리콘 비아(111a) 및 전극(112a)이 생략될 수 있다는 점을 제외하면 도 3a의 전류 측정 소자(101a)와 유사하므로 중복되는 설명은 생략한다.
도 4는 도 3a의 전류 측정 소자의 일 예를 나타내는 단면도이다.
도 4를 참조하면, 전류 측정 소자(102)는 제1 도전성 패턴(110a) 및 적어도 하나의 제2 도전성 패턴(120)을 포함한다. 전류 측정 소자(101a) 제1 도전성 패턴(110a)과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via; TSV, 111a)를 더 포함할 수 있다. 전류 측정 소자(101a)는 상기 적어도 하나의 제2 도전성 패턴(120)과 전기적으로 연결되고, 상기 제2 면, 즉 상기 제1 면과 대향하는 상기 기판의 제4 면, 즉 상기 제3 면으로 관통하여 형성되는 제2 관통 실리콘 비아(121)를 더 포함할 수 있다. 더불어, 전류 측정 소자(101a)는 관통 실리콘 비아들(111a, 121)을 각각 다른 도전성 패턴 또는 외부 회로와 전기적으로 연결하기 위한 전극들(112a, 122)을 더 포함할 수 있다. 실시예에 따라, 전류 측정 소자(102)는 전극부(191, 192)를 더 포함 할 수 있다. 전극부(191, 192)는 칩 범프의 형태로 구현될 수 있다. 도시하지는 않았지만, 전극부(191, 192)의 주변에는 단락(short) 방지 및 완충 작용을 위한 언더필(underfill) 수지층이 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 전류 측정 장치의 또 다른 예를 나타내는 평면도이다.
도 5를 참조하면, 전류 측정 소자(200)는 제1 도전성 패턴(210) 및 적어도 하나의 제2 도전성 패턴(220, 230)을 포함한다. 제1 도전성 패턴(210)은 기판(270)의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴(220, 230)은 제1 도전성 패턴(210) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판(270)의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 실시예에 따라, 상기 제1 면과 상기 제 2면은 서로 실질적으로 동일한 면일 수도 있고, 기판(270)의 상면 및 상기 상면에 대향하는 하면과 같이 기판(270)의 서로 다른 면들 일 수도 있다. 상기 재배선층에 대하여는 도 3a 및 도 3b를 참조하여 설명하였으므로 중복되는 설명은 생략한다. 전류 측정 소자(200)는 제1 도전성 패턴(210)에 흐르는 입력 전류(I)에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류(I)의 세기를 측정한다. 제1 도전성 패턴(210)은 제1 포트(P1)를 가질 수 있고, 상기 코일 구조의 도전 경로는 양 끝에 두 개의 단자들(P2, P3)을 가질 수 있다.
적어도 하나의 제2 도전성 패턴(220, 230)은 한 쌍의 도전성 패턴들(220, 230)을 포함할 수 있다. 한 쌍의 도전성 패턴들(220, 230)은 제1 도전성 패턴(210)을 중심으로 대향하여 배치되고, 제3 도전성 패턴(240)을 통하여 서로 전기적으로 연결될 수 있다. 실시예에 따라, 제3 도전성 패턴(240)은 제2 도전성 패턴(220, 230)들과 실질적으로 동일한 재배선층에 형성될 수도 있고, 다른 재배선층에 형성되고 관통 실리콘 비아를 이용하여 제2 도전성 패턴(220, 230)들에 연결될 수도 있다.
한 쌍의 도전성 패턴들(220, 230)은 상기 제2 면과 평행한 면 상에서 서로 반대 방향으로 회전하는 코일 구조의 도전 경로들을 각각 형성하도록 형성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 하나의 도전성 패턴(220)은 제2 포트에서 시작하여 제1 방향, 즉, 시계방향으로 회전하는 코일 구조의 도전 경로를 형성할 수 있고, 다른 하나의 도전성 패턴(230)은 상기 제1 방향의 반대 방향인 제2 방향, 즉, 반시계방향으로 회전하여 제3 포트(P3)로 향하여 회전하는 코일 구조의 도전 경로를 형성할 수 있다. 실시예에 따라, 상기 제1 방향과 상기 제2 방향은 서로 바뀔 수도 있다.
도 5의 전류 측정 소자(200)는 코일 구조의 도전 경로가 형성된 모양을 제외하는 도 1의 전류 측정 소자(100)와 유사하므로 중복되는 설명을 생략한다.
도 6a 및 도 6b는 도 5의 전류 측정 소자의 예들을 나타내는 단면도들이다.
도 6a는 기판(270)의 상기 제1 면은 상기 제2 면과 실질적으로 동일한 면인 예를 도시하고, 도 6b는 기판(270)의 상기 제1 면은 상기 제2 면과 대향하는 예를 도시한다.
도 6a를 참조하면, 전류 측정 소자(201a)는 제1 도전성 패턴(210a) 및 제2 도전성 패턴들(220, 230)을 포함한다. 전류 측정 소자(201a)는 제1 도전성 패턴(210a)과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 관통 실리콘 비아(through silicon via; TSV, 211a)를 더 포함할 수 있다. 전류 측정 소자(201a)는 제2 도전성 패턴들(220, 230)과 각각 전기적으로 연결되고, 상기 제2 면, 즉 상기 제1 면과 대향하는 상기 기판의 제4 면, 즉 상기 제3 면으로 관통하여 각각 형성되는 관통 실리콘 비아들(221, 231)을 더 포함할 수 있다. 더불어, 전류 측정 소자(201a)는 관통 실리콘 비아들(211a, 221, 231)을 다른 도전성 패턴 또는 외부 회로와 전기적으로 각각 연결하기 위한 전극들(212a, 222, 232)을 더 포함할 수 있다.
기판(270)은 반도체 칩 또는 반도체 칩이 적층되는 실리콘 인터포저를 구현하기 위한 기판일 수 있다. 기판(170)은 실리콘 재질의 기판일 수 있다. 재배선층(271, 272)은 반도체 칩의 입출력의 위치를 변경하거나 상기 반도체 칩이 적층되는 실리콘 인터포저(silicon interposer)에 형성될 수 있다. 재배선층(271, 172)은 3차원 집적 회로를 제조하기 위하여 기판(270)에 형성된 관통 실리콘 비아들(211a, 221, 231)의 배선을 위하여 형성된 층일 수 있다. 재배선층(271)은 제2 도전성 패턴들(220, 230)을 형성하기 위한 적어도 하나의 금속층을 포함할 수 있다.
제2 도전성 패턴(220, 230) 및 제1 도전성 패턴(210b)은 기판(170)의 상기 다른 일면에 형성되는 제1 재배선층(271)내에 포함될 수 있다. 제2 재배선층(272) 및 제1 재배선층(271) 각각은 입출력의 위치를 재배치하기 위하여 유전체층 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 CMOS 공정상의 금속층일 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 제2 재배선층(272) 및 제1 재배선층(271)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제1 재배선층(271)은 복수의 층들을 이용하여 형성된 제1 및 제2 도전성 패턴들(210b, 220, 230)을 포함할 수도 있고, 단일 층을 이용하여 형성된 제1 및 제2 도전성 패턴들(210b, 220, 230)을 포함할 수도 있다.
도 3b를 참조하면, 전류 측정 소자(201b)는 제1 도전성 패턴(110b) 및 제2 도전성 패턴들(220, 230)을 포함한다. 전류 측정 소자(201b)는 제2 도전성 패턴들(220, 230)과 전기적으로 각각 연결되고, 상기 제2 면과 대향하는 상기 기판의 제4 면, 즉 상기 제1 면으로 관통하여 각각 형성되는 관통 실리콘 비아들(221, 231)을 더 포함할 수 있다. 더불어, 전류 측정 소자(201b)는 관통 실리콘 비아들(221, 231)을 다른 도전성 패턴 또는 외부 회로와 전기적으로 연결하기 위한 전극들(222, 232)을 더 포함할 수 있다.
제2 도전성 패턴(220, 230)은 기판(270)의 상기 다른 일면에 형성되는 제1 재배선층(271)내에 포함될 수 있다. 제1 도전성 패턴(210b)은 기판(270)의 상기 일면에 형성되는 제2 재배선층(272) 내에 포함될 수 있다. 제2 재배선층(272) 및 제1 재배선층(271) 각각은 입출력의 위치를 재배치하기 위하여 유전체층 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 CMOS 공정상의 금속층일 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 제2 재배선층(272) 및 제1 재배선층(271)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제2 재배선층(272) 및 제1 재배선층(271)은 복수의 층들을 이용하여 형성된 제1 및 제2 도전성 패턴들(210b, 220, 230)을 각각 포함할 수도 있고, 단일 층을 이용하여 형성된 제1 및 제2 도전성 패턴들(210b, 220)을 각각 포함할 수도 있다.
도 6b의 전류 측정 소자(201b)는 제1 도전성 패턴(210b)과 제2 도전성 패턴들(220, 230)이 서로 다른 평면상에 존재하는 재배선층들(271, 272)에 각각 형성되고, 도 6a의 관통 실리콘 비아(211a) 및 전극(212a)이 생략될 수 있다는 점을 제외하면 도 6a의 전류 측정 소자(201a)와 유사하므로 중복되는 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 전류 측정 회로의 일 예를 나타내는 단면도이다.
도 7을 참조하면, 전류 측정 회로(1000)는 제1 기판(1300) 및 전류 측정 소자(1100)를 포함한다. 제1 기판(1300)에는 소자들(1310)이 형성된다. 제1 기판(1300)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 제1 기판(1300)의 일면에는 소자들(1310)과 전류 측정 소자(1100)의 전기적 연결을 위한 도전성 패턴들(1320, 1330)이 형성된다. 예를 들어 소자들(1310)은 능동 소자들일 수 있다.
전류 측정 소자(1100)는 제1 기판(1300) 상에 적층되고 소자들(1310)과 전기적으로 연결된다. 전류 측정 소자(1100)는 제1 도전성 패턴(1110) 및 적어도 하나의 제2 도전성 패턴(1120)을 포함한다. 제1 도전성 패턴(1110)은 기판(1170)의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴(1120)은 제1 도전성 패턴(1110) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판(1170)의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 실시예에 따라, 상기 제1 면과 상기 제 2면은 서로 실질적으로 동일한 면일 수도 있고, 기판(1170)의 상면 및 상기 상면에 대향하는 하면과 같이 기판(1170)의 서로 다른 면들 일 수도 있다. 전류 측정 소자(100)는 제1 도전성 패턴(1110)에 흐르는 입력 전류(I)에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류(I)의 세기를 측정한다.
전류 측정 소자(1100)는 제1 도전성 패턴(1110)과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via; TSV, 1111)를 더 포함할 수 있다. 전류 측정 소자(1100)는 적어도 하나의 제2 도전성 패턴(1120)과 전기적으로 연결되고, 상기 제2 면, 즉 상기 제1 면과 대향하는 상기 기판의 제4 면, 즉 상기 제3 면으로 관통하여 형성되는 제2 관통 실리콘 비아(1121)를 더 포함할 수 있다. 더불어, 전류 측정 소자(101a)는 관통 실리콘 비아들(1111, 1121)을 다른 도전성 패턴 또는 외부 회로와 전기적으로 각각 연결하기 위한 전극들(1112, 1122)을 더 포함할 수 있다. 전극들(1112, 1122)은 기판(1170)의 상면과 하면에 각각 형성되며, 제1 관통 실리콘 비아(1110)와 전기적으로 연결된다. 한편, 상기 코일 구조의 도전 경로는 양 끝에 두 개의 단자들(P2, P3)을 가진다. 실시예에 따라, 전류 측정 소자(1100)는 전극부(1191, 1192)를 더 포함 할 수 있다. 전극부(1191, 1192)는 칩 범프의 형태로 구현될 수 있다.
소자들(1310)은 상기 제1 도전성 패턴 및 상기 코일 구조의 도전 경로 사이의 상호 임피던스 및 상기 유도 전압을 측정하기 위한 반도체 회로를 구성할 수 있다. 상기 반도체 회로는 도 1 및 [수학식 1]을 참조하여 설명한 바와 같이, 유도 전압(V) 및 상호 임피던스(Z)를 측정할 수 있고, [수학식 1]을 이용하여 입력 전류(I)의 세기를 계산할 수 있다.
솔더링(soldering) 공정 또는 본딩(bonding) 공정 등을 통해 전류 측정 소자(1100)의 전극부(1191, 1192) 및 제1 기판(1300)의 도전성 패턴들(1320, 1330)이 전기적으로 연결되고 전류 측정 소자(1100)와 제1 기판(1300)이 패키징됨으로써, 전류 측정 소자(1100)는 제1 기판(1300)과 함께 회로 또는 칩의 일부로 동작할 수 있다. 도시하지는 않았지만, 실시예에 따라, 제1 기판(1300) 및 제2 기판(1170)은 실질적으로 동일한 기판일 수 있으며, 따라서 소자들(1310)과 전류 측정 소자(1100)는 실질적으로 동일한 기판 위에 형성될 수 있다. 도 7의 전류 측정 소자(1100)는 도 1의 전류 측정 소자(100)와 유사하므로 중복되는 설명은 생략한다.
도 8은 본 발명의 일 실시예에 따른 전류 측정 회로의 다른 일 예를 나타내는 단면도이다.
도 8을 참조하면, 전류 측정 회로(2000)는 제1 기판(2300) 및 전류 측정 소자(2100)를 포함한다. 제1 기판(2300)에는 소자들(2310)이 형성된다. 제1 기판(2300)은 예를 들어 실리콘 재질인 반도체 기판일 수 있고, 제1 기판(2300)의 일면에는 소자들(2310)과 전류 측정 소자(2200)의 전기적 연결을 위한 도전성 패턴들(2320, 2330)이 형성된다. 예를 들어 소자들(2310)은 능동 소자들일 수 있다.
전류 측정 소자(2200)는 제1 기판(2300) 상에 적층되고 소자들(2310)과 전기적으로 연결된다. 전류 측정 소자(2200)는 제1 도전성 패턴(2210) 및 적어도 하나의 제2 도전성 패턴(2220, 2230)을 포함한다. 제1 도전성 패턴(2210)은 기판(270)의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴(2220, 2230)은 제1 도전성 패턴(2210) 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판(2270)의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 실시예에 따라, 상기 제1 면과 상기 제 2면은 서로 실질적으로 동일한 면일 수도 있고, 기판(2270)의 상면 및 상기 상면에 대향하는 하면과 같이 기판(2270)의 서로 다른 면들 일 수도 있다. 전류 측정 소자(2200)는 제1 도전성 패턴(2210)에 흐르는 입력 전류(I)에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류(I)의 세기를 측정한다. 제1 도전성 패턴(2210)은 제1 포트(P1)를 가질 수 있고, 상기 코일 구조의 도전 경로는 양 끝에 두 개의 단자들(P2, P3)을 가질 수 있다.
도 8의 전류 측정 소자(2200)는 코일 구조의 도전 경로가 형성된 모양을 제외하는 도 1의 전류 측정 소자(1100)와 유사하므로 중복되는 설명을 생략한다. 도 8의 전류 측정 소자(2200)는 도 5의 전류 측정 소자(200)와 유사하므로 중복되는 설명은 생략한다.
이상 본 발명의 실시예들에 따른 장치에 대하여 설명의 편의를 위하여 전류 측정 소자를 구현하기 위한 코일 구조의 도전성 패턴의 모양 및 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 모양을 가지는 더 많은 수의 코일 구조의 도전성 패턴들을 포함하여 전류 측정 소자를 형성할 수 있음을 이해하여야 할 것이다. 또한 설명의 편의를 위하여 도전성 패턴들이 단일 배선 경로를 통하여 형성되는 것으로 제한하여 도시하였으나, 본 발명의 기술적 사상의 범위 내에서 도전성 패턴들은 다양한 배선 경로 및 다양한 배선 형태로 형성될 수 있음을 이해하여야 할 것이다.
본 발명의 실시예들에 따르면, CMOS 공정의 금속층, 재배선층 및 인터포저의 금속층을 이용한 코일 구조의 도전성 패턴을 형성하여 전류 측정 정밀도가 높고 집적도가 높은 전류 측정 소자 및 이를 이용한 전류 측정 회로를 제공함으로써, 3차원 집적 회로의 금속층에 흐르는 전류를 측정하는 회로를 포함하는 각종 전자 회로 및 이를 포함하는 반도체 칩, 전자 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판의 제1 면에 형성된 제1 도전성 패턴; 및
    상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성되는 적어도 하나의 제2 도전성 패턴을 포함하고,
    상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 소자.
  2. 제1항에 있어서, 상기 재배선층은 3차원 집적 회로를 제조하기 위하여 상기 기판에 형성된 관통 실리콘 비아들(through silicon via)의 배선을 위하여 형성된 층인 것을 특징으로 하는 전류 측정소자.
  3. 제1항에 있어서, 상기 재배선층은 상기 적어도 하나의 제2 도전성 패턴을 형성하기 위한 적어도 하나의 금속층을 포함하고, 상기 기판은 반도체 칩 또는 실리콘 인터포저(silicon interposer)를 형성하기 위한 기판인 것을 특징으로 하는 전류 측정소자.
  4. 제1항에 있어서,
    상기 적어도 하나의 제2 도전성 패턴은,
    상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및
    상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,
    상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 제2 면과 평행한 제3 면에 상기 코일 구조의 도전 경로를 형성하는 것을 특징으로 하는 전류 측정 소자.
  5. 제1항에 있어서,
    상기 적어도 하나의 제2 도전성 패턴은 상기 제1 도전성 패턴을 중심으로 대향하여 배치되고, 서로 전기적으로 연결된 한 쌍의 도전성 패턴들을 포함하는 것을 특징으로 하는 전류 측정 소자.
  6. 제5항에 있어서, 상기 한 쌍의 도전성 패턴들은 상기 제2 면과 평행한 면 상에서 서로 반대 방향으로 회전하는 코일 구조의 도전 경로들을 각각 형성하도록 형성된 것을 특징으로 하는 전류 측정 소자.
  7. 제1항에 있어서, 상기 기판의 상기 제1 면은 상기 제2 면과 대향하는 것을 특징으로 하는 전류 측정 소자.
  8. 제1항에 있어서, 상기 기판의 상기 제1 면은 상기 제2 면과 동일한 면이고, 상기 제1 도전성 패턴은 상기 재배선층에 형성된 것을 특징으로 하는 전류 측정소자.
  9. 제1항에 있어서,
    상기 제1 도전성 패턴과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 관통 실리콘 비아(through silicon via)를 더 포함하는 전류 측정 소자.
  10. 제1항에 있어서,
    상기 적어도 하나의 제2 도전성 패턴과 전기적으로 연결되고, 상기 제2 면과 대향하는 상기 기판의 제4 면으로 관통하여 형성되는 관통 실리콘 비아를 더 포함하는 전류 측정 소자.
  11. 기판의 재배선층에 형성된 제1 도전성 패턴; 및
    상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된 제2 도전성 패턴을 포함하고, 상기 제2 도전성 패턴은,
    상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및
    상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,
    상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성하고, 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 소자.
  12. 기판의 재배선층(redistribution layer)에 제1 도전성 패턴을 형성하는 단계; 및
    상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 재배선층에 적어도 하나의 제2 도전성 패턴을 형성하는 단계를 포함하는 전류 측정 소자의 제조 방법.
  13. 소자들이 형성된 제1 기판; 및
    상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는,
    제2 기판의 제1 면에 형성된 제1 도전성 패턴; 및
    상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성되는 적어도 하나의 제2 도전성 패턴을 포함하고,
    상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 회로.
  14. 제13항에 있어서, 상기 소자들은 상기 제1 도전성 패턴 및 상기 코일 구조의 도전 경로 사이의 상호 임피던스 및 상기 유도 전압을 측정하기 위한 반도체 회로를 구성하는 것을 특징으로 하는 전류 측정 회로.
  15. 소자들이 형성된 제1 기판; 및
    상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는,
    제2 기판의 재배선층에 형성된 제1 도전성 패턴; 및
    상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된 제2 도전성 패턴을 포함하고, 상기 제2 도전성 패턴은,
    상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및
    상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,
    상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성하고, 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 회로.
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