CN114239475B - 低频数模混合模块时钟结构及扫描链设计方法 - Google Patents

低频数模混合模块时钟结构及扫描链设计方法 Download PDF

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Abstract

本发明提供一种低频数模混合模块时钟结构及扫描链设计方法。其中，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；每个寄存器组中各个寄存器的时钟树结构采用Z‑H时钟结构；M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M‑1个第M时钟缓冲单元。本发明可以将同时翻转的寄存器数量降到最少，降低设计整体功耗和瞬时功耗。

Description

低频数模混合模块时钟结构及扫描链设计方法
技术领域
本发明涉及集成电路设计技术领域，尤其涉及低频数模混合模块时钟结构及扫描链设计方法。
背景技术
低频数模混合模块在工作过程中，会根据工作的需要打开或者关闭；如果打开瞬间同时翻转寄存器数量过多会出现瞬时功耗上升，开启电压被拉低，模块开启失败的情况；如果设计中有LDO，会导致LDO震荡直接影响模块的工作。为了避免这种情况会对供电模块提出更高要求，增加设计成本或者牺牲部分设计性能。
在低频数模混合模块中模拟信号本身不属于任何时钟域，一般当作跨时钟的信号来处理的，所以建立时间余量会特别充足，以至于忽略不计；但是，在寄存器的SI端接入的是扫描链的测试信号，所以寄存器SI端没有逻辑单元建立时间可以不用考虑，但是保持时间不能忽略。
发明内容
为了解决低频数模混合模块中同时翻转的寄存器数量过多而导致瞬时功耗过大的问题，本发明提供一种低频数模混合模块时钟结构及扫描链设计方法，通过手动做时钟树将同时翻转的寄存器数量降到最少，并通过改变扫描链连接顺序来处理手动做时钟树带来的时序问题，降低设计整体功耗和瞬时功耗。
本发明提供一种低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；
每个寄存器组中各个寄存器的时钟树结构采用Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；
M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
进一步地，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
本发明还提供一种低频数模混合模块时钟结构的设计方法，包括：
步骤1：确定不同驱动单元下可扇出寄存器的最大数；
步骤2：以所述可扇出寄存器的最大数为一组将所有寄存器按照顺序分成若干组；
步骤3：将每组寄存器的时钟树结构处理为Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端不加任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加N个第一时钟缓冲单元，将最终形成的时钟树结构记作Z-H时钟结构；
步骤4：在第一组寄存器的公共路径上不添加任何时钟缓冲单元，在第二组寄存器的公共路径上添加一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
进一步地，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
本发明还提供一种低频数模混合模块扫描链的设计方法，应用上述的低频数模混合模块时钟结构，包括：
步骤1：对所述低频数模混合模块时钟结构引起的时序问题进行分析，确定能够最有利于促进所述低频数模混合模块进行时序收敛的扫描链连接顺序；
步骤2：针对每个寄存器组的每个寄存器，打断该寄存器SI端与其连接的前一级寄存器Q端之间的连接；
步骤3：针对每个寄存器组的每个寄存器，按照步骤1确定的所述扫描链连接顺序将该寄存器SI端与其前级的在延迟时间上至少相差一个第一时钟缓冲单元的寄存器D端相连接，并保持该寄存器Q端的原有连接关系不变。
本发明的有益效果：
本发明能够将同时翻转寄存器的数量减到最少，将瞬时功耗降到最低，同时调整扫描链的连接顺序处理了时序问题，减少了修时序插入单元的数量，节约了面积、节约了整体功耗也提升了设计的稳定性。
附图说明
图1为本发明实施例提供的Z-H时钟结构的示意图；
图2为本发明实施例提供的低频数模混合模块时钟结构的设计方法；
图3为本发明实施例提供的低频数模混合模块时钟结构的扫描链设计方法；
图4为理想状态下带有扫描链的寄存器连接结构图；
图5为本发明实施例提供的采用图2所示方法进行时钟处理之后的带有扫描链的寄存器连接结构图；
图6为本发明实施例提供的需要进行打断处理的寄存器连接结构图；
图7本发明实施例提供的按照图3所示方法进行扫描链重接后的Z-H扫描链结构。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；
如图1所示，每个寄存器组中各个寄存器的时钟树结构采用Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；
M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
作为一种可实施方式，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。例如，第一时钟缓冲单元和第二时钟缓冲单元之间的延迟相差10ps以上，第二时钟缓冲单元和第三时钟缓冲单元之间的延迟相差10ps以上，以此类推，第M-1时钟缓冲单元和第M时钟缓冲单元的时钟长度单元之间的延迟相差10ps以上。
实施例2
如图2所示，本发明实施例提供一种低频数模混合模块时钟结构的设计方法，包括以下步骤：
S101：确定不同驱动单元下可扇出寄存器的最大数；
具体地，驱动单元的负载能力是下一级的负载（即电容）总和，负载能力大，说明该驱动单元可以连接的扇出越多。不同工艺环境下，驱动单元的扇出赋值是不同的，工艺库中对不同驱动单元的输出端口都有电容列表，通过该电容列表可以判断其扇出的数量。在设计中，为了保持工艺的稳定性，会选取中间值作为驱动单元的扇出赋值。
同时，也可以通过电压降来计算驱动单元的扇出赋值。例如，模块可以接受电压降为10mV，寄存器的导通电流为1mA，导通时间为 5ps，负载电容为20pF，则通过公式，可以算出该驱动单元下可扇出寄存器的最大数为10mV*20pF/(1mA*5ps)＝40。
S102：以所述可扇出寄存器的最大数为一组将所有寄存器按照顺序分成若干组；
若可扇出寄存器的最大数为40，按照从左到右的顺序，则每间隔40个寄存器定为一个组，依次分为若干组。
S103：将每组寄存器的时钟树结构处理为Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端不加任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加N个第一时钟缓冲单元，将最终形成的时钟树结构记作Z-H时钟结构。
例如，某个寄存器组内包含40个寄存器，针对该寄存器组作Z-H时钟结构，具体为：第一个寄存器不加任何缓冲单元，第二个寄存器添加一个第一时钟缓冲单元，以此类推，直到组内最后一个寄存器添加39个第一时钟缓冲单元。如图1所示的Z-H时钟结构图。
S104：对M组寄存器的组间公共路径的时钟结构进行处理，具体为：在第一组寄存器的公共路径上不添加任何时钟缓冲单元，在第二组寄存器的公共路径上添加一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
作为一种可实施方式，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。例如，第一时钟缓冲单元和第二时钟缓冲单元之间的延迟相差10ps以上，第二时钟缓冲单元和第三时钟缓冲单元之间的延迟相差10ps以上，以此类推，第M-1时钟缓冲单元和第M时钟缓冲单元的时钟长度单元之间的延迟相差10ps以上。
实施例3
如图3所示，本发明实施例提供一种低频数模混合模块扫描链的设计方法，包括以下步骤：
S201：对所述低频数模混合模块时钟结构引起的时序问题进行分析，确定能够最有利于促进所述低频数模混合模块进行时序收敛的扫描链连接顺序；
S202：针对每个寄存器组的每个寄存器，打断该寄存器SI端与其连接的前一级寄存器Q端之间的连接；
S203：针对每个寄存器组的每个寄存器，按照步骤S201确定的所述扫描链连接顺序将该寄存器SI端与其前级的在延迟时间上至少相差一个第一时钟缓冲单元的寄存器D端相连接，并保持该寄存器Q端的原有连接关系不变。
具体地，图4为理想状态下带有扫描链的寄存器连接结构图。通过分析每个寄存器组的时序，如图5所示，可以发现由于时钟树上添加的时钟缓冲单元导致需要进行时序检查的两个寄存器之间有明显的时钟偏差。根据公式Tlaunch + Tck2q + Tdp > Tcapture +Thold和图4可以推算出图5虚线圈中寄存器SI端和前一级寄存器之间至少有n个时钟缓冲单元延迟的保持时间违反了理想状态下的带有扫描链的寄存器连接结构。
在上述情况下，如果按照传统方法修保持时间，则需要在SI端口加至少n个缓冲单元才可以修掉，这样不仅会耗费很多缓冲单元，并且还占据大量的设计面积。本发明实施例中，通过分析时钟结构，如图6和图7所示，采用重新打断、重接扫描链的方式处理寄存器SI端口产生的巨大保持时间，可以达到减少翻转寄存器数量，又兼顾到时序优化的目的。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，其特征在于，包括：每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；
每个寄存器组中各个寄存器的时钟树结构采用Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；
M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
2.根据权利要求1所述的低频数模混合模块时钟结构，其特征在于，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
3.低频数模混合模块时钟结构的设计方法，其特征在于，包括：
步骤1：确定不同驱动单元下可扇出寄存器的最大数；
步骤2：以所述可扇出寄存器的最大数为一组将所有寄存器按照顺序分成若干组；
步骤3：将每组寄存器的时钟树结构处理为Z-H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端不加任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加N个第一时钟缓冲单元，将最终形成的时钟树结构记作Z-H时钟结构；
步骤4：在第一组寄存器的公共路径上不添加任何时钟缓冲单元，在第二组寄存器的公共路径上添加一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加M-1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
4.根据权利要求3所述的低频数模混合模块时钟结构的设计方法，其特征在于，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
5.低频数模混合模块扫描链的设计方法，其特征在于，应用权利要求1或2所述的低频数模混合模块时钟结构，包括：
步骤1：对所述低频数模混合模块时钟结构引起的时序问题进行分析，确定能够最有利于促进所述低频数模混合模块进行时序收敛的扫描链连接顺序；
步骤2：针对每个寄存器组的每个寄存器，打断该寄存器SI端与其连接的前一级寄存器Q端之间的连接；
步骤3：针对每个寄存器组的每个寄存器，按照步骤1确定的所述扫描链连接顺序将该寄存器SI端与其前级的在延迟时间上至少相差一个第一时钟缓冲单元的寄存器D端相连接，并保持该寄存器Q端的原有连接关系不变。
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