JP2001184385A - 集積回路の設計方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロックラインにおける各々のレジスタ毎の
遅延を考慮し、遅延用バッファ等の挿入がもたらすゲー
ト数の増加を防止し、かつホールド・セットアップマー
ジンを拡大して誤動作を防止することが可能な集積回路
の設計方法及びその装置を提供する。 【解決手段】 複数のレジスタを含む回路のネット情報
を用いてタイミングを解析し（ステップＳ１）、解析結
果に基づき、ホールドマージン又はセットアップマージ
ンの小さいレジスタを検出してこのレジスタにアトリビ
ュートを付加した情報を生成し（ステップＳ２）、ネッ
ト情報を用いて各々のレジスタにクロックをバッファリ
ングを行って分配するＣＴＳ処理を行う（ステップＳ
３）が、ＣＴＳ処理において、アトリビュートの付加さ
れたレジスタに他のレジスタよりタイミングの早いクロ
ックが供給されるように、各々のレジスタのマージンに
応じたタイミングのクロックを分配することで、マージ
ンを拡大するようにクロックの分配を最適化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の設計方
法及びその装置に係わり、特にＣＴＳ(Clock Tree Synt
hesis)処理を行う回路の設計に好適な方法及び装置に関
する。

【０００２】

【従来の技術】ゲートアレイやスタンダードセル等を用
いたＡＳＩＣ（Application SpecificIC）では同期設計
が主流となり、クロックラインに接続されるフリップフ
ロップ等のレジスタの数が膨大となっている。しかし、
一つのクロックラインで駆動可能なレジスタの数には限
度がある。そこで、図６に示されたように、クロックラ
インにバッファＢ１１、Ｂ２１〜Ｂ２ａ（ａは１以上の
整数）、Ｂ３１〜Ｂ３ｂ（ｂは１以上の整数）、Ｂ４１
〜Ｂ４ｃ（ｃは１以上の整数）をツリー状に接続するＣ
ＴＳ処理を行うことで、レジスタＲ１〜Ｒｔ（ｔは１以
上の整数）を接続するファンアウト数の確保、及びスキ
ューの抑制を行っている。

【０００３】図７（ａ）にレジスタＲ１及びＲ２が２段
直列に接続され、レジスタＲ１にはクロックＣＫ１、レ
ジスタＲ２にはクロックＣＫ２が入力される回路構成を
示す。クロックＣＫ１、ＣＫ２が図７（ｂ）に示された
ように、両者の間にタイミングのずれが殆ど存在せず、
クロックスキューが零である場合を想定する。

【０００４】この場合は、レジスタ間の遅延時間として
レジスタディレイｔ１が存在した場合、クロックＣＫ２
の立ち上がりからレジスタＲ２が保持すべき入力デー
タ、即ち出力Ｎのレベルが変化する前のハイレベルを保
持する時間としてレジスタホールドタイムｔ３を除いた
残りの時間が、レジスタＲ２のホールドマージンｔ２と
して確保される。よって、レジスタＲ１の出力とレジス
タＲ２の入力との間を遅延用バッファを介することなく
直接接続してもホールド違反は発生せず、動作に支障を
きたさない。

【０００５】しかし、現実にはＣＴＳ処理によりスキュ
ーをある程度抑制することはできるが零にまですること
は困難である。図８（ｂ）のように、クロックＣＫ１よ
りクロックＣＫ２の立ち上がりが遅く、両者の間にクロ
ックスキューｔ１３が存在する場合を考える。

【０００６】このような場合は、レジスタＲ２のホール
ドに支障をきたすおそれがあるので、図８（ａ）のよう
にレジスタＲ１、Ｒ２の間に遅延用バッファＢ１０１、
Ｂ１０２を挿入する。これにより、レジスタＲ１の出力
とレジスタＲ２の入力との間にバッファディレイ時間ｔ
１２が発生する。この時間ｔ１２は、クロックＣＫ１が
立ち上がった時点から、レジスタディレイ時間ｔ１１が
経過した時間に加算されるため、クロックＣＫ１の立ち
上がりからレジスタディレイ時間ｔ１１＋バッファディ
レイ時間ｔ１２の時間が存在することになる。

【０００７】よって、クロックスキューとして時間ｔ１
３が存在したとしても、時間ｔ１１＋ｔ１２−ｔ１３が
残る。この時間からレジスタＲ２が保持するのに要する
時間であるレジスタホールドタイムｔ１５を差し引く
と、ホールドマージンｔ１４が残るので、ホールド違反
が防止される。

【０００８】このように、クロックＣＫ１とＣＫ２との
間にスキューが存在する場合には、レジスタＲ１、Ｒ２
の入出力間に遅延用バッファＢ１０１、Ｂ１０２を挿入
する必要が生じる。この結果、ゲート数が増加して素子
面積の増大を招くという問題があった。

【０００９】また、図９（ａ）に示されたように、レジ
スタＲ１の出力とレジスタＲ２の入力との間に組合せ回
路ＣＴ１が接続されている場合を考える。クロックスキ
ューが存在しない場合は、レジスタＲ１からレジスタＲ
２までで許容できる遅延は、クロックサイクルｔ２２か
らレジスタＲ２のセットアップ時間ｔ２３を差し引いた
ｔ２４である。即ち、クロックＣＫ１が立ち上がってか
らレジスタＲ１の出力Ｎ１が変化し、組合せ回路ＣＴ１
の出力Ｎ２が変化した時点から、クロックＣＫ２が変化
してレジスタＲ２が出力Ｎ２のレベルを保持するまでに
余裕がある。ところが、クロックＣＫ２がクロックＣＫ
１より時間ｔ２１だけ早く立ち上がるというクロックス
キューが存在すると、レジスタＲ１からレジスタＲ２ま
でで許容できる遅延はｔ２１の分だけ少なくなり、セッ
トアップマージンが減少してしまう。そのため、誤動作
が発生する、あるいは動作速度の低下を招く恐れがあ
る。

【００１０】

【発明が解決しようとする課題】上述したように、従来
の集積回路の設計方法及びその装置では、クロックライ
ンに存在するクロックスキューが原因となって、レジス
タのホールドマージンやセットアップマージンが減少し
て誤動作が発生したり、誤動作防止用に遅延用バッファ
を付加してゲート数が増加するなどの問題があった。

【００１１】本発明は上記事情に鑑み、クロックライン
における、各々のレジスタのマージンを考慮し、遅延用
バッファ等の挿入がもたらすゲート数の増加を防止し、
かつホールドマージン、セットアップマージンを拡大し
て誤動作および動作速度の低下を防止することが可能な
集積回路の設計方法及びその装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明の集積回路の設計
方法は、複数のレジスタを含む回路のネット情報を用い
てタイミングを解析するステップと、前記タイミングの
解析結果に基づいて、当該段のホールドマージンが小さ
いレジスタ又は後段のセットアップマージンが小さいレ
ジスタを検出し、検出したレジスタにアトリビュートを
付加した情報を生成するステップと、前記ネット情報を
用いて、各々の前記レジスタにクロックを分配するＣＴ
Ｓ処理を行うステップとを備え、前記ＣＴＳ処理を行う
ステップでは、前記アトリビュートを付加した情報を用
いて、アトリビュートの付加されたレジスタに他のレジ
スタよりタイミングの早いクロックが供給されるよう
に、各々のレジスタにクロックを分配することを特徴と
している。

【００１３】ここで、前記アトリビュートの付加された
レジスタは、前段のレジスタからの出力を当該段が取り
込むホールドマージンが小さく、かつ当該段から後段の
レジスタまでのホールドマージンに余裕があるレジス
タ、または、前段のレジスタの出力から当該段の入力ま
でのセットアップマージンに余裕があり、かつ当該段の
出力から後段の入力までのセットアップマージンが小さ
いレジスタであることが望ましい。

【００１４】本発明の集積回路の設計装置は、複数のレ
ジスタを含む回路のネット情報を用いてタイミングを解
析する解析手段と、前記タイミングの解析結果に基づい
て、当該段のホールドマージンが小さいレジスタ又は後
段のセットアップマージンが小さいレジスタを検出し、
検出したレジスタにアトリビュートを付加した情報を生
成するアトリビュート付加手段と、前記ネット情報を用
いて、各々の前記レジスタにクロックを分配するＣＴＳ
処理を行うＣＴＳ処理手段とを備え、前記ＣＴＳ処理手
段は、前記アトリビュート付加手段が生成した情報を用
いて、アトリビュートの付加されたレジスタに他のレジ
スタよりタイミングの早いクロックが供給されるよう
に、各々のレジスタにクロックを分配することを特徴と
する。

【００１５】ここで、前記アトリビュート付加手段は、
前段のレジスタからの出力を当該段が取り込むホールド
マージンが小さく、かつ当該段から後段のレジスタまで
のホールドマージンに余裕があるレジスタ、または、前
段のレジスタの出力から当該段の入力までのセットアッ
プマージンに余裕があり、かつ当該段の出力から後段の
入力までのセットアップマージンが小さいレジスタにア
トリビュートを付加することが望ましい。

【００１６】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。

【００１７】本実施の形態による集積回路の設計方法
は、図１に示される工程を備えている。ステップＳ１と
して、回路の論理構成を示すネットリストを用いてタイ
ミング解析を行う。

【００１８】ステップＳ２として、ホールドマージン又
はセットアップマージンが小さいレジスタを検出し、検
出したレジスタにアトリビュートを付加する。従来は、
クロックスキューがもたらすレジスタ毎のマージンの大
小に対する考慮を行うことなく画一的にクロックの分配
を行っており、マージンの小さいレジスタではホールド
違反が発生していた。本実施の形態では、レジスタ毎の
マージンを考慮してクロックの供給の最適化を図るため
に、アトリビュートの付加という処理を行う。

【００１９】ステップＳ３として、ツリー状のクロック
ラインを構成してファンアウト数を確保し、各レジスタ
にクロックの分配を行うＣＴＳ処理を行う。この処理を
行う際に、アトリビュートの付いたレジスタに対して
は、他のレジスタよりもタイミングの早いクロックが供
給されるような処理を行う。具体的には、クロックのバ
ッファ段数を短縮したり、１バッファの出力に接続する
レジスタの数を減らす等の処理を行う。

【００２０】このような本実施の形態による設計方法
は、図２に示された構成を備える設計装置を用いて行う
ことができる。タイミング解析手段１は、回路のネット
情報を入力されてタイミング解析を行い、その結果を出
力する。

【００２１】アトリビュート付加手段２は、タイミング
解析結果を与えられ、マージンの小さいレジスタにアト
リビュートを付加する。

【００２２】ＣＴＳ処理手段３は、ＣＴＳ処理によりバ
ッファリングを行う。従来のＣＴＳ処理と異なり、本実
施の形態では、アトリビュートが付加されたレジスタに
は、他のレジスタよりタイミングの早いクロックが入力
されるようにクロックの分配を行う。

【００２３】次に、ＣＴＳ処理手段３がアトリビュート
が付加されたレジスタに対して行う処理の内容につい
て、具体例を用いて説明する。

【００２４】図３に示されたように、クロックラインと
して１段目にバッファＢ１１が設けられ、さらに２段目
にｎ個のバッファＢ２１〜Ｂ２ｎ（ｎは１以上の整
数）、３段目にｍ（ｍは１以上の整数）個のバッファＢ
３１〜Ｂ３ｍ、４段目にｐ（ｐは１以上の整数）個のバ
ッファＢ４１〜Ｂ４ｐが配置されている。

【００２５】マージンに比較的余裕があるレジスタＲ１
〜Ｒｑ（ｑは１以上の整数）、Ｒ（ｑ＋１）〜Ｒ（ｒ−
２）（ｒは１以上の整数）には、４段目のバッファＢ４
１〜Ｂｓ（ｓは１以上の整数）よりクロックを供給す
る。また、各々のバッファには複数個のレジスタが接続
されている。

【００２６】これに対し、当該段のホールドマージンが
小さいレジスタ、あるいは後段のレジスタまでのセット
アップマージンが小さいレジスタＲ（ｒ−１）には、４
段目よりも早い段数、即ち１段目乃至３段目のバッファ
からクロックを供給する。段数が減少することで、他の
クロックよりタイミングが早いものをレジスタＲ（ｒ−
１）に供給することができる。

【００２７】あるいは、このようなレジスタには、レジ
スタＲｒのように４段目のバッファに１つのレジスタＲ
ｒのみを接続する。段数は他のバッファと同じ４段であ
っても、接続するレジスタの数が少ないと、負荷が小さ
い分だけタイミングの早いクロックをレジスタＲｒに供
給することができる。

【００２８】以下に、アトリビュートが付加されるレジ
スタの例を示す。

【００２９】（１）前段のレジスタからの出力を当該レ
ジスタがホールドするマージンが小さく、かつ当該レジ
スタの出力を後段のレジスタがホールドするマージンに
余裕がある場合。

【００３０】（２）前段のレジスタの入力から当該レジ
スタの出力までのセットアップマージンに余裕があり、
かつ当該レジスタの出力から後段のレジスタの入力まで
のセットアップマージンが小さい場合。

【００３１】図４（ａ）に示された回路では、レジスタ
Ｒ１、Ｒ２、Ｒ３が３段直列に接続されている。レジス
タＲ１の出力にはレジスタＲ２の入力が直接接続され、
レジスタＲ２の出力は組合せ回路ＣＴを介してレジスタ
Ｒ３の入力が接続されている。

【００３２】レジスタＲ１、Ｒ２の間は直接接続されて
おり、遅延時間が小さい。この状態で、後段のレジスタ
Ｒ２のホールドマージンを拡大するための遅延用バッフ
ァを間に挿入することなく拡大するためには、レジスタ
Ｒ１に供給されるクロックＣＫ１よりもレジスタＲ２に
供給されるクロックＣＫ２を早くすると有効である。

【００３３】ここでは、クロックラインとして、バッフ
ァＢ１１、バッファＢ２１、バッファＢ３１、バッファ
Ｂ４１が４段直列に接続されており、２段目のバッファ
Ｂ２１からクロックＣＫ２が生成され、４段目のバッフ
ァＢ４１からクロックＣＫ１及びＣＫ３が生成される。

【００３４】図４（ｂ）に示されたように、クロックＣ
Ｋ１とＣＫ３とはほぼタイミングが等しく、クロックＣ
Ｋ２はクロックＣＫ１及びＣＫ３より時間ｔ３１だけタ
イミングが早い。

【００３５】このようなタイミングの早いクロックＣＫ
２をレジスタＲ２に供給し、タイミングの遅いクロック
ＣＫ１、ＣＫ３をレジスタＲ１、Ｒ３にそれぞれ供給す
る。これにより、レジスタＲ２が、レジスタＲ１の出力
Ｎが変化する前のハイレベルを保持するためのホールド
マージンがｔ３３の期間となる。これは、レジスタＲ２
にレジスタＲ１と同じクロックＣＫ１を供給した場合の
ホールドマージンｔ３２よりも時間ｔ３１だけ長いの
で、ホールドマージンを拡大することが可能である。

【００３６】この手法は、前段のレジスタＲ１からのレ
ジスタから当該段のレジスタＲ２までのホールドマージ
ンが小さく、当該段のレジスタＲ２から後段のレジスタ
Ｒ３までのホールドマージンに余裕がある場合に、特に
有効である。

【００３７】また、レジスタＲ２とレジスタＲ３との間
には組合せ回路ＣＴが接続されており、この部分がクリ
ティカルパスであるとする。このような経路は、レジス
タＲ３のセットアップマージンが小さくなる。そこで、
レジスタＲ３にレジスタＲ２に供給されるクロックＣＫ
２よりもタイミングが遅いクロックＣＫ３を供給する。
これにより、組合せ回路ＣＴの出力Ｎ２が変化したレベ
ルをレジスタＲ３が保持するまでの時間として、出力Ｎ
２がローレベルに変化したときからクロックＣＫ３が立
ち上がるまでの時間ｔ４２に拡大される。これにより、
レジスタＲ２の出力Ｎ１がローレベルに変化したときか
ら組合せ回路ＣＴの出力Ｎ２がローレベルに変化するま
での許容される遅延時間ｔ４１がクロックＣＫ１〜ＣＫ
３の１サイクルよりも拡大される。

【００３８】この手法は、前段のレジスタＲ１から当該
段のレジスタＲ２までのセットアップマージンには余裕
があり、かつ当該段のレジスタＲ２から次段のレジスタ
Ｒ３までのセットアップマージンが小さい場合に特に有
効である。

【００３９】上記手法を最も有効に用いることができる
場合について、図５を参照して説明する。レジスタＲ１
１、レジスタＲ２１が直列に接続され、同様にレジスタ
Ｒ１２、Ｒ２２が直列に接続され、さらにレジスタＲ１
３、Ｒ２３が直列に接続されている。レジスタＲ２１の
出力とレジスタＲ２２の出力とが加算器ＡＤＤ１の入力
に接続され、加算器ＡＤＤ１の出力がレジスタＲ３の入
力に接続され、レジスタＲ３の出力がレジスタＲ４の入
力に接続されている。レジスタＲ４の出力とレジスタＲ
２３の出力とが加算器ＡＤＤ２の入力に接続され、加算
器ＡＤＤ２の出力がレジスタＲ５の入力に接続されてい
る。

【００４０】ここで、直列に接続されたレジスタＲ３、
Ｒ４、Ｒ５に着目すると、レジスタＲ３とレジスタＲ４
との間は直接接続され、レジスタＲ４とレジスタＲ５と
の間には加算器ＡＤＤ２が接続されている。レジスタＲ
３とレジスタＲ４との間は遅延時間が最小であり、レジ
スタＲ４のホールドマージンに余裕がある。しかし、レ
ジスタＲ４とレジスタＲ５との間は遅延時間が大きく、
セットアップマージンが小さい。このような場合は、レ
ジスタＲ３及びレジスタＲ５には通常のクロックを供給
し、レジスタＲ４によりタイミングが早いクロックを供
給することで、レジスタＲ５のセットアップマージンを
拡大することができる。

【００４１】このように、レジスタ間が直接接続されて
いる部分と、レジスタ間に加算器等の回路が接続されて
いる部分とが交互に配置されている回路に本実施の形態
の手法を適用することで、ホールドマージン及びセット
アップマージンを拡大させる効果を最も高めることがで
きる。

【００４２】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図３〜図５に示され
た回路構成は、上記実施の形態の手法によりホールドマ
ージン及びセットアップマージンが拡大される場合の一
例を示したものであり、適用可能な回路はこの回路構成
に限定されない。

【００４３】

【発明の効果】以上説明したように、本発明の集積回路
の設計方法及びその装置によれば、当該段のホールドマ
ージンが小さいレジスタ又は後段のセットアップマージ
ンが小さいレジスタを検出し、このようなレジスタに他
のレジスタよりタイミングの早いクロックが供給される
ように、各々のレジスタのマージンに応じたタイミング
のクロックを分配することにより、遅延用バッファ等を
付加することなくホールドマージン及びセットアップマ
ージンを拡大することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施の形態による集積回路の設計方
法における処理の手順を示したフローチャート。

【図２】本発明の一実施の形態による集積回路の設計装
置の構成を示したブロック図。

【図３】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合の回
路構成を示した説明図。

【図４】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合の他
の回路構成を示した説明図。

【図５】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合のさ
らに他の回路構成を示した説明図。

【図６】従来の手法に従い、マージンの大小を考慮せず
にクロックの供給を行った場合の構成を示した回路図。

【図７】クロックスキューが零であり、レジスタ間が直
接接続されている場合の構成及びクロックのタイムチャ
ートを示した説明図。

【図８】クロックスキューが存在し、レジスタ間に遅延
用バッファを挿入した場合の構成及びクロックのタイム
チャートを示した説明図。

【図９】レジスタ間に組合せ回路が挿入され、クロック
スキューが存在する場合の構成及びクロックのタイムチ
ャートを示した説明図。

【符号の説明】

１ タイミング解析手段 ２ アトリビュート付加手段 ３ ＣＴＳ処理手段 Ｂ１１、Ｂ２１〜Ｂ２ｎ、Ｂ３１〜Ｂ３ｍ、Ｂ４１〜Ｂ
４ｐ バッファ Ｒ１〜Ｒｒ、Ｒ１〜Ｒ５、Ｒ１１〜Ｒ１３、Ｒ２１〜Ｒ
２３ レジスタ ＣＴ 組合せ回路 ＣＫ１〜ＣＫ３ クロック ＡＤＤ１、ＡＤＤ２ 加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長 崎 光 司 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 (72)発明者 中 島 祥 次 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 黄 海 実 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 Ｆターム(参考） 5B046 AA08 BA03 JA03 5F064 BB19 BB26 DD03 EE47 EE54 HH03 HH06 HH10

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のレジスタを含む回路のネット情報を
   用いてタイミングを解析するステップと、 前記タイミングの解析結果に基づいて、当該段のホール
   ドマージンが小さいレジスタ又は後段のセットアップマ
   ージンが小さいレジスタを検出し、検出したレジスタに
   アトリビュートを付加した情報を生成するステップと、 前記ネット情報を用いて、各々の前記レジスタにクロッ
   クを分配するＣＴＳ処理を行うステップとを備え、 前記ＣＴＳ処理を行うステップでは、前記アトリビュー
   トを付加した情報を用いて、アトリビュートの付加され
   たレジスタに他のレジスタよりタイミングの早いクロッ
   クが供給されるように、各々のレジスタにクロックを分
   配することを特徴とする集積回路の設計方法。
2. 【請求項２】複数のレジスタを含む回路のネット情報を
   用いてタイミングを解析する解析手段と、 前記タイミングの解析結果に基づいて、当該段のホール
   ドマージンが小さいレジスタ又は後段のセットアップマ
   ージンが小さいレジスタを検出し、検出したレジスタに
   アトリビュートを付加した情報を生成するアトリビュー
   ト付加手段と、 前記ネット情報を用いて、各々の前記レジスタにクロッ
   クを分配するＣＴＳ処理を行うＣＴＳ処理手段とを備
   え、 前記ＣＴＳ処理手段は、前記アトリビュート付加手段が
   生成した情報を用いて、アトリビュートの付加されたレ
   ジスタに他のレジスタよりタイミングの早いクロックが
   供給されるように、各々のレジスタにクロックを分配す
   ることを特徴とする集積回路の設計装置。
3. 【請求項３】前記アトリビュート付加手段は、 前段のレジスタからの出力を当該段が取り込むホールド
   マージンが小さく、かつ当該段から後段のレジスタまで
   のホールドマージンに余裕があるレジスタ、または、 前段のレジスタの出力から当該段の入力までのセットア
   ップマージンに余裕があり、かつ当該段の出力から後段
   の入力までのセットアップマージンが小さいレジスタに
   アトリビュートを付加することを特徴とする請求項２記
   載の集積回路の設計装置。