JP2001184385A - 集積回路の設計方法及びその装置 - Google Patents

集積回路の設計方法及びその装置

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JP2001184385A
JP2001184385A JP37052099A JP37052099A JP2001184385A JP 2001184385 A JP2001184385 A JP 2001184385A JP 37052099 A JP37052099 A JP 37052099A JP 37052099 A JP37052099 A JP 37052099A JP 2001184385 A JP2001184385 A JP 2001184385A
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JP37052099A
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Hirohisa Hirano
野 博 久 平
Koji Nagasaki
崎 光 司 長
Yoshiji Nakajima
島 祥 次 中
Minoru Kokai
海 実 黄
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Toshiba Corp
Toshiba Information Systems Japan Corp
Original Assignee
Toshiba Corp
Toshiba Information Systems Japan Corp
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Abstract

(57)【要約】 【課題】 クロックラインにおける各々のレジスタ毎の
遅延を考慮し、遅延用バッファ等の挿入がもたらすゲー
ト数の増加を防止し、かつホールド・セットアップマー
ジンを拡大して誤動作を防止することが可能な集積回路
の設計方法及びその装置を提供する。 【解決手段】 複数のレジスタを含む回路のネット情報
を用いてタイミングを解析し(ステップS1)、解析結
果に基づき、ホールドマージン又はセットアップマージ
ンの小さいレジスタを検出してこのレジスタにアトリビ
ュートを付加した情報を生成し(ステップS2)、ネッ
ト情報を用いて各々のレジスタにクロックをバッファリ
ングを行って分配するCTS処理を行う(ステップS
3)が、CTS処理において、アトリビュートの付加さ
れたレジスタに他のレジスタよりタイミングの早いクロ
ックが供給されるように、各々のレジスタのマージンに
応じたタイミングのクロックを分配することで、マージ
ンを拡大するようにクロックの分配を最適化する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路の設計方
法及びその装置に係わり、特にCTS(Clock Tree Synt
hesis)処理を行う回路の設計に好適な方法及び装置に関
する。
【0002】
【従来の技術】ゲートアレイやスタンダードセル等を用
いたASIC(Application SpecificIC)では同期設計
が主流となり、クロックラインに接続されるフリップフ
ロップ等のレジスタの数が膨大となっている。しかし、
一つのクロックラインで駆動可能なレジスタの数には限
度がある。そこで、図6に示されたように、クロックラ
インにバッファB11、B21〜B2a(aは1以上の
整数)、B31〜B3b(bは1以上の整数)、B41
〜B4c(cは1以上の整数)をツリー状に接続するC
TS処理を行うことで、レジスタR1〜Rt(tは1以
上の整数)を接続するファンアウト数の確保、及びスキ
ューの抑制を行っている。
【0003】図7(a)にレジスタR1及びR2が2段
直列に接続され、レジスタR1にはクロックCK1、レ
ジスタR2にはクロックCK2が入力される回路構成を
示す。クロックCK1、CK2が図7(b)に示された
ように、両者の間にタイミングのずれが殆ど存在せず、
クロックスキューが零である場合を想定する。
【0004】この場合は、レジスタ間の遅延時間として
レジスタディレイt1が存在した場合、クロックCK2
の立ち上がりからレジスタR2が保持すべき入力デー
タ、即ち出力Nのレベルが変化する前のハイレベルを保
持する時間としてレジスタホールドタイムt3を除いた
残りの時間が、レジスタR2のホールドマージンt2と
して確保される。よって、レジスタR1の出力とレジス
タR2の入力との間を遅延用バッファを介することなく
直接接続してもホールド違反は発生せず、動作に支障を
きたさない。
【0005】しかし、現実にはCTS処理によりスキュ
ーをある程度抑制することはできるが零にまですること
は困難である。図8(b)のように、クロックCK1よ
りクロックCK2の立ち上がりが遅く、両者の間にクロ
ックスキューt13が存在する場合を考える。
【0006】このような場合は、レジスタR2のホール
ドに支障をきたすおそれがあるので、図8(a)のよう
にレジスタR1、R2の間に遅延用バッファB101、
B102を挿入する。これにより、レジスタR1の出力
とレジスタR2の入力との間にバッファディレイ時間t
12が発生する。この時間t12は、クロックCK1が
立ち上がった時点から、レジスタディレイ時間t11が
経過した時間に加算されるため、クロックCK1の立ち
上がりからレジスタディレイ時間t11+バッファディ
レイ時間t12の時間が存在することになる。
【0007】よって、クロックスキューとして時間t1
3が存在したとしても、時間t11+t12−t13が
残る。この時間からレジスタR2が保持するのに要する
時間であるレジスタホールドタイムt15を差し引く
と、ホールドマージンt14が残るので、ホールド違反
が防止される。
【0008】このように、クロックCK1とCK2との
間にスキューが存在する場合には、レジスタR1、R2
の入出力間に遅延用バッファB101、B102を挿入
する必要が生じる。この結果、ゲート数が増加して素子
面積の増大を招くという問題があった。
【0009】また、図9(a)に示されたように、レジ
スタR1の出力とレジスタR2の入力との間に組合せ回
路CT1が接続されている場合を考える。クロックスキ
ューが存在しない場合は、レジスタR1からレジスタR
2までで許容できる遅延は、クロックサイクルt22か
らレジスタR2のセットアップ時間t23を差し引いた
t24である。即ち、クロックCK1が立ち上がってか
らレジスタR1の出力N1が変化し、組合せ回路CT1
の出力N2が変化した時点から、クロックCK2が変化
してレジスタR2が出力N2のレベルを保持するまでに
余裕がある。ところが、クロックCK2がクロックCK
1より時間t21だけ早く立ち上がるというクロックス
キューが存在すると、レジスタR1からレジスタR2ま
でで許容できる遅延はt21の分だけ少なくなり、セッ
トアップマージンが減少してしまう。そのため、誤動作
が発生する、あるいは動作速度の低下を招く恐れがあ
る。
【0010】
【発明が解決しようとする課題】上述したように、従来
の集積回路の設計方法及びその装置では、クロックライ
ンに存在するクロックスキューが原因となって、レジス
タのホールドマージンやセットアップマージンが減少し
て誤動作が発生したり、誤動作防止用に遅延用バッファ
を付加してゲート数が増加するなどの問題があった。
【0011】本発明は上記事情に鑑み、クロックライン
における、各々のレジスタのマージンを考慮し、遅延用
バッファ等の挿入がもたらすゲート数の増加を防止し、
かつホールドマージン、セットアップマージンを拡大し
て誤動作および動作速度の低下を防止することが可能な
集積回路の設計方法及びその装置を提供することを目的
とする。
【0012】
【課題を解決するための手段】本発明の集積回路の設計
方法は、複数のレジスタを含む回路のネット情報を用い
てタイミングを解析するステップと、前記タイミングの
解析結果に基づいて、当該段のホールドマージンが小さ
いレジスタ又は後段のセットアップマージンが小さいレ
ジスタを検出し、検出したレジスタにアトリビュートを
付加した情報を生成するステップと、前記ネット情報を
用いて、各々の前記レジスタにクロックを分配するCT
S処理を行うステップとを備え、前記CTS処理を行う
ステップでは、前記アトリビュートを付加した情報を用
いて、アトリビュートの付加されたレジスタに他のレジ
スタよりタイミングの早いクロックが供給されるよう
に、各々のレジスタにクロックを分配することを特徴と
している。
【0013】ここで、前記アトリビュートの付加された
レジスタは、前段のレジスタからの出力を当該段が取り
込むホールドマージンが小さく、かつ当該段から後段の
レジスタまでのホールドマージンに余裕があるレジス
タ、または、前段のレジスタの出力から当該段の入力ま
でのセットアップマージンに余裕があり、かつ当該段の
出力から後段の入力までのセットアップマージンが小さ
いレジスタであることが望ましい。
【0014】本発明の集積回路の設計装置は、複数のレ
ジスタを含む回路のネット情報を用いてタイミングを解
析する解析手段と、前記タイミングの解析結果に基づい
て、当該段のホールドマージンが小さいレジスタ又は後
段のセットアップマージンが小さいレジスタを検出し、
検出したレジスタにアトリビュートを付加した情報を生
成するアトリビュート付加手段と、前記ネット情報を用
いて、各々の前記レジスタにクロックを分配するCTS
処理を行うCTS処理手段とを備え、前記CTS処理手
段は、前記アトリビュート付加手段が生成した情報を用
いて、アトリビュートの付加されたレジスタに他のレジ
スタよりタイミングの早いクロックが供給されるよう
に、各々のレジスタにクロックを分配することを特徴と
する。
【0015】ここで、前記アトリビュート付加手段は、
前段のレジスタからの出力を当該段が取り込むホールド
マージンが小さく、かつ当該段から後段のレジスタまで
のホールドマージンに余裕があるレジスタ、または、前
段のレジスタの出力から当該段の入力までのセットアッ
プマージンに余裕があり、かつ当該段の出力から後段の
入力までのセットアップマージンが小さいレジスタにア
トリビュートを付加することが望ましい。
【0016】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【0017】本実施の形態による集積回路の設計方法
は、図1に示される工程を備えている。ステップS1と
して、回路の論理構成を示すネットリストを用いてタイ
ミング解析を行う。
【0018】ステップS2として、ホールドマージン又
はセットアップマージンが小さいレジスタを検出し、検
出したレジスタにアトリビュートを付加する。従来は、
クロックスキューがもたらすレジスタ毎のマージンの大
小に対する考慮を行うことなく画一的にクロックの分配
を行っており、マージンの小さいレジスタではホールド
違反が発生していた。本実施の形態では、レジスタ毎の
マージンを考慮してクロックの供給の最適化を図るため
に、アトリビュートの付加という処理を行う。
【0019】ステップS3として、ツリー状のクロック
ラインを構成してファンアウト数を確保し、各レジスタ
にクロックの分配を行うCTS処理を行う。この処理を
行う際に、アトリビュートの付いたレジスタに対して
は、他のレジスタよりもタイミングの早いクロックが供
給されるような処理を行う。具体的には、クロックのバ
ッファ段数を短縮したり、1バッファの出力に接続する
レジスタの数を減らす等の処理を行う。
【0020】このような本実施の形態による設計方法
は、図2に示された構成を備える設計装置を用いて行う
ことができる。タイミング解析手段1は、回路のネット
情報を入力されてタイミング解析を行い、その結果を出
力する。
【0021】アトリビュート付加手段2は、タイミング
解析結果を与えられ、マージンの小さいレジスタにアト
リビュートを付加する。
【0022】CTS処理手段3は、CTS処理によりバ
ッファリングを行う。従来のCTS処理と異なり、本実
施の形態では、アトリビュートが付加されたレジスタに
は、他のレジスタよりタイミングの早いクロックが入力
されるようにクロックの分配を行う。
【0023】次に、CTS処理手段3がアトリビュート
が付加されたレジスタに対して行う処理の内容につい
て、具体例を用いて説明する。
【0024】図3に示されたように、クロックラインと
して1段目にバッファB11が設けられ、さらに2段目
にn個のバッファB21〜B2n(nは1以上の整
数)、3段目にm(mは1以上の整数)個のバッファB
31〜B3m、4段目にp(pは1以上の整数)個のバ
ッファB41〜B4pが配置されている。
【0025】マージンに比較的余裕があるレジスタR1
〜Rq(qは1以上の整数)、R(q+1)〜R(r−
2)(rは1以上の整数)には、4段目のバッファB4
1〜Bs(sは1以上の整数)よりクロックを供給す
る。また、各々のバッファには複数個のレジスタが接続
されている。
【0026】これに対し、当該段のホールドマージンが
小さいレジスタ、あるいは後段のレジスタまでのセット
アップマージンが小さいレジスタR(r−1)には、4
段目よりも早い段数、即ち1段目乃至3段目のバッファ
からクロックを供給する。段数が減少することで、他の
クロックよりタイミングが早いものをレジスタR(r−
1)に供給することができる。
【0027】あるいは、このようなレジスタには、レジ
スタRrのように4段目のバッファに1つのレジスタR
rのみを接続する。段数は他のバッファと同じ4段であ
っても、接続するレジスタの数が少ないと、負荷が小さ
い分だけタイミングの早いクロックをレジスタRrに供
給することができる。
【0028】以下に、アトリビュートが付加されるレジ
スタの例を示す。
【0029】(1)前段のレジスタからの出力を当該レ
ジスタがホールドするマージンが小さく、かつ当該レジ
スタの出力を後段のレジスタがホールドするマージンに
余裕がある場合。
【0030】(2)前段のレジスタの入力から当該レジ
スタの出力までのセットアップマージンに余裕があり、
かつ当該レジスタの出力から後段のレジスタの入力まで
のセットアップマージンが小さい場合。
【0031】図4(a)に示された回路では、レジスタ
R1、R2、R3が3段直列に接続されている。レジス
タR1の出力にはレジスタR2の入力が直接接続され、
レジスタR2の出力は組合せ回路CTを介してレジスタ
R3の入力が接続されている。
【0032】レジスタR1、R2の間は直接接続されて
おり、遅延時間が小さい。この状態で、後段のレジスタ
R2のホールドマージンを拡大するための遅延用バッフ
ァを間に挿入することなく拡大するためには、レジスタ
R1に供給されるクロックCK1よりもレジスタR2に
供給されるクロックCK2を早くすると有効である。
【0033】ここでは、クロックラインとして、バッフ
ァB11、バッファB21、バッファB31、バッファ
B41が4段直列に接続されており、2段目のバッファ
B21からクロックCK2が生成され、4段目のバッフ
ァB41からクロックCK1及びCK3が生成される。
【0034】図4(b)に示されたように、クロックC
K1とCK3とはほぼタイミングが等しく、クロックC
K2はクロックCK1及びCK3より時間t31だけタ
イミングが早い。
【0035】このようなタイミングの早いクロックCK
2をレジスタR2に供給し、タイミングの遅いクロック
CK1、CK3をレジスタR1、R3にそれぞれ供給す
る。これにより、レジスタR2が、レジスタR1の出力
Nが変化する前のハイレベルを保持するためのホールド
マージンがt33の期間となる。これは、レジスタR2
にレジスタR1と同じクロックCK1を供給した場合の
ホールドマージンt32よりも時間t31だけ長いの
で、ホールドマージンを拡大することが可能である。
【0036】この手法は、前段のレジスタR1からのレ
ジスタから当該段のレジスタR2までのホールドマージ
ンが小さく、当該段のレジスタR2から後段のレジスタ
R3までのホールドマージンに余裕がある場合に、特に
有効である。
【0037】また、レジスタR2とレジスタR3との間
には組合せ回路CTが接続されており、この部分がクリ
ティカルパスであるとする。このような経路は、レジス
タR3のセットアップマージンが小さくなる。そこで、
レジスタR3にレジスタR2に供給されるクロックCK
2よりもタイミングが遅いクロックCK3を供給する。
これにより、組合せ回路CTの出力N2が変化したレベ
ルをレジスタR3が保持するまでの時間として、出力N
2がローレベルに変化したときからクロックCK3が立
ち上がるまでの時間t42に拡大される。これにより、
レジスタR2の出力N1がローレベルに変化したときか
ら組合せ回路CTの出力N2がローレベルに変化するま
での許容される遅延時間t41がクロックCK1〜CK
3の1サイクルよりも拡大される。
【0038】この手法は、前段のレジスタR1から当該
段のレジスタR2までのセットアップマージンには余裕
があり、かつ当該段のレジスタR2から次段のレジスタ
R3までのセットアップマージンが小さい場合に特に有
効である。
【0039】上記手法を最も有効に用いることができる
場合について、図5を参照して説明する。レジスタR1
1、レジスタR21が直列に接続され、同様にレジスタ
R12、R22が直列に接続され、さらにレジスタR1
3、R23が直列に接続されている。レジスタR21の
出力とレジスタR22の出力とが加算器ADD1の入力
に接続され、加算器ADD1の出力がレジスタR3の入
力に接続され、レジスタR3の出力がレジスタR4の入
力に接続されている。レジスタR4の出力とレジスタR
23の出力とが加算器ADD2の入力に接続され、加算
器ADD2の出力がレジスタR5の入力に接続されてい
る。
【0040】ここで、直列に接続されたレジスタR3、
R4、R5に着目すると、レジスタR3とレジスタR4
との間は直接接続され、レジスタR4とレジスタR5と
の間には加算器ADD2が接続されている。レジスタR
3とレジスタR4との間は遅延時間が最小であり、レジ
スタR4のホールドマージンに余裕がある。しかし、レ
ジスタR4とレジスタR5との間は遅延時間が大きく、
セットアップマージンが小さい。このような場合は、レ
ジスタR3及びレジスタR5には通常のクロックを供給
し、レジスタR4によりタイミングが早いクロックを供
給することで、レジスタR5のセットアップマージンを
拡大することができる。
【0041】このように、レジスタ間が直接接続されて
いる部分と、レジスタ間に加算器等の回路が接続されて
いる部分とが交互に配置されている回路に本実施の形態
の手法を適用することで、ホールドマージン及びセット
アップマージンを拡大させる効果を最も高めることがで
きる。
【0042】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図3〜図5に示され
た回路構成は、上記実施の形態の手法によりホールドマ
ージン及びセットアップマージンが拡大される場合の一
例を示したものであり、適用可能な回路はこの回路構成
に限定されない。
【0043】
【発明の効果】以上説明したように、本発明の集積回路
の設計方法及びその装置によれば、当該段のホールドマ
ージンが小さいレジスタ又は後段のセットアップマージ
ンが小さいレジスタを検出し、このようなレジスタに他
のレジスタよりタイミングの早いクロックが供給される
ように、各々のレジスタのマージンに応じたタイミング
のクロックを分配することにより、遅延用バッファ等を
付加することなくホールドマージン及びセットアップマ
ージンを拡大することが可能である。
【図面の簡単な説明】
【図1】本発明の一実施の形態による集積回路の設計方
法における処理の手順を示したフローチャート。
【図2】本発明の一実施の形態による集積回路の設計装
置の構成を示したブロック図。
【図3】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合の回
路構成を示した説明図。
【図4】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合の他
の回路構成を示した説明図。
【図5】同実施の形態による集積回路の設計方法に従っ
てホールド・セットアップマージンを拡大した場合のさ
らに他の回路構成を示した説明図。
【図6】従来の手法に従い、マージンの大小を考慮せず
にクロックの供給を行った場合の構成を示した回路図。
【図7】クロックスキューが零であり、レジスタ間が直
接接続されている場合の構成及びクロックのタイムチャ
ートを示した説明図。
【図8】クロックスキューが存在し、レジスタ間に遅延
用バッファを挿入した場合の構成及びクロックのタイム
チャートを示した説明図。
【図9】レジスタ間に組合せ回路が挿入され、クロック
スキューが存在する場合の構成及びクロックのタイムチ
ャートを示した説明図。
【符号の説明】
1 タイミング解析手段 2 アトリビュート付加手段 3 CTS処理手段 B11、B21〜B2n、B31〜B3m、B41〜B
4p バッファ R1〜Rr、R1〜R5、R11〜R13、R21〜R
23 レジスタ CT 組合せ回路 CK1〜CK3 クロック ADD1、ADD2 加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長 崎 光 司 神奈川県川崎市川崎区日進町7番地1 東 芝情報システム株式会社内 (72)発明者 中 島 祥 次 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 黄 海 実 神奈川県川崎市川崎区日進町7番地1 東 芝情報システム株式会社内 Fターム(参考) 5B046 AA08 BA03 JA03 5F064 BB19 BB26 DD03 EE47 EE54 HH03 HH06 HH10

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】複数のレジスタを含む回路のネット情報を
    用いてタイミングを解析するステップと、 前記タイミングの解析結果に基づいて、当該段のホール
    ドマージンが小さいレジスタ又は後段のセットアップマ
    ージンが小さいレジスタを検出し、検出したレジスタに
    アトリビュートを付加した情報を生成するステップと、 前記ネット情報を用いて、各々の前記レジスタにクロッ
    クを分配するCTS処理を行うステップとを備え、 前記CTS処理を行うステップでは、前記アトリビュー
    トを付加した情報を用いて、アトリビュートの付加され
    たレジスタに他のレジスタよりタイミングの早いクロッ
    クが供給されるように、各々のレジスタにクロックを分
    配することを特徴とする集積回路の設計方法。
  2. 【請求項2】複数のレジスタを含む回路のネット情報を
    用いてタイミングを解析する解析手段と、 前記タイミングの解析結果に基づいて、当該段のホール
    ドマージンが小さいレジスタ又は後段のセットアップマ
    ージンが小さいレジスタを検出し、検出したレジスタに
    アトリビュートを付加した情報を生成するアトリビュー
    ト付加手段と、 前記ネット情報を用いて、各々の前記レジスタにクロッ
    クを分配するCTS処理を行うCTS処理手段とを備
    え、 前記CTS処理手段は、前記アトリビュート付加手段が
    生成した情報を用いて、アトリビュートの付加されたレ
    ジスタに他のレジスタよりタイミングの早いクロックが
    供給されるように、各々のレジスタにクロックを分配す
    ることを特徴とする集積回路の設計装置。
  3. 【請求項3】前記アトリビュート付加手段は、 前段のレジスタからの出力を当該段が取り込むホールド
    マージンが小さく、かつ当該段から後段のレジスタまで
    のホールドマージンに余裕があるレジスタ、または、 前段のレジスタの出力から当該段の入力までのセットア
    ップマージンに余裕があり、かつ当該段の出力から後段
    の入力までのセットアップマージンが小さいレジスタに
    アトリビュートを付加することを特徴とする請求項2記
    載の集積回路の設計装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114239475A (zh) * 2021-12-17 2022-03-25 郑州信大华芯信息科技有限公司 低频数模混合模块时钟结构及扫描链设计方法

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CN114239475A (zh) * 2021-12-17 2022-03-25 郑州信大华芯信息科技有限公司 低频数模混合模块时钟结构及扫描链设计方法

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