CN1237449C

CN1237449C - 利用多路扫描触发器测试与速度有关的缺陷的方法和装置

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Publication number: CN1237449C
Application number: CNB988135361A
Authority: CN
Inventors: H·H·李
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-12-12
Filing date: 1998-10-23
Publication date: 2006-01-18
Anticipated expiration: 2018-10-23
Also published as: CN1284182A; AU1119899A; TW402770B; US6023778A; KR100335683B1; WO1999031587A1; KR20010033037A

Abstract

一种利用多路扫描触发器(62、68、75、81和87)测试与定时有关的缺陷的方法和装置。在一个实施例中，利用延时电路(54)作为测试电路的多路扫描触发器(62、68、75、81和87)接收的扫描使能信号的缓冲器。扫描方式信号首先发送到延时电路(54)，然后将扫描方式信号分布到多路扫描触发器(62、68、75、81和87)。由于延时电路(54)可作为许多多路扫描触发器(62、68、75、81和87)的缓冲器，因此，扫描方式信号首先发送到数量较少的延时电路(54)，而不是分布在整个集成电路上的几千个多路扫描触发器(62、68、75、81和87)上。此外，在一个实施例中，延时电路延时一个时钟周期传输扫描使能信号的有效-无效变化，与系统时钟周期同步的扫描方式信号的有效-无效变化没有经过一个时钟周期的延时进行传输。根据本发明，多路扫描触发器(62、68、75、81和87)可以在较低的扫描速度下加载和卸载测试数据。

Description

利用多路扫描触发器测试与速度有关的缺陷的方法和装置

本发明一般涉及集成电路技术，具体地，本发明涉及集成电路的测试。

随着各个电路单元数量的增加，集成电路的封装变得更加密集。实际上，单个芯片具有数个包含数百万个晶体管的单元是很平常的。一种测试集成电路中的电路单元的方法是通过产生测试码型并用多路扫描触发器将测试码型加到集成电路的输入端。依靠测试码型，集成电路对测试码型的响应可以提供是否存在缺陷的准确的指示。

在典型的测试序列中，也被称作扫描使能信号的扫描方式信号发送到集成电路使其处于系统方式或测试方式。在系统方式，集成电路具有正常的功能；而在测试方式，集成电路接收测试码型并执行其它测试操作。但是，由于集成电路速度和器件密度的不断增长的趋势，在一个系统时钟周期内将扫描方式信号发送到所有的多路扫描触发器变得越来越困难了。此外，使用目前的多路扫描触发器测试与定时有关的缺陷、延迟缺陷或过渡缺陷通常更加困难。

例如，如图1中的测试电路所示，多路扫描触发器6、12、19、25和31分别通过扫描方式输入2、8、15、21和27连接到单个测试器的1脚。多路扫描触发器12的测试码型输入9连接到多路扫描触发器6的数据输出7。数据输出7和13连接到集成电路逻辑14。多路扫描触发器19、25和31的数据输入17、23和29分别连接到集成电路逻辑14。多路扫描触发器31的测试码型输入28连接到多路扫描触发器25的数据输出26，多路扫描触发器25的测试码型输入22连接到多路扫描触发器19的数据输出20。

图2示出了在图1的测试电路中使用的多路扫描触发器的部件。具体参考多路扫描触发器6，图2示出了第一级42，其可作为主触发器，并通过数值输入46连接到多路器41的输出40。第一级42的时钟输入48连接到反相器38的输出39。第一级42的数值输出43连接到作为从触发器的第二级45的数值输入47。第二级45的数值输出30作为多路扫描触发器6的数据输出7。

参考图1，测试器脚1将逻辑值为0或1的扫描方式信号发送到多路扫描触发器6、12、19、25和31，其中0表示无效扫描方式信号，1表示有效扫描方式信号。具体地说，数值0将多路扫描触发器6、12、19、25和31设为系统方式，而数值1将多路扫描触发器6、12、19、25和31设为扫描使能方式。需要强调的是，随着设置在集成电路中的多路扫描触发器的数量的增加，以及集成电路速度的不断提高，扫描方式信号需要经过超过一个时钟周期的时间才能到达所有的多路扫描触发器。在扫描使能方式中，在测试序列的开始，多路扫描触发器6和19分别通过测试码型输入3和16接收N位测试码型的第一位。N为接收测试码型的扫描链中的多路扫描触发器的数量。例如，在图1中的一个扫描链包括多路扫描触发器6和12，所以N等于2，而第二扫描链包括多路扫描触发器19、25和31，所以N等于3。

多路扫描触发器6、12、19、25和31通过时钟信号输入5由时钟信号焊盘33接收时钟信号。一个时钟周期之后，通过数据输出7和测试码型输入9发送到多路扫描触发器6的两位测试码型的第一位正准备被多路扫描触发器12锁存。在下一个时钟周期期间，两位测试码型的第二位被锁存到多路扫描触发器6内，而第一位被锁存到多路扫描触发器12内。在该时钟周期之后，测试器的脚1将多路扫描触发器6、12、19、25和31设为系统方式，以便它们可以分别通过数据输入4、10、17、23和29锁存数据。一旦建立起系统方式，需要一个时钟周期从多路扫描触发器12和6分别将第一位和第二位发送到集成电路逻辑14，并捕捉或锁存从集成电路逻辑14分别通过数据输入17、23、和29进入多路扫描触发器19、25和31的测试输出数据。在测试输出数据锁存后，测试器的脚1将多路扫描触发器6、12、19、25和31重新设为扫描使能方式。最后，多路扫描触发器19、25和31所捕获的测试输出数据在三个额外的时钟周期中通过扫描输出24卸载，一个时钟周期对应于该扫描链中的一个多路扫描触发器。

如图1所示的当前测试电路的局限性在于多路扫描触发器一般限定于识别集成电路中的固定型故障。在固定型故障的测试中，计时集成电路和测试码型速度通常比系统时钟速度要低，这就意味着没有识别与定时有关的缺陷。因此，需要一种利用多路扫描触发器测试集成电路中与速度有关的缺陷的方法和装置。这种方法和装置应该能够检测集成电路中与速度有关的缺陷而不消耗额外的功率。

这里公开了一种利用多路扫描触发器测试与速度有关的缺陷的方法和装置。在一个实施例中，延时电路将扫描方式信号由方式输入传送到方式输出。延时电路接收时钟信号，并延时一个时钟周期传送扫描方式信号的有效-无效变化，而传送扫描方式信号的无效-有效变化时没有一个时钟周期的延时。每个多路扫描触发器接收时钟信号，并具有连接到延时电路的方式输出的扫描方式输入。多路扫描触发器中的一个的数据输出连接到集成电路逻辑的一个输入，多路扫描触发器中的另一个的数据输入连接到集成电路逻辑的一个输出。从下面详细的说明、附图及权利要求书中，本发明的其它特点和有益效果将变得很显然。

通过例子说明本发明，并不局限于附图。

图1为当前利用多路扫描触发器的测试电路的方框图。

图2为当前多路扫描触发器的方框图。

图3为根据本发明具有连接到多路扫描触发器的延时电路的测试电路的一个实施例的方框图。

图4A为根据本发明的延时电路的一个实施例的方框图。

图4B为根据本发明的延时电路的另一个实施例的方框图。

图5示出了表示根据本发明图3、4A和4B所示的测试电路的信号的时序图。

图6A示出了根据本发明执行的步骤的一个实施例的流程图。

图6B示出了根据本发明执行的步骤的另一个实施例的流程图。

这里公开了一种利用多路扫描触发器测试与速度有关的缺陷的方法和装置。在随后的说明中，公开了大量细节，以便完全理解本发明。但是，很明显，对于本领域具有普通专业技能的人员来说，不使用这些具体细节也可以实现本发明。另一方面，没有详细介绍已公知的材料或方法，以免模糊本发明。

本发明的一个实施例利用延时电路作为测试电路的多路扫描触发器接收的扫描使能信号的缓冲器。因此，代替将扫描方式信号直接发送到每个多路扫描触发器，扫描方式信号首先发送到延时电路，随后才将扫描方式信号分配到多路扫描触发器。由于每个延时电路可作为许多多路扫描触发器的缓冲器，所以扫描方式信号最初只须发送到少量的延时电路上，而不是分布在整个集成电路上的上千个多路扫描触发器。此外，正如随后将要详细讨论的，目前说明的延时电路的一个实施例将系统时钟周期与扫描方式信号的有效-无效变化同步，从而使多路扫描触发器能在较低的扫描速度下加载和卸载测试数据，并允许集成电路在全系统速度下进行操作，以检测与速度有关的缺陷。

图3示出了根据本发明具有延时电路54的测试电路的一个实施例，其中延时电路54作为多路扫描触发器62、68、75、81和87的缓冲器。延时电路54通过方式输入53接收来自扫描方式焊盘50的扫描方式信号。在一个实施例中，多个延时电路54分布在测试电路的各处。由于延时电路54的数量少于多路扫描触发器62、68、75、81和87的数量，所以扫描方式焊盘50上的总的负载减少了。延时电路54通过时钟信号输入52接收来自时钟信号焊盘51的时钟信号。多路扫描触发器62、68、75、81和87的扫描方式输入56、58、71、77和83分别连接到方式输出55以接收经过延时电路54后的扫描方式信号。每个多路扫描触发器62、68、75、81和87都有连接到时钟信号焊盘51的时钟信号输入52，以允许接收时钟信号。多路扫描触发器68的测试码型输入65连接到多路扫描触发器62的数据输出63。数据输出63和69连接到集成电路逻辑70。多路扫描触发器75、81和87的数据输入73、79和85分别连接到集成电路逻辑14。多路扫描触发器87的测试码型输入84连接到多路扫描触发器81的数据输出82，多路扫描触发器81的测试码型输入78连接到多路扫描触发器75的数据输出76。

图4A更加详细地示出了延时电路54的一个实施例。如图所示，延时电路54包括缓冲单元91，其中包括时钟信号输入52和方式输入53。逻辑或门94通过输入92连接到缓冲单元91的输出。逻辑或门94还包括连接到方式输入53的方式信号输入93，以及作为延时电路54的方式输出的方式输出55。

图4B示出了延时电路54的另一个实施例，比图4A更加详细的示出了延时电路。如图所示，缓冲单元91包括反相器97、第一级98或主触发器和第二级100或从触发器。第一级98的数值输入107连接到方式输入53。反相器97的输出105连接到第一级98的时钟输入104。第一级98的数值输出99连接到第二级100的数值输入103。第二级100的数值输出102通过输入92连接到逻辑或门94。

图5示出了根据本发明的图3、4A和4B的测试电路的一个实施例中的信号关系的时序图。时钟信号201是从时钟信号焊盘51发送到时钟信号输入52的时钟信号的值。扫描方式焊盘值202是从扫描方式焊盘50发送到延时电路54的扫描方式信号的值。具体的，扫描方式焊盘值202为逻辑或门94的方式信号输入93处的扫描方式信号的值。缓冲单元输出值203为由时钟信号201的输入和扫描方式信号202分别在时钟信号输入52和方式输入53产生的缓冲单元91的输出。扫描方式焊盘值202和缓冲单元输出值203由逻辑或门94进行逻辑或，以产生分别通过方式输入56、58、71、77和83发送到多路扫描触发器62、68、75、81和87的多路器扫描使能信号值204。多路扫描触发器数据输出205描述了数据输出的变化，例如，数据输出63、69、76、82和88。

参考图3-5，下面将说明根据本发明的测试序列。扫描方式焊盘50通过方式输入53将值为0或1的扫描方式信号202发送到延时电路54。在一个实施例中，0表示无效的扫描方式信号202，1表示有效的扫描方式信号。扫描方式信号202在一个时钟周期内从方式输入53传送到逻辑或门94的输入92，而扫描方式信号202不经过一个时钟周期的延时就到达逻辑或门94的方式信号输入93。在一个实施例中，从方式输出55输出的0将多路扫描触发器62、68、75、81和87设定为系统方式，而1将多路扫描触发器62、68、75、81和87设定为扫描使能方式。

因此，在测试序列的开始，扫描方式焊盘50将值为1的扫描方式信号202发送到延时电路54。一旦多路扫描触发器62、68、75、81和87进入扫描使能方式，多路扫描触发器62和75分别第一个接收N位测试码型的第一位，其中N为在扫描链中接收测试码型的多路扫描触发器的数量。因此，在一个实施例中，一个扫描链包括多路扫描触发器62和68，使N等于2，第二个扫描链中包含多路扫描触发器75、81和87，使N等于3。应该理解，本发明的其它实施例可以包括具有更多或更少数量的多路扫描触发器的更多或更少数量的扫描链中。

时钟信号焊盘51将时钟信号发送到多路扫描触发器62、68、75、81和87。假设N等于2，一个时钟周期之后，两位测试码型中的第N-1位或第一位被锁存到多路扫描触发器62，并且测试码型的第N位或最后一位正准备锁存到多路扫描触发器62中。这对应于图5中的虚线207。在这一点上，扫描方式焊盘50将值为0的扫描方式信号202发送到延时电路54，将多路扫描触发器62、68、75、81和87设定为系统方式。然而，在一个实施例中，扫描方式信号202的有效-无效的变化在经过延时电路54传输时被延时了一个时钟周期。在一个实施例中，在系统全速运行的下一个时钟周期期间，将出现如下情况：N位测试码型的第N位或最后一位锁存到多路扫描触发器62中，第N-1位锁存到多路扫描触发器68中，并且无效扫描方式信号经过延时电路54传输，从而在该时钟周期完成后将多路扫描触发器62、68、75、81和87设定为系统方式。这对应于图5中的虚线209。如图5所示，被延时的扫描方式信号202的有效-无效的变化(显示为多路器扫描使能信号值204)及时发生，将多路扫描触发器62、68、75、81和87由扫描使能方式设定为系统方式，从而允许多路扫描触发器75、81和87捕获由集成电路70输出的测试输出数据。

一旦在一个时钟周期的延时之后建立起系统方式，随后的时钟周期仍然运行在全系统速度下，将装载到多路扫描触发器68和62的测试码型发送到集成电路70。在全系统速度的下一个时钟周期期间，由集成电路70输出的测试输出数据分别在多路扫描触发器75、81和87的数据输入73、79和85出被捕获。注意，因为该特殊的时钟周期也在全系统速度下运行，所以由此时锁存到多路扫描触发器75、81和87的测试输出数据可识别出与定时有关的缺陷。这对应于图5中的虚线211。扫描方式焊盘50随后将有效扫描方式信号202发送到延时电路54，以便将多路扫描触发器62、68、75、81和87重新设定为扫描使能方式。在一个实施例中，即使扫描方式信号202首先发送到延时电路54，由于有逻辑或门94，扫描方式信号202的无效-有效的变化在经过延时电路54传输时也不会有一个时钟周期的延时。如图5所示，未被延时一个时钟周期的扫描方式信号202的无效-有效的变化(显示为多路器扫描使能信号值204)及时发生，将多路扫描触发器62、68、75、81和87由系统方式设定为扫描使能方式，从而允许多路扫描触发器75、81和87卸载其捕获的由集成电路70输出的测试输出数据。在图3所示的实施例中，在三个时钟周期中通过扫描输出89实现卸载。所述卸载活动对应于图5中虚线213之后的时间。

应该理解，如上所述，根据本发明的测试电路为了实现与定时有关的或变化缺陷的测试，最少两个时钟周期运行在全系统速度下；其它的时钟周期可以运行在较低的速度下。具体的，假设扫描链包括N个多路扫描触发器，当装载测试码型的前N-1位时，前N-1个时钟周期可以运行在较低的时钟速度下。装载第N位的时钟周期产生脉冲，并且在下一个全系统时钟周期期间，被测试的集成电路在全系统速度下操作，以便测试与定时有关的缺陷。然后，重新建立扫描使能方式，扫描链的多路扫描触发器可以在较低的时钟速度下卸载。应该理解，在上述的大多数过程中，集成电路工作在较低的时钟速度下，而不是转快的全系统速度下，从而与整个测试过程都工作在全系统时钟速度下集成电路所消耗的功率相比，可减少功率的消耗。正如本领域的技术人员可以明白的那样，在全系统速度下装载和卸载所有的多路扫描触发器，由于所有的多路扫描触发器在全系统速度下同时切换，所以需要额外的功率。相反，根据本发明，通过在大部分的测试过程中(在装载N位测试码型的N-1位期间)使多路扫描触发器在较低的时钟速度下切换，可充分地减少功率的消耗。还应该理解，本发明的另一个好处是扫描使能信号的沿的位置的准确性不再是测试集成电路的与定时有关的缺陷的决定性的问题了。

在本发明的一个实施例中，连续的进行与定时有关的缺陷的测试，因此，在测试码型装入多路扫描触发器之前，先往多路扫描触发器中装入虚拟位，以补偿测试码型。当随后的测试码型的装载还差一位就要过程完成时，允许测试码型的卸载过程在较低的时钟速度下完成，从而允许测试电路在随后的全系统速度下的操作之前从多路扫描触发器卸载由前一次测试得到的测试数据。例如，参考图3并假设N等于3，在三位测试码型的第一位装入多路扫描触发器75之前，一个虚拟位被装入多路扫描触发器75。三个时钟周期之后，虚拟位被装入多路扫描触发器87，三位测试码型的前两位装入多路扫描触发器81和75。在这三个时钟周期期间，以前占据多路扫描触发器75、81和87的测试输出数据被卸载。因此，经过三个在较低速度下的时钟周期之后，测试输出数据被完全卸载，装载过程还差一位就要完成。现在可以在全系统速度下装载三位测试码型中的最后一位，而不会在全系统速度下卸载上次测试的测试输出数据。

图6A示出了根据本发明的一个实施例执行的步骤的流程图。在图中所示的步骤301中，扫描使能方式建立。紧接着，步骤303显示测试码型移位进入到多路扫描触发器。系统方式在步骤305中建立，然后在步骤307中，集成电路逻辑在第一时钟速度下工作一个时钟周期。步骤309显示扫描使能方式随后重新建立，步骤311显示在第二时钟速度下数据从多路扫描触发器移出。

图6B示出了图6A所示实施例的流程图的额外步骤的另一个实施例的流程图。特别的，步骤311显示扫描使能信号设为有效。紧接着，在所示步骤303中包括步骤317、319和321。步骤317显示N位测试码型的前N-1位在第二时钟速度下移位进入多路扫描触发器。如步骤319所示，扫描使能信号在经过一个时钟周期的延时后随后设置为无效。步骤321显示N位测试码型的第N位以第一时钟速度被移位进入多路扫描触发器。执行了步骤303之后，执行上述的步骤307，然后，步骤315显示扫描使能信号未经过一个时钟周期的传输延时而设为有效。随后执行如上所述的步骤311。

因此，在一个实施例中，由于扫描使能信号由无效-有效的变化的传输延时(步骤319)，直到所述N位测试码型的所述第N位移到所述多个多路扫描触发器(步骤321)之后，并且集成电路逻辑在所述第一时钟速度下进行操作(步骤307)之前，多路扫描触发器才接收到无效扫描使能信号。由于扫描使能信号由无效-有效的变化的传输没有经过一个时钟周期的延时(步骤315)，在集成电路逻辑在第一时钟速度下操作(步骤307)之后，以及所述N位测试码型以第二时钟速度移出之前(步骤311)，所述多个多路扫描触发器收到了有效扫描使能信号。

在以上详细的说明中，参考具体示例性实施例介绍了本发明的方法装置。然而，显然可以进行各种修改和变形而不脱离本发明的较宽的精神和范围。因此本说明书和附图为示例性的而不是限定性的。

Claims

1.一种用于集成电路逻辑的测试电路，所述测试电路包括：

从方式输入到方式输出传输扫描方式信号的延时电路，所述延时电路具有第一信号通路，所述第一信号通路具有一锁存电路，用于接收时钟信号，并延时一个时钟周期传输所述扫描方式信号的有效-无效的变化，所述延时电路具有第二信号通路，用于不延时时钟周期传输所述扫描方式信号的无效-有效的变化；所述第二信号通路不通过所述锁存电路；以及

多个多路扫描触发器，所述多个多路扫描触发器的每一个接收所述时钟信号，并具有连接到所述延时电路的所述方式输出的扫描方式输入、数据输入、测试码型输入以及数据输出，其中所述多个多路扫描触发器的第一个的数据输出连接到集成电路逻辑的输入，所述多个多路扫描触发器的第二个的数据输入连接到集成电路逻辑的输出，所述多个多路扫描触发器中的每一个包括：a)多路器，连接成用以根据所述扫描方式输入在所述数据输入或所述测试码型输入之间选择；和b)触发器，连接成锁存所述多路器的输出，并根据所述时钟信号产生所述数据输出。

2.如权利要求1的测试电路，其特征在于，

所述锁存电路还包括一触发器，它连接成响应所述时钟信号锁存所述扫描方式信号；并且

所述第一信号通路通过一逻辑或门，它连接成接收所述扫描方式信号和所述触发器的输出，所述逻辑或门具有连接到所述延时电路的所述方式输出的输出。

3.如权利要求2的测试电路，其特征在于，所述触发器包括：

第一级和第二级，所述第一和第二级的每一个包括时钟输入、数值输入和数值输出；以及

连接到所述第一级的所述时钟输入的反相器，所述反相器的输入连接成用以接收所述时钟信号；

所述第一级的所述数值输入连接成用以接收所述扫描方式信号；

所述第二级的所述数值输入连接成用以接收所述第一级的所述数值输出；

所述第二级的所述时钟输入连接成用以接收所述时钟信号；

所述第二级的所述数值输出连接到所述逻辑或门的输入。

4.如权利要求2的测试电路，其特征在于，所述延时电路的所述触发器包括：

第一级和第二级，所述第一和第二级的每一个包括时钟输入、数值输入和数值输出；并且

连接到所述第一级的所述时钟输入的反相器，所述反相器的输入连接成接收所述时钟信号；

所述第一级的所述数值输入连接成接收所述扫描方式信号；

所述第二级的所述数值输入连接成接收所述第一级的所述数值输出；

所述第二级的所述时钟输入连接成以接收所述时钟信号；

所述第二级的所述数值输出连接到所述逻辑或门的输入。

5.权利要求1的测试电路，其特征在于，所述多路扫描触发器的所述触发器包括：

所述第一级的所述数值输入连接成接收所述多路器的输出；

所述第二级的所述时钟输入连接成接收所述时钟信号；

所述第二级的所述数值输出连接到所述多路扫描触发器的所述数据输出。

6.一种在集成电路逻辑中识别与速度有关的缺陷的方法，所述方法的步骤包括：

在集成电路逻辑中建立扫描使能方式；

以第二时钟速度将N位测试码型的第N-1位移入集成电路逻辑的多个多路扫描触发器中；

延迟由所述多个多路扫描触发器所接收的扫描使能信号从作用到不作用的过渡，直到下一个时钟周期为止；

在下一个时钟周期之前，将所述N位测试码型的第N位以第一时钟速度移入所述多个多路扫描触发器中；

在下一个时钟周期内以第一时钟速度操作集成电路逻辑一个时钟周期；

在集成电路逻辑中重新建立扫描使能方式；并且

从所述多路扫描触发器中以第二时钟速度移出所述测试码型。

7.如权利要求6的方法，其特征在于，包括在所述将所述测试码型移入集成电路逻辑中的所述多个多路扫描触发器中的步骤之前，设置由所述多个多路扫描触发器接收的扫描使能信号有效的附加步骤。

8.如权利要求6的方法，其特征在于，延迟扫描使能信号从作用到不作用的过渡的步骤包括延时由所述多个多路扫描触发器接收的所述扫描使能信号，直到所述N位测试码型的第N位移入所述多个多路扫描触发器之后，以及集成电路逻辑在所述第一时钟速度下工作之前。

9.如权利要求6的方法，其特征在于，在集成电路逻辑中重新建立所述扫描使能方式的步骤包括集成电路逻辑在第一时钟速度下进行操作之后，以及所述N位测试码型以第二时钟速度移出之前，将由所述多个多路扫描触发器接收的所述扫描使能信号设置为有效的步骤。

10.如权利要求6的方法，其特征在于，所述第一时钟速度为集成电路逻辑的系统时钟速度，并且所述第一时钟速度比所述第二时钟速度快。