CN108231113B - 具有电源检测器的双轨器件及其操作方法 - Google Patents

具有电源检测器的双轨器件及其操作方法 Download PDF

Info

Publication number
CN108231113B
CN108231113B CN201711056997.2A CN201711056997A CN108231113B CN 108231113 B CN108231113 B CN 108231113B CN 201711056997 A CN201711056997 A CN 201711056997A CN 108231113 B CN108231113 B CN 108231113B
Authority
CN
China
Prior art keywords
power supply
circuit
power
rail device
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711056997.2A
Other languages
English (en)
Other versions
CN108231113A (zh
Inventor
林洋绪
郑基廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108231113A publication Critical patent/CN108231113A/zh
Application granted granted Critical
Publication of CN108231113B publication Critical patent/CN108231113B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Abstract

本发明提供了一种双轨器件，包括通过第一头控制开关耦合至第一电源的第一电源域电路和耦合至第二电源的第二电源域电路。第一电源和第二电源具有不同的稳态电压电平。第一电源域电路接口连接至第二电源域电路。该器件还包括电源检测器电路，用于响应于第二电源的电压电平，为第一头控制开关提供控制信号。本发明还提供了操作双轨器件的方法。

Description

具有电源检测器的双轨器件及其操作方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及双轨器件及其操作方法。
背景技术
诸如双轨静态随机存取存储器(SRAM)的双轨器件具有在不同的电源电压下工作的不同逻辑电路。例如，被称为存储器外围逻辑电路的SRAM的部分与在较高电源电压VDDM下工作的存储器阵列的比特位相比，可以在较低电源电压VDD下工作，以降低动态功耗。这种技术允许减少有功功率，而保持足够的性能。然而，在接通/断开两种电源时双轨设计经受显著的跨域泄漏。
发明内容
根据本发明的一方面，提供了一种双轨器件，包括：第一电源域电路，通过第一头控制开关耦合至第一电源；第二电源域电路，耦合至第二电源，其中，所述第一电源和所述第二电源具有不同的稳态电压电平，并且所述第一电源域电路接口连接至所述第二电源域电路；以及第一电源检测器电路，用于响应于所述第二电源的电压电平，为所述第一头控制开关提供控制信号。
根据本发明的另一方面，提供了一种双轨器件，包括：第一电源域电路，通过第一头控制开关耦合至第一电源；第二电源域电路，耦合至第二电源，其中所述第一电源和所述第二电源具有不同的稳态电压电平，并且其中所述第一电源域电路接口连接至所述第二电源域电路；以及第一电源检测器电路，用于响应于所述第二电源的电压电平为所述第一头控制开关提供控制信号；其中，所述第一电源检测器电路配置为控制所述第一头控制开关以当所述第二电源处于其稳态电压电平时，将所述第一电源域电路连接至所述第一电源；以及其中，所述第一电源检测器电路配置为控制所述第一头控制开关以当所述第二电源在断开状态及其稳态电压电平之间转换时，在至少部分周期期间断开所述第一电源域电路与所述第一电源的连接。
根据本发明的又一方面，提供了一种操作双轨器件的方法，所述双轨器件具有用于在第一电源下工作的第一电源域电路和在第二电源下工作的第二电源域电路，包括以下步骤：检测所述第二电源在斜坡上升期间的电压电平；在所述第二电源的斜坡上升期间断开所述第一电源与所述第一电源域电路的连接直至第二电源电压电平达到上升触发点；检测所述第二电源在斜坡下降期间的电压电平；以及在所述第二电源的斜坡下降期间当所述第二电源下降至下降触发点时，断开所述第一电源与所述第一电源域电路的连接。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意的是，各种部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的双轨器件；
图2分别示出了根据一些实施例的图1的双轨器件在例如器件电源上升和电源下降期间的VDDM电源斜坡上升和斜坡下降、以及头开关控制信号的时序图；
图3示出了根据一些实施例的双轨器件；
图4分别示出了根据一些实施例的图5的双轨器件在例如器件电源上升和电源下降期间的VDD电源斜坡上升和斜坡下降、以及头开关控制信号的时序图；
图5示出了根据一些实施例的电源检测器电路；
图6示出了根据一些实施例的电源检测器电路；
图7示出了根据一些实施例的电源检测器电路；
图8示出了根据一些实施例的方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同示例性实施例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制本发明。例如，应当理解，当元件被称为“连接至”或“耦合至”另一个元件时，其可以是直接连接至或者耦合至另一个元件，或者可以存在一个或多个中间元件。
本发明涉及双轨器件，其在一些实施例中可以是SRAM器件。双轨器件包括在VDDM电源域中工作的第一电路。该电路可以被称为VDDM域电路。该器件还包括在VDD电源域中工作的第二电路。该电路可以被称为VDD域电路。该VDD域电路114可以是例如在较低电源电压VDD下工作的存储器外围逻辑电路，以及该VDDM域电路可以是在较高电源电压VDDM下工作的SRAM单元阵列。电路彼此接口连接。VDDM可以是高于VDD的电源。VDDM域电路通过在头控制信号(header control signal)的控制下的相应的头开关(head switch)连接至VDDM电源。VDD域电路通过在头控制信号的控制下的相应的头开关连接至VDD电源。头开关可以是PMOS晶体管开关，意味着当该头控制信号为逻辑低时，VDDM域电路和VDD域电路耦合至电源(VDDM和VDD)。当然，可以使用其他类型的开关，例如NMOS晶体管开关。
现在讨论分别在例如器件电源上升和电源下降期间VDDM电源斜坡上升和斜坡下降的时序。应当理解，VDD和VDDM可以是在不同时间处且彼此独立地接通(power on)/断开。假定以下情况：在VDDM被接通(switch on)之前VDD已处于其适当电平。当然，也可能是相反的情况，即在VDD被接通之前VDDM已处于或接近其适当电平。此外，假定五个连续的时间周期(a)至(e)。在周期(a)期间，VDD处于其适当电平并连接至VDD域电路。VDDM不接通。在此时间周期期间，在VDD域电路和VDDM域电路之间存在大量不期望的接口泄漏电流。在时间周期(b)期间，VDDM被接通(turn on)并向其目标或稳态值斜坡上升。在该时间期间，在VDD域电路和VDDM域电路之间仍然存在不期望的泄漏电流。在时间周期(c)期间，VDDM达到其适当值且VDDM域电路和VDD域电路都是工作的。在该周期(c)期间，随着VDDM域电路和VDD域电路均通电并工作，并且VDDM值超过VDD的值，不存在泄漏电流问题。在周期(d)期间，VDDM被断开并斜坡下降。如同周期(b)一样，在VDDM域电路和VDD域电路之间存在不期望的泄漏电流。最后，在周期(e)期间，VDDM完全断开。如同周期(a)一样，在此周期期间，在VDDM域电路和VDD域电路之间存在大量不期望的泄漏电流。
在图1所示的实施例中，双轨器件100包括VDDM域电路112，VDD域电路114，以及响应于头控制信号的VDDM头开关116和VDD头开关118。该双轨器件100包括VDDM电源检测器120，其中，该VDDM电源检测器120耦合至VDDM电源和VDD电源并提供用于控制VDD头开关118的头控制信号VDDM_on_b。基本上，在图1的实施例中，当VDDM低于给定的一个或多个阈值时，VDDM电源检测器工作以断开VDD头开关118从而防止或减少VDD域泄漏。结合图2的时序图对VDDM电源检测器的工作进行更详细的解释。
图2是示出分别在例如器件电源上升和电源下降期间VDDM电源斜坡上升和斜坡下降的时序图。图2中示出了七个周期并标记为(a)至(g)。在周期(a)期间，VDD处于其适当电平并连接至VDD域电路114。VDDM不接通。在该时间周期期间，控制信号VDDM_on_b为逻辑高。通过VDDM_on_b处于逻辑高，VDD头开关118断开，其断开VDD与VDD域电路114的连接。因为VDD与VDD域电路114断开了连接，所以在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在周期(b)期间，VDDM被接通并开始朝向其适当值斜坡上升。在该时间期间，VDDM_on_b保持处于逻辑高，从而保持VDD头开关118断开并且VDD与VDD域电路114断开连接。同样地，在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在周期(c)期间，当VDDM达到上升阈值电平时，VDDM_on_b转换为逻辑低，从而闭合VDD头开关118并允许VDD连接至VDD域电路114。在VDDM达到VDD之前的该有限的时间周期期间，一些低电平接口泄漏电流可能在VDDM域电路112和VDD域电路114之间流通。
在周期(d)期间，VDDM达到其适当值并且VDDM域电路112和VDD域电路114都是工作的。在该时间周期期间，VDDM_on_b保持逻辑低。在该周期(d)期间不需要考虑泄漏电流。
在周期(e)期间，VDDM被断开并斜坡下降。如同周期(c)一样，在该有限的时间周期期间，可能存在在VDDM域电路112和VDD域电路114之间流通的低电平接口泄漏电流。
当VDDM达到下降阈值时，VDDM_on_b达到逻辑高，从而断开VDD头开关118。在周期(f)中示出这种情况。如同周期(b)一样，通过VDD与VDD域电路114断开连接，在VDDM域电路112和VDD域电路114之间没有泄漏电流。
最后，在周期(g)期间，VDDM完全断开。如同周期(a)一样，因为VDD与VDD域电路114断开连接，所以在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在一些实施例中，用于触发VDDM_on_b的上升阈值与用于触发VDDM_on_b的下降阈值相同。在一些实施例中，上升阈值与下降阈值不同。在一些实施例中，如同由所期望的设计所规定的，上升阈值高于下降阈值或者反之亦然。在一些实施例中，上升阈值高于VDDM/2以在超过VDDM的上升周期的一半的时间段内保持VDD与VDD域电路114断开连接，即延迟将VDD连接至VDD域电路114并从而限制了可能存在接口泄漏电流的周期。在一些实施例中，下降阈值高于VDDM/2以在下降周期早期断开VDD与VDD域电路114的连接，从而限制了可能存在接口泄漏电流的周期。
在图3所示的另一个实施例中，双轨器件100A包括除了VDDM电源检测器120之外的或者替代VDDM电源检测器120的VDD电源检测器130。VDD电源检测器130以与VDDM电源检测器120进行工作以通过控制信号VDDM_on_b控制VDD域头开关118相同的方式进行工作以通过控制信号VDD_on_b控制VDDM域头开关116。也就是说，VDD电源检测器130耦合至VDD和VDDM并且当VDD低于给定阈值或多个阈值时，VDD电源检测器130进行工作以断开VDDM域头开关116来防止或减少VDDM域泄漏。结合图4的时序图对VDD电源检测器130的工作进行更详细的说明。
图4是示出分别在例如器件电源上升和电源下降期间VDD电源斜坡上升和斜坡下降的时序图。在图4中示出了七个周期并标记为(a)至(g)。在周期(a)期间，VDDM处于其适当电平并连接至VDDM域电路112。VDD不接通。在该时间周期期间，控制信号VDD_on_b为逻辑高。通过VDD_on_b处于逻辑高，VDDM头开关116断开，从而断开VDDM与VDDM域电路112的连接。因为VDDM与VDDM域电路112断开连接，所以在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在周期(b)期间，VDD被接通并开始朝向其适当值斜坡上升。在该时间期间，VDD_on_b保持处于逻辑高，从而保持VDDM头开关116断开并且VDDM与VDDM域电路112断开连接。同样地，在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在周期(c)期间，当VDD达到上升阈值电平时，VDD_on_b转换为逻辑低，从而接通VDDM头开关116并且允许VDDM连接至VDDM域电路112。在该有限的时间周期期间，一些低电平接口泄漏电流可能在VDDM域电路112和VDD域电路114之间流通。
在周期(d)期间，VDD达到其适当值并且VDDM域电路112和VDD域电路114都是工作的。在该时间周期期间，VDD_on_b保持逻辑低。在该周期(d)期间，随着VDDM域电路和VDD域电路均通电并工作，并且VDDM值超过VDD的值，不存在泄漏电流问题。
在周期(e)期间，VDD被断开并斜坡下降。如同周期(c)一样，在该有限的时间周期期间，可能有低电平接口泄漏电流在VDDM域电路112和VDD域电路114之间流通。
当VDD达到下降阈值时，VDD_on_b达到逻辑高，从而断开VDDM头开关116。在周期(f)示出这种情况。如同周期(b)一样，通过VDDM与VDDM域电路112断开连接，在VDDM域电路112和VDD域电路114之间没有泄漏电流。
最后，在周期(g)期间，VDD完全断开。如同周期(a)一样，因为VDDM与VDDM域电路112断开连接，所以在VDDM域电路112和VDD域电路114之间没有泄漏电流。
在一些实施例中，VDDM电源检测器120和VDD电源检测器130可以是或者包括施密特(Schmitt)触发器电路。该施密特触发器电路是将模拟输入信号(此处指监测的电源电压)转换为数字输出信号的有源电路。电路保持其值直至输入变化足够触发变化。在一些实施例中，使用反相施密特触发器，以使得当输入高于选取的阈值时输出为低。当输入低于选取的阈值时输出为高，并且当输入在这两个电平之间时输出保持其值。
图5示出了实施为反相施密特触发器的VDDM电源检测器电路200的一个实施例。电路200包括耦合在VDD与地之间的晶体管堆(transistor stack)，并且包括第一NMOS晶体管202以及第一PMOS晶体管204和第二PMOS晶体管206。晶体管202、204和206的栅极端子耦合至监测的电源电压，在本实施例中监测的电源电压为VDDM。第三PMOS晶体管208耦合至PMOS晶体管204、206之间的节点203。PMOS 208的另一个源极/漏极端子耦合至第二NMOS晶体管210的源极/漏极端子，而第二NMOS晶体管210具有被连接到VDD的高电平的栅极端子。应当理解，连接至NMOS 210的栅极端子的“VDD”与连接至PMOS 206的源极/漏极端子的“VDD”具有由VDD域规定的相同的逻辑高值，但不必来自相同的VDD支路，因此可以一起或者相互独立地斜坡上升/下降。在节点205处提供控制信号VDDM_on_b，该节点位于NMOS晶体管202和PMOS晶体管204之间并连接至PMOS 208的栅极端子。该施密特触发器200具有不同于下降触发点的上升触发点，具体地，上升触发点高于下降触发点。也就是说，由包括NOMS 202、PMOS204和PMOS 206的反相器堆(inverter stack)唯一地设置上升触发点。通过该堆中NMOS和PMOS晶体管的数量以及他们的驱动强度来确定以及可以定制该触发点。其它的晶体管(具体地，PMOS 208和NMOS 210)用于减弱PMOS晶体管204、206的驱动，这降低了下降触发点，使得VDDM_on_b由低转换为高更加困难。该电路有效地减少了在VDDM斜坡上升和斜坡下降时的泄漏电流，并且如果设计要求在VDDM电源下降时断开VDD与VDD域电路的连接更加困难，则可以使用该电路，例如防止在正常工作期间由于VDDM波动(例如电源跳变)而引起的VDD与VDD域电路意外断开。
图6示出了实施为反相施密特触发器的VDDM电源检测器电路200A的另一个实施例。在电路200A中与电路200相同的组件具有同样的标记。电路200A包括耦合在VDD与地之间的晶体管堆，并且包括NMOS晶体管202、216和PMOS晶体管206。NMOS晶体管216替代PMOS晶体管204，NMOS晶体管212替代PMOS晶体管208，以及PMOS晶体管214替代NMOS晶体管210。PMOS晶体管214通过将其栅极端子连接至VSS而被偏置导通。在位于晶体管堆的PMOS和NMOS部分之间的节点207处提供控制信号VDDM_on_b。该控制信号加偏压于NMOS晶体管212的栅极端子，其中，NMOS晶体管212耦合在节点209和PMOS晶体管214之间。该施密特触发器电路200A具有不同于下降触发点的上升触发点，并且具体地，上升触发点高于下降触发点。也就是说，由包括NMOS晶体管202、216和PMOS 206的反相器堆唯一地设置下降触发点。通过堆中NMOS和PMOS晶体管的数量以及他们的驱动强度来决定以及可以定制该下降触发点。其它的晶体管(特别是NMOS 212和PMOS 214)用于减弱NMOS晶体管202、216的驱动，从而降低了NMOS晶体管202、216驱动VDDM_on_b由高至低的能力，因此，将上升触发点提高至高于下降触发点。此电路有效地减少了在VDDM斜坡上升和斜坡下降处的泄漏电流，并且如果设计要求在电源上升时更难以触发VDD至VDD域电路的连接，则可以使用该电路，例如尽可能长时间地保持VDD与VDD域电路断开连接。
图7是VDDM电源检测器电路200B的另一个实施例。本实施例将上升触发点设置为高于反相器堆(即，包括NMOS晶体管202、216和PMOS晶体管204、206)的转换点并且下降触发点设置为低于反相器堆的转换点。电路200B实质上是图5中的电路200与图6中的电路200A的组合，图5与图6分别以相同的方式标记相同的组件。该配置保证了当VDDM上升时，VDDM_on_b被延迟下降，从而保持VDD与VDD域电路断开连接，并确保当VDDM下降时，VDDM_on_b不过早地切换为断开VDD与VDD域电路的连接。这种方法减少了在VDDM斜坡上升和斜坡下降期间的泄漏电流。
应当理解，图5-图7示出了VDDM电源检测器的一些实施例，但是仅通过根据情况用VDD替代VDDM并且用VDDM替代VDD，相同的设计可以用于VDD电源检测器。
在一些实施例中，当VDDM浮置、断开、斜坡上升或斜坡下降时，本文描述的电源检测器有效地断开VDD电源与VDD域电路的连接，以减少的接口泄漏电流。在一些实施例中，当VDD浮置、断开、斜坡上升或斜坡下降时，本文描述的电源检测器有效地断开VDDM电源与VDDM域电路的连接，以减少接口泄漏电流。
在一个实施例中，假设VDD值在0.5V至0.8V的规定工作范围内并且VDDM值在0.6V至1.0V的规定工作范围内，使得VDDM电源检测器无效(即，使得VDDM_on_b变低)的上升阈值可以是0.6V或者更低，并且使VDDM电源检测器激活(即，使得VDDM_on_b变高)的VDDM下降阈值可以是0.6V或者更低。在一个实施例中，假设VDD值在从0.5V至1.1V的规定工作范围内和VDDM值在0.45V至0.9V的规定工作范围内，使得VDDM电源检测器无效(即，使得VDDM_on_b变低)的上升阈值可以是0.45V，并且使VDDM电源检测器激活(即，使得VDDM_on_b变高)的VDDM下降阈值可以是0.45V或者更低。
在一些实施例中，电源检测器输出可以用于将计时器/控制器中的状态机预置或者重置为期望状态值。
图8示出了根据一些实施例的在双轨器件中运行电源检测器的方法300。在步骤302，在第二电源的斜坡上升期间检测第二电源的电压电平。在步骤304，断开第一电源与第一电源域电路的连接直至第二电源电压电平达到上升触发点。在步骤306，在斜坡下降期间检测第二电源的电压电平。在步骤308，当第二电源电压下降到下降触发点时，断开第一电源与第一电源域电路的连接。然后重复该方法。
在双轨器件的一些实施例中，双轨器件包括第一电源域电路，通过第一头控制开关耦合至第一电源，和第二电源域电路，耦合至第二电源。第一电源与第二电源具有不同的稳态电压电平。第一电源域电路接口连接至第二电源域电路。该器件还包括电源检测器电路，用于响应于第二电源的电压电平为第一头控制开关提供控制信号。
在实施例中，所述第二电源域电路通过第二头控制开关耦合至所述第二电源。
在实施例中，双轨器件还包括第二电源检测器电路，用于响应于所述第一电源的电压电平，为所述第二头控制开关提供第二控制信号。
在实施例中，所述双轨器件是静态随机存取存储器(SRAM)。
在实施例中，所述第一电源域电路和所述第二电源域电路中的一个是SRAM存储器单元的阵列，并且所述第一电源域电路和所述第二电源域电路中的另一个是外围逻辑电路。
在实施例中，所述第一电源检测器电路用于控制所述第一头控制开关，以当所述第二电源处于其稳态电压电平时，将所述第一电源连接至所述第一电源域电路；以及当所述第二电源在断开状态和其稳态电压电平之间转换时，在部分周期期间断开所述第一电源与所述第一电源域电路的连接。
在实施例中，当所述第二电源从所述断开状态转换至其稳态电压电平时，用于将所述第一电源连接至所述第一电源域电路的上升触发点不同于当所述第二电源从其稳态电压电平转换至所述断开状态时的下降触发点。
在实施例中，所述上升触发点高于所述下降触发点。
在实施例中，所述下降触发点高于所述上升触发点。
在实施例中，所述第一电源检测器电路是施密特触发器电路。
在实施例中，所述施密特触发器电路包括反相器，所述反相器耦合在所述第一电源与地节点之间，所述反相器具有耦合至所述第二电源的输入和用于提供所述控制信号的输出。
在实施例中，所述反相器包括多个NMOS和多个PMOS晶体管的堆，并且所述堆包括多于多个NMOS晶体管的多个PMOS晶体管；其中，所述施密特触发器电路还包括具有耦合至所述输出的栅极端子的其他PMOS晶体管，所述其他PMOS晶体管具有耦合至反相器堆的所述多个PMOS晶体管的第一源极/漏极端子和耦合至其他NMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述其他NMOS晶体管具有耦合至所述地节点的第二源极/漏极端子和连接至逻辑高电压的栅极端子。
在实施例中，所述反相器包括多个NMOS和多个PMOS晶体管的堆，所述堆叠包括多于多个PMOS晶体管的多个NMOS晶体管；其中，所述施密特触发器电路还包括具有耦合至所述输出的栅极端子的其他NMOS晶体管，所述其他NMOS晶体管具有耦合至反相器堆的所述多个NMOS晶体管的第一源极/漏极端子，和耦合至其他PMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述其他PMOS晶体管具有耦合至所述第一电源的第二源极/漏极端子和连接至逻辑低电压的栅极端子。
在实施例中，所述反相器至少包括第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管和第二PMOS晶体管；其中，所述施密特触发器电路还包括：第三PMOS晶体管，具有耦合至所述输出的栅极端子，所述第三PMOS晶体管具有耦合至所述反相器的所述第一PMOS晶体管和所述第二PMOS晶体管的第一源极/漏极端子，和耦合至第三NMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述第三NMOS晶体管具有耦合至所述地节点的第二源极/漏极端子和连接至逻辑高电压的栅极端子；以及第四NMOS晶体管，具有耦合至所述输出的栅极端子，所述第四NMOS晶体管具有耦合至所述反相器的所述第一NMOS晶体管和所述第二NMOS晶体管的第一源极/漏极端子，和耦合至第四PMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述第四PMOS晶体管具有耦合至所述第一电源的第二源极/漏极端子和连接至逻辑低电压的栅极端子。
在双轨器件的一些实施例中，双轨器件包括第一电源域电路，通过第一头控制开关耦合至第一电源，和第二电源域电路，耦合至第二电源，其中，第一电源和第二电源具有不同的稳态电压电平，并且其中第一电源域电路接口连接至第二电源域电路；以及电源检测器电路，用于响应于第二电源的电压电平为第一头控制开关提供控制信号。电源检测器电路配置为控制第一头控制开关以当第二电源处于其稳态电压电平时，使第一电源域电路连接至第一电源；并且电源检测器电路配置为控制第一头控制开关以当第二电源在断开状态和其稳态电压电平之间转换时，在至少部分周期期间断开第一电源域电路与第一电源的连接；从而减少了该周期期间第一和第二电源域电路之间的接口泄漏电流。
在实施例中，所述第一电源检测器电路具有上升触发点，用于当所述第二电源由所述断开状态至转换其稳态电压电平时将所述第一电源域电路连接至所述第一电源；和下降触发点，用于当所述第二电源由其稳态电压电平转换至所述断开状态时断开所述第一电源域电路与所述第一电源的连接。
在实施例中，所述上升触发点和所述下降触发点处于不同的电压电平。
在实施例中，所述第一电源检测器电路包括施密特触发器。
在实施例中，所述第二电源域电路通过第二头控制开关耦合至所述第二电源，其中所述双轨器件还包括第二电源检测器电路，用于响应于所述第一电源的电压电平为所述第二头控制开关提供第二控制信号；其中，所述第二电源检测器电路配置为控制所述第二头控制开关，以当所述第一电源处于其稳态电压电平时，将所述第二电源域电路连接至所述第二电源；以及其中，所述第二电源检测器配置为控制所述第二头控制开关以当所述第一电源在断开状态和其稳态电压电平之间转换时，在至少部分第二周期期间断开所述第二电源域电路与所述第二电源的连接，从而减少在所述第二周期期间在所述第一电源域电路和所述第二电源域电路之间的接口泄漏电流。
在双轨器件的一些实施例中，双轨器件包括第一电源域电路，通过第一头控制开关耦合至第一电源；第二电源域电路，耦合至第二电源，其中，第一和第二电源具有不同的稳态电压电平，并且其中第一电源域电路接口连接至第二电源域电路；和电源检测器电路，用于响应于第二电源的电压电平为第一头控制开关提供控制信号。电源检测器电路配置为控制第一头控制开关以当第二电源在断开状态和其稳态电压电平之间转换时，在至少部分周期期间断开第一电源域电路与第一电源的连接，从而减少在该周期期间第一和第二电源域电路之间的接口泄漏电流。电源检测器具有上升触发点，用于当第二电源从断开状态至其稳态电压电平转换时将第一电源域电路连接至第一电源；和下降触发点，用于当第二电源从其稳态电压电平至断开状态转换时，断开第一电源与第一电源域电路的连接。该双轨器件为静态随机存取存储器(SRAM)，并且第一和第二电源域电路中的一个是SRAM存储器单元的阵列，第一和第二电源域电路中的另一个是外围逻辑电路。
在一些实施例中，一种操作双轨器件的方法，该双轨器件具有可在第一电源下工作的第一电源域电路和可在第二电源下工作的第二电源域电路，包括以下步骤：检测第二电源在斜坡上升期间的电压电平的步骤；在第二电源的斜坡上升期间，断开第一电源与第一电源域电路的连接直至第二电源电压电平达到上升触发点；检测第二电源在斜坡下降期间的电压电平；并且在第二电源的斜坡下降期间，当第二电源下降至下降触发点时断开第一电源与第一电源域电路的连接。
以上概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中可以对其进行多种变化、替换以及改变。

Claims (20)

1.一种双轨器件，包括：
第一电源域电路，通过第一头控制开关耦合至第一电源；
第二电源域电路，耦合至第二电源，其中，所述第一电源和所述第二电源具有不同的稳态电压电平，并且所述第一电源域电路接口连接至所述第二电源域电路；以及
第一电源检测器电路，用于响应于所述第二电源的电压电平，为所述第一头控制开关提供控制信号，以使得所述第一头控制开关在所述第二电源的斜坡上升期间保持所述第一电源与所述第一电源域电路断开连接直到所述第二电源的电压电平达到上升触发点，并且在所述第二电源的电压电平达到所述上升触发点时将所述第一电源连接到所述第一电源域电路，其中所述上升触发点小于所述第二电源的稳态电压提供电压。
2.根据权利要求1所述的双轨器件，其中，所述第二电源域电路通过第二头控制开关耦合至所述第二电源。
3.根据权利要求2所述的双轨器件，还包括第二电源检测器电路，用于响应于所述第一电源的电压电平，为所述第二头控制开关提供第二控制信号。
4.根据权利要求1所述的双轨器件，其中，所述双轨器件是静态随机存取存储器(SRAM)。
5.根据权利要求4所述的双轨器件，其中，所述第一电源域电路和所述第二电源域电路中的一个是SRAM存储器单元的阵列，并且所述第一电源域电路和所述第二电源域电路中的另一个是外围逻辑电路。
6.根据权利要求1所述的双轨器件，其中，所述第一电源检测器电路用于控制所述第一头控制开关，以当所述第二电源处于其稳态电压电平时，将所述第一电源连接至所述第一电源域电路；以及当所述第二电源在断开状态和其稳态电压电平之间转换时，在部分周期期间断开所述第一电源与所述第一电源域电路的连接。
7.根据权利要求6所述的双轨器件，其中，当所述第二电源从所述断开状态转换至其稳态电压电平时，用于将所述第一电源连接至所述第一电源域电路的上升触发点不同于当所述第二电源从其稳态电压电平转换至所述断开状态时的下降触发点。
8.根据权利要求7所述的双轨器件，其中，所述上升触发点高于所述下降触发点。
9.根据权利要求7所述的双轨器件，其中，所述下降触发点高于所述上升触发点。
10.根据权利要求1所述的双轨器件，其中，所述第一电源检测器电路是施密特触发器电路。
11.根据权利要求10所述的双轨器件，其中，所述施密特触发器电路包括反相器，所述反相器耦合在所述第一电源与地节点之间，所述反相器具有耦合至所述第二电源的输入和用于提供所述控制信号的输出。
12.根据权利要求11所述的双轨器件，
其中，所述反相器包括多个NMOS和多个PMOS晶体管的堆，并且所述堆包括多于多个NMOS晶体管的多个PMOS晶体管；
其中，所述施密特触发器电路还包括具有耦合至所述输出的栅极端子的其他PMOS晶体管，所述其他PMOS晶体管具有耦合至反相器堆的所述多个PMOS晶体管的第一源极/漏极端子和耦合至其他NMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述其他NMOS晶体管具有耦合至所述地节点的第二源极/漏极端子和连接至逻辑高电压的栅极端子。
13.根据权利要求11所述的双轨器件，
其中，所述反相器包括多个NMOS和多个PMOS晶体管的堆，所述堆叠包括多于多个PMOS晶体管的多个NMOS晶体管；
其中，所述施密特触发器电路还包括具有耦合至所述输出的栅极端子的其他NMOS晶体管，所述其他NMOS晶体管具有耦合至反相器堆的所述多个NMOS晶体管的第一源极/漏极端子，和耦合至其他PMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述其他PMOS晶体管具有耦合至所述第一电源的第二源极/漏极端子和连接至逻辑低电压的栅极端子。
14.根据权利要求11所述的双轨器件，
其中，所述反相器至少包括第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管和第二PMOS晶体管；
其中，所述施密特触发器电路还包括：
第三PMOS晶体管，具有耦合至所述输出的栅极端子，所述第三PMOS晶体管具有耦合至所述反相器的所述第一PMOS晶体管和所述第二PMOS晶体管的第一源极/漏极端子，和耦合至第三NMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述第三NMOS晶体管具有耦合至所述地节点的第二源极/漏极端子和连接至逻辑高电压的栅极端子；以及
第四NMOS晶体管，具有耦合至所述输出的栅极端子，所述第四NMOS晶体管具有耦合至所述反相器的所述第一NMOS晶体管和所述第二NMOS晶体管的第一源极/漏极端子，和耦合至第四PMOS晶体管的第一源极/漏极端子的第二源极/漏极端子，所述第四PMOS晶体管具有耦合至所述第一电源的第二源极/漏极端子和连接至逻辑低电压的栅极端子。
15.一种双轨器件，包括：
第一电源域电路，通过第一头控制开关耦合至第一电源；
第二电源域电路，耦合至第二电源，其中所述第一电源和所述第二电源具有不同的稳态电压电平，并且其中所述第一电源域电路接口连接至所述第二电源域电路；以及
第一电源检测器电路，用于响应于所述第二电源的电压电平为所述第一头控制开关提供控制信号；
其中，所述第一电源检测器电路配置为控制所述第一头控制开关以当所述第二电源处于其稳态电压电平时，将所述第一电源域电路连接至所述第一电源；以及
其中，所述第一电源检测器电路配置为控制所述第一头控制开关以当所述第二电源在断开状态及其稳态电压电平之间转换时，在至少部分周期期间断开所述第一电源域电路与所述第一电源的连接；
其中，所述第一电源检测器电路配置为控制所述第一头控制开关以在所述第二电源的斜坡上升期间保持所述第一电源与所述第一电源域电路断开连接直到所述第二电源的电压电平达到上升触发点，并且在所述第二电源的电压电平达到所述上升触发点时将所述第一电源连接到所述第一电源域电路，其中所述上升触发点小于所述第二电源的稳态电压提供电压。
16.根据权利要求15所述的双轨器件，其中，所述第一电源检测器电路具有所述上升触发点，用于当所述第二电源由所述断开状态转换 至其稳态电压电平时将所述第一电源域电路连接至所述第一电源；和下降触发点，用于当所述第二电源由其稳态电压电平转换至所述断开状态时断开所述第一电源域电路与所述第一电源的连接。
17.根据权利要求16所述的双轨器件，其中，所述上升触发点和所述下降触发点处于不同的电压电平。
18.根据权利要求15所述的双轨器件，其中，所述第一电源检测器电路包括施密特触发器。
19.根据权利要求15所述的双轨器件，其中，所述第二电源域电路通过第二头控制开关耦合至所述第二电源，其中所述双轨器件还包括第二电源检测器电路，用于响应于所述第一电源的电压电平为所述第二头控制开关提供第二控制信号；
其中，所述第二电源检测器电路配置为控制所述第二头控制开关，以当所述第一电源处于其稳态电压电平时，将所述第二电源域电路连接至所述第二电源；以及
其中，所述第二电源检测器配置为控制所述第二头控制开关以当所述第一电源在断开状态和其稳态电压电平之间转换时，在至少部分第二周期期间断开所述第二电源域电路与所述第二电源的连接，从而减少在所述第二周期期间在所述第一电源域电路和所述第二电源域电路之间的接口泄漏电流。
20.一种操作双轨器件的方法，所述双轨器件具有用于在第一电源下工作的第一电源域电路和在第二电源下工作的第二电源域电路，包括以下步骤：
检测所述第二电源在斜坡上升期间的电压电平；
在所述第二电源的斜坡上升期间断开所述第一电源与所述第一电源域电路的连接直至第二电源电压电平达到上升触发点，并且在所述第二电源的电压电平达到所述上升触发点时将所述第一电源连接到所述第一电源域电路，其中所述上升触发点小于所述第二电源的稳态电压提供电压；
检测所述第二电源在斜坡下降期间的电压电平；以及
在所述第二电源的斜坡下降期间当所述第二电源下降至下降触发点时，断开所述第一电源与所述第一电源域电路的连接。
CN201711056997.2A 2016-12-15 2017-10-27 具有电源检测器的双轨器件及其操作方法 Active CN108231113B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434558P 2016-12-15 2016-12-15
US62/434,558 2016-12-15
US15/471,937 US10141045B2 (en) 2016-12-15 2017-03-28 Dual rail device with power detector for controlling power to first and second power domains
US15/471,937 2017-03-28

Publications (2)

Publication Number Publication Date
CN108231113A CN108231113A (zh) 2018-06-29
CN108231113B true CN108231113B (zh) 2020-12-01

Family

ID=62561861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711056997.2A Active CN108231113B (zh) 2016-12-15 2017-10-27 具有电源检测器的双轨器件及其操作方法

Country Status (4)

Country Link
US (3) US10141045B2 (zh)
KR (1) KR102015171B1 (zh)
CN (1) CN108231113B (zh)
TW (1) TWI686809B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446196B1 (en) * 2018-10-18 2019-10-15 Qualcomm Incorporated Flexible power sequencing for dual-power memory
TWI706621B (zh) * 2019-03-18 2020-10-01 智原科技股份有限公司 具多電源域的電路系統
US10839875B2 (en) * 2019-03-29 2020-11-17 Advanced Micro Devices, Inc. Timer for use dual voltage supplies
US10839866B1 (en) * 2019-06-03 2020-11-17 Qualcomm Incorporated Memory core power-up with reduced peak current
US11169590B2 (en) * 2019-07-19 2021-11-09 Arm Limited Core ramp detection circuitry
US11307644B2 (en) * 2019-07-25 2022-04-19 Apple Inc. Cross-domain power control circuit
CN113875155A (zh) * 2019-12-03 2021-12-31 富士电机株式会社 比较电路、半导体装置
EP4099566A4 (en) * 2020-02-14 2023-01-25 Huawei Technologies Co., Ltd. INTEGRATED CIRCUIT AND CONTROL METHOD AND SYSTEM
CN113889969A (zh) * 2020-07-02 2022-01-04 瑞昱半导体股份有限公司 应用在多个电源域的电路
CN112489707B (zh) * 2020-12-15 2023-09-22 深圳天狼芯半导体有限公司 双轨sram电路及sram存储器
US11726539B2 (en) * 2021-02-26 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd Power management circuit, system-on-chip device, and method of power management

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253462A1 (en) * 2004-02-06 2005-11-17 Agere Systems Inc. Integrated circuit with multiple power domains
US20150168982A1 (en) * 2013-12-16 2015-06-18 International Business Machines Corporation Leakage-aware voltage regulation circuit and method
US20150244359A1 (en) * 2014-02-24 2015-08-27 Dzung T. Tran Dual-Voltage Detector Having Disable Outputs Within Separate Voltage Domain and Related Methods
CN104885085A (zh) * 2012-11-28 2015-09-02 高通股份有限公司 跨电源域的数据传输
CN105594125A (zh) * 2013-09-25 2016-05-18 苹果公司 针对电子系统的顺序上电的争用预防

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570100B2 (en) 2004-08-16 2009-08-04 Texas Instruments Incorporated Potential and rate adjust header switch circuitry reducing transient current
TWI345377B (en) * 2008-01-28 2011-07-11 Faraday Tech Corp Schmitt trigger as level detection circuit
US7629830B1 (en) * 2008-07-30 2009-12-08 Intel Corporation Voltage level shifter
US8134874B2 (en) 2009-01-16 2012-03-13 Apple Inc. Dynamic leakage control for memory arrays
US8605534B2 (en) 2009-09-09 2013-12-10 Marvell World Trade Ltd. Circuits, architectures, apparatuses, systems, algorithms, and methods for memory with multiple power supplies and/or multiple low power modes
US8488396B2 (en) 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
US8736333B1 (en) * 2013-01-08 2014-05-27 Freescale Semiconductor, Inc. Schmitt trigger circuit with near rail-to-rail hysteresis
US9647453B2 (en) * 2013-08-02 2017-05-09 Samsung Electronics Co., Ltd. Dual supply memory
US9251889B2 (en) * 2014-01-21 2016-02-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Area-efficient, high-speed, dynamic-circuit-based sensing scheme for dual-rail SRAM memories
US9595307B2 (en) * 2014-05-22 2017-03-14 Samsung Electronics Co., Ltd. Volatile memory device and system-on-chip including the same
US9966955B2 (en) * 2014-07-30 2018-05-08 Arm Limited Overdrive receiver circuitry
KR102252643B1 (ko) 2014-10-20 2021-05-17 삼성전자주식회사 시스템 온 칩의 전원 경로 제어기

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253462A1 (en) * 2004-02-06 2005-11-17 Agere Systems Inc. Integrated circuit with multiple power domains
CN104885085A (zh) * 2012-11-28 2015-09-02 高通股份有限公司 跨电源域的数据传输
CN105594125A (zh) * 2013-09-25 2016-05-18 苹果公司 针对电子系统的顺序上电的争用预防
US20150168982A1 (en) * 2013-12-16 2015-06-18 International Business Machines Corporation Leakage-aware voltage regulation circuit and method
US20150244359A1 (en) * 2014-02-24 2015-08-27 Dzung T. Tran Dual-Voltage Detector Having Disable Outputs Within Separate Voltage Domain and Related Methods

Also Published As

Publication number Publication date
KR102015171B1 (ko) 2019-08-27
US20180174643A1 (en) 2018-06-21
US20200020387A1 (en) 2020-01-16
US20190172523A1 (en) 2019-06-06
CN108231113A (zh) 2018-06-29
US10490263B2 (en) 2019-11-26
TWI686809B (zh) 2020-03-01
US10811085B2 (en) 2020-10-20
TW201824284A (zh) 2018-07-01
KR20180069666A (ko) 2018-06-25
US10141045B2 (en) 2018-11-27

Similar Documents

Publication Publication Date Title
CN108231113B (zh) 具有电源检测器的双轨器件及其操作方法
KR100618518B1 (ko) 리셋 회로
US7696805B2 (en) Level shifter circuit incorporating transistor snap-back protection
KR101287776B1 (ko) 전압 레벨 시프터 회로
US7696804B2 (en) Method for incorporating transistor snap-back protection in a level shifter circuit
US8344789B2 (en) Analog switch with internal device body control
EP2132873A2 (en) Level shifter circuit incorporating transistor snap-back protection
US9209797B2 (en) Semiconductor device
US9379700B2 (en) Dual-voltage detector having disable outputs within separate voltage domain and related methods
US20230387915A1 (en) Semiconductor Device Including a Level Shifter and Method of Mitigating a Delay Between Input and Output Signals
US9729138B1 (en) Circuits and systems having low power power-on-reset and/or brown out detection
US20090167359A1 (en) Current mode logic circuit and control apparatus therefor
US20040125524A1 (en) Transistor circuits for switching high voltages and currents without causing snapback or breakdown
US9722579B1 (en) Semiconductor device
US10001801B2 (en) Voltage providing circuit
US10886774B2 (en) Method and apparatus to switch power supply for low current standby operation
KR100715967B1 (ko) 전원 전압 검출 회로
US9407255B2 (en) Circuit
US11726539B2 (en) Power management circuit, system-on-chip device, and method of power management

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant