CN101907881A

CN101907881A - 可编程式数字脉冲发生器

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Publication number: CN101907881A
Application number: CN2010101915546A
Authority: CN
Inventors: 吕宁; 王昌明; 吕高登; 王江辉; 贺鹏; 张良
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2010-06-04
Filing date: 2010-06-04
Publication date: 2010-12-08
Anticipated expiration: 2030-06-04
Also published as: CN101907881B

Abstract

本发明属电子技术领域，涉及一种可编程式数字脉冲发生器。现有的发生器对于信号要求严格，出的数字脉冲信号在工作噪声和抗干扰性等方面性能较差不能直接应用。本发明提供的一种可编程式数字脉冲发生器，包括SRAM数据存储装置、DDS频率发生装置、USB通讯转换装置和上位PC机，还包括将FPGA波形产生装置、多路时钟脉冲驱动控制装置，上位PC机嵌入有脉冲编辑系统，脉冲编辑系统通过PC机与USB通讯转换装置连接，USB通讯转换装置连接FPGA波形产生装置，FPGA波形产生装置与路时钟脉冲驱动控制装置SRAM数据存储装置和DDS频率发生装置连接。本发明的此种结构，可输出16位脉冲信号，作为精准信号源应用至带有读出电路的半导体探测装置等电子产品的设计和测试中。

Description

可编程式数字脉冲发生器

技术领域

本发明属电子技术领域，涉及一种脉冲发生器，具体指一种可编程式数字脉冲发生器，其可以作为精准信号源应用至带有读出电路的半导体探测装置等电子产品的设计和测试中。

背景技术

信号发生器又称信号源或振荡器，电子产品的设计、研发生产中不可缺少的工具。按信号波形可将其分为正弦信号、函数波形信号、脉冲信号和随机信号发生器四大类。其中，数字脉冲发生器是指产生宽度、幅度和重复频率可调的矩形脉冲的发生器，主要由主控振荡器、延时级、脉冲形成级、输出级和衰减器等组成。可用以测试线性系统的瞬态响应，或用模拟信号来测试雷达、多路通信和其他脉冲数字系统的性能。

近年来，随着半导体技术的发展，越来越多的焦平面阵列器件使用读出电路(ROC)作为输出级设计，而基于此类焦平面阵列器件设计的传感器，在正常工作需要提供一组符合一定时序关系的脉冲信号。但由于焦平面阵列器件制造水平的差异，往往对脉冲信号的幅度、频率、上升/下降时间和触发方式有较为严格的要求；并且在产品的生产测试时，对脉冲发生器的噪声及抗干扰指标也有较多约束。直接使用现行的通用波形发生器产品当做ROC脉冲产生的信号源时，存在着一系列的实际工程问题。首先，无法直接产生此类焦平面阵列器件ROC工作所需的全部不规则脉冲信号，实际当中往往仅能产生固定占空比且形状比较规则的脉冲，不能输出一路或多路具有连续的不同占空比或者不同幅度的脉冲信号；其次，由于现行的具有复杂函数编辑功能的通用波形发生器受体积和成本限制，产品大多是单通道或者双通道形式，导致为了达到上述脉冲信号要求，往往需将多个通用波形发生器板卡进行组合来提供多路输出，并额外附加驱动电路，使得系统组成结构复杂、实现成本高昂；第三，通用波形发生器产品在设计时并未考虑焦平面阵列器件工作环境和要求，输出的数字脉冲信号在工作噪声和抗干扰性等方面性能较差，工程实际中无法直接应用。

发明内容

本发明要解决的技术问题是提供计一种可以产生任意脉冲的数字脉冲发生器，其脉冲形状可以任意编辑显示，并且可输出多路脉冲，有效解决现有发生器对脉冲信号要求严格、结构复杂，成本高及无法直接应用问题。

为解决上述技术问题，本发明采用的技术方案为：一种可编程式数字脉冲发生器，包括用于存储时钟脉冲数据的SRAM数据存储装置、用于产生可调节的时钟脉冲基准频率的DDS频率发生装置、用于将波形数据进行数据格式转化与传输的USB通讯转换装置和上位PC机，其特征在于：还包括将用于产生数字时序逻辑信号的FPGA波形产生装置及将数字时序逻辑信号隔离后输出的多路时钟脉冲驱动控制装置；所述上位PC机嵌入有将脉冲时序逻辑关系转换为波形数据的脉冲编辑系统，所述的脉冲编辑系统通过PC机与USB通讯转换装置的输入端连接，USB通讯转换装置的输出端连接FPGA波形产生装置的输入端，FPGA波形产生装置的输出端与多路时钟脉冲驱动控制装置相连接；所述的SRAM数据存储装置和DDS频率发生装置同时接入FPGA波形产生装置。

上述FPGA波形产生装置由FPGA控制芯片、并行数据输入端、数据存储接口端、参数配置端和时序波形输出端组成；所述的并行数据输入端将由与其连接的USB通讯转换装置输出的波形数据进行数据抽取和格式转化后分别送至数据FPGA波形产生装置的存储接口端和参数配置端，由数据存储接口端将波形数据存储至与其连接的SRAM数据存储装置；参数配置端则按照由与其连接的DDS频率发生装置和路时钟脉冲驱动控制装置设定频率的脉冲信号输出触发模式和基准频率，实时改变或调整通道工作状态，并控制时序波形输出端的工作方式，由时序波形输出端按照参数配置端的设定，读取SRAM存储装置的数据后，产生多路独立的数字时序逻辑信号，然后将该信号在输出到与其连接的多路时钟驱动控制装置。

上述脉冲编辑系统包括人机交互模块、数据管理模块和通讯转换模块，所述人机交互模块用来将用户对脉冲信号的时序和波形要求输入至上位PC机，并送至数据管理模块进行存储和读取；所述数据管理子模块将脉冲波形转变为数据文件送至通讯转换模块；所述通讯转换模块通过上位PC机的USB接口将数据传输至USB通讯转换装置。

上述多路时钟脉冲驱动控制装置包括依次连接的信号隔离电路、脉冲调理电路和输出驱动电路，其中信号隔离电路与FPGA波形产生装置的时序波形输出端连接，将时序波形输出端产生的脉冲信号进行抑制后输入到脉冲调理电路，抑制后的脉冲信号通过脉冲调理电路调节输出时钟脉冲的幅度参数后输入到输出驱动电路，最后由输出驱动电路将脉冲信号驱动放大调节后输出。

上述FPGA控制芯片为EP1C6Q240。

上述信号隔离电路的芯片为ADuM1400。

上述脉冲调理电路芯片为AD5262和AD8170。

上述输出驱动电路的芯片为THS3001。

本发明相对于现有技术，具有如下优点和效果：

1、本发明改进了传统的波形发生器产品在用户定制脉冲形状时的操作方式，可通过运行在上位PC机上的脉冲编辑系统，达到编辑任意不规则脉冲波形的目的，脉冲形状可以由操作人员根据焦平面阵列器件ROC的时序要求来任意编辑；同时波形输入采用图形化方式，编辑灵活、方便修改。

2、满足不同种类焦平面阵列器件对数字脉冲的时序要求，通过FPGA波形产生装置，可按照用户编辑的脉冲波形输出多路独立的数字逻辑脉冲，脉冲信号的基准频率、通道触发方式和循环方式均可单独调整；同时还可以输出4路辅助脉冲信号，方便用户在系统集成时进行控制。

3、满足不同规格焦平面阵列器件对数字脉冲电气特性的要求，可通过多路时钟脉冲驱动控制装置调节输出脉冲信号的幅度和驱动方式，并可选择不同的负载匹配方式，保证输出的脉冲信号的上升/下降时间小于3ns；同时还可根据用户的需要独立控制指定的通道是否工作，最多可同时输出16路独立的脉冲信号。

4、满足焦平面阵列器件工作时的低噪声和抗干扰要求，通过多路时钟脉冲驱动控制装置对输出的脉冲信号进行电气隔离，抑制数字电路对输出信号带来的噪声，同时可附加的配套传输电缆能够有效的屏蔽外界的电磁干扰。

5、满足焦平面阵列器件工作时的现场可编程要求，波形数据通过USB接口进行传输，实际通讯速度可达50MByte/s，支持热插拔。

附图说明

图1：本发明原理框图；

图2：脉冲编辑系统框图。

图3：USB通讯转换装置电路原理图。

图4：FPGA波形产生装置电路原理图。

图5：SRAM数据存储装置电路原理图。

图6：DDS频率发生装置电路原理图。

图7：隔离驱动电路原理图。

图8：脉冲调理电路原理图。

图9：输出驱动电路原理图。

图中，1-上位PC机，2-USB通讯转换装置，3-SRAM数据存储装置，4-FPGA波形产生装置，5-多路时钟驱动控制装置。

具体实施方式

下面结合附图对本发明进行进一步详细说明：

参见图1，本发明的可编程数字脉冲发生器包括上位PC机1，USB通讯转换装置2、FPGA波形产生装置4、多路时钟脉冲驱动控制装置5，DDS频率发生装置6和SRAM存储装置3，多路时钟脉冲驱动控制装置5包括依次连接的信号隔离电路、脉冲调理电路和输出驱动电路，FPGA波形产生装置4作为发生器的控制中心，由FPGA控制芯片与并行数据输入端、时序波形输出端、数据储存接口端和一个参数配置端组成。上位PC机1嵌入脉冲编辑系统，脉冲编辑系统为利用虚拟仪器软件LABVIEW的标准组件实现的软件程序，用以将用户所需要的脉冲时序逻辑关系转换为波形数据文件，脉冲编辑系统通过上位PC机6的USB接口连接至USB通讯转换装置2的输入端，USB通讯转换装置2的输出端接入FPGA波形产生装置4的并行数据输入端，FPGA波形产生装置4的时序波形输出端连接多路时钟脉冲驱动控制装置的信号隔离电路，而参数配置端分别连接DDS频率发生装置6和多路时钟脉冲驱动控制装置5的脉冲调理电路，SRAM存储装置用于存储时钟脉冲数据的，直接与FPGA波形产生装置4的数据存储接口端连接。FPGA波形产生装置4接受USB通讯转换装置2装换传输的波形数据文件后后产生时钟脉冲所满足的数字时序逻辑信号，而多路时钟脉冲驱动控制装置5用以将该数字信号隔离后，按照用户要求调节幅度和设定负载方式后驱动输出16路脉冲信号。-

参见图2，脉冲编辑系统是利用虚拟仪器软件LABVIEW的标准组件实现，为使用虚拟仪器软件做的程序。该程序安装在上位PC机上，与其余硬件配合工作，当然程序也可以直接移植到ARM的嵌入式系统中，和其余硬件部分集成到一个终端上，脉冲编辑系统包括人机交互模块、数据管理模块和通讯转换模块，其中人机交互模块用来将用户对脉冲信号的时序和波形要求输入至上位PC机，并送至数据管理模块进行存储和读取，同时用以连接用户输入和数据管理模块，并可提供直观的GUI图形编辑方式，设定波形生成长度与循环方式，提供波形复制、剪切和粘贴编辑；数据管理模块将脉冲波形转变为数据文件送至通讯转换模块，同时用以将用户输入连接至通讯驱动模块，将用户的图形输入自动转化为硬件能够识别的脉冲波形数据文件，并且提供保存和查询；通讯转换模块实现了USB的软件驱动接口，通过上位PC机的USB接口将数据传输至USB通讯转换装置，同时用以将波形数据文件通过上位PC机传送至USB通讯转换装置，三个模块均为基于LABVIEW的虚拟仪器组件。如图2所示脉冲编辑系统中所实现的各种数据处理，本领域技术人员根据其需要均可实现，再次，不做过多叙述。

参见图3，USB通讯转换装置2是整个系统装置的通信接口，用来实现装置与上位PC机的连接交互，USB通讯转换装置2使用USB芯片为CY7C68013A的GPIF模式，GPIF内核是一个可编程的状态机，本发明中使用单字节读、单字节写、FIFO读、FIFO写等波形描述符来控制状态机，从而实现FIFO读写操作以及单字节的数据读写操作。并且每个GPIF动作由若干个状态(最多7个)组成，执行完最后一个状态后，就会跳转到特定的IDLE状态，以触发下一次的GPIF动作。GPIF的管脚FD[15:0]、CTL[2:0]、RDY[1:0]连接到FPGA波形产生装置4中的并行数据输入电路的I/O管脚。其中，FD[15:0]作为数据线连接并行数据输入电路的DATA[15:0]管脚，CTL[2:0]分别连接并行数据输入电路的CS、RD、WR等状态线。RDY[1:0]连接并行数据输入电路的反馈信号线。单字节写波形状态反映了在状态s0，CS和WR给出单字节写信号，FPGA则根据信号来读数据线上的数据，状态s3是一个决定状态，它会转到一个IDLE状态，从而结束一次的单字节传输。FIFO方式写波形状态反映了在状态s0，CS和WR给出FIFO写信号，FPGA就会连续读数据线上的数据，然后把数据缓存到SRAM中。在DP状态s1，GPIF通过计数来决断是否停止，如果可以停止，则转到IDLE状态，从而结束一次FIFO传输。

参见图4，FPGA波形产生装置4是本发明的核心控制装置，它是整个系统装置的控制核心，系统各个硬件都需要它来协调控制，本发明选用Cyclone系列的EP1C6Q240芯片作为FPGA控制芯片，Cyclone系列的装置件主要由嵌入式存储块、逻辑阵列块、Interconnect和I/O单元以及用于系统时钟增强的PLL组成，FPGA波形产生装置4由FPGA控制芯片和四个端口组成，四个端口依次为并行数据输入端、数据存储接口端、参数配置端和时序波形输出端，其中FPGA波形产生装置的并行数据输入端与USB通讯转换装置的并行数据端口连接，并将输入的波形文件进行数据抽取和格式转化后分别送至FPGA波形产生装置的数据存储接口端和参数配置端；FPGA波形产生装置的数据存储接口端与SRAM数据存储装置连接，并为其提供相应的工作时序后将输入的波形数据和参数信息存储至SRAM，同时进行触发方式读取；FPGA波形产生装置4的参数配置端与DDS频率发生装置6和多路时钟脉冲驱动控制装置5的脉冲调理电路同时连接，可按照设定的脉冲信号输出触发模式和基准频率，实时改变或调整通道工作状态，并控制时序波形输出端的工作方式；而时序波形输出端与多路时钟驱动控制装置5的信号隔离电路相连接，按照参数配置端的设定，读取SRAM存储装置3的数据，产生多路独立的数字时序逻辑信号后输出到多路时钟脉冲驱动控制装置5的信号隔离电路进行抑制消噪处理。

参见图5，SRAM存储装置3是脉冲文件的缓存部分，编写好的脉冲文件下载到系统装置的时候，首先缓存在SRAM存储装置3中，然后如果有播放命令，则由FPGA波形产生装置4从SRAM存储装置3中读出脉冲文件进行播放，SRAM存储装置3与FPGA波形产生装置4的数据存储接口端连接，读出时钟后由DDS频率发生装置6进行控制。

参见图6，DDS频率发生装置6是一种可变的频率基准源，与FPGA波形产生装置4的参数配置端连接。设定播放频率的时候，通过FPGA波形产生装置4的控制，把编程命令字写到DDS频率发生装置6之中，DDS频率发生装置6就可以给出特定频率的时钟。DDS频率发生装置6的核心芯片采用的是AD9850，用来产生脉冲信号的基准频率。AD9850有40位控制字，32位用于频率控制(低32位)，5位用于相位控制，1位用于电源休眠(Powerdown)控制，2位用于选择工作方式，40位控制字可通过并行或串行方式输入到AD9850。在并行装入方式中，通过8位总线D0-D7将数据输入到寄存装置，在W_CLK的上升沿装入8位数据，并把指针指向下一个输入寄存装置，在重复5次之后再在FQ_UD上升沿把40位数据从输入寄存装置装入到频率/相位数据寄存装置(更新DDS输出频率和相位)，同时把地址指针复位到第一个输入寄存装置。

如图1所示，多路时钟脉冲驱动控制装置5包括依次连接的信号隔离电路、脉冲调理电路和输出驱动电路，其中信号隔离电路与FPGA波形产生装置4的时序波形输出端连接，将时序波形输出电路产生的脉冲信号进行抑制后输入到脉冲调理电路，抑制后的脉冲信号通过脉冲调理电路调节输出时钟脉冲的幅度参数后输入到输出驱动电路，最后由输出驱动电路将脉冲信号驱动放大调节后输出。

如图7所示的信号隔离电路，用于将高频干扰的数字部分抑制，有效减少系统中数字脉冲的串扰。从SRAM存储装置3中读出的数据波形信号由FPGA波形产生装置4的时序波形输出接口端发出后，由信号隔离电路进行隔离抑制驱动，避免前后级电路的串扰和高频噪声的影响。信号隔离电路信号采用ADuM1400控制芯片，ADuM1400芯片是ADI公司推出基于其专利iCoupler磁耦隔离技术的通用型四通道数字隔离装置，采用了高速CMOS工艺和芯片级的变压装置技术，在性能、功耗、体积等各方面都有光电隔离装置件无法比拟的优势。同时，ADuM1400隔离装置提供四个独立的隔离通道，两端工作电压2.7V～5.5V，可支持低电压工作并能实现电平转换，而FPGA波形产生电路输出脉冲为3.3V，经过隔离驱动之后达到5V，可以满足CMOS电平的要求。经过ADuM1400隔离后的脉冲信号连接至脉冲调理电路。

如图8所示的脉冲调理电路，用来控制输出脉冲电平及脉冲合成。经由信号隔离电路隔离后的脉冲信号接入脉冲调理电路，而控制信号则由FPGA波形产生的电路4的参数配置电路输入脉冲调理电路，由脉冲调理电路控制时序波形输出端的工作方式，由时序波形输出端按照参数配置端的设定，将脉冲信号输出进行隔离。脉冲调理电路主要对脉冲信号进行电平调整及脉冲合成，主要包括电平调理和脉冲合成，电平调理控制芯片选用ADI公司的AD5262芯片。AD5262是一款双通道，256位，SPI接口的数字电位器，采用±10V供电，且端电压可调节到±10V，精度可达到100mV。脉冲合成控制芯片选用ADI公司的AD8170芯片，AD8170是一款高速切换开关，带宽可以达到250MHz，因此，通过脉冲调理电路可以产生与实际波形相同但幅度可控且上升沿保持在3ns量级的脉冲信号电平。调整时，输入的数字脉冲信号连接至AD8170的门控端，用来控制高速开关的的通断，即脉冲信号的高电平对应开关的选通、低电平对应开关的关闭，这样首先保证了信号时序的一致性。同时，将直流参考电平经过数字电位器AD5262连接至AD8170的开关通道上，使得开关打开时输出的电平值对应所需输出的脉冲信号高电平幅值，关闭时输出的电平值为所需输出的脉冲信号的低电平幅值，可以得到时序与前级相同而幅度已被调整的脉冲信号，然后将其送至后级的输出驱动电路。

如图9所示的输出驱动电路，用来增强脉冲驱动能力，输出驱动电路信号输入端连接脉冲调理电路，信号经驱动后连接至接线端子输出16路脉冲信号。输出驱动电路控制芯片选用TI公司的THS3001芯片，TH3001具有6500V/μs的转换速率，420MHz-3dB带宽的高速电流型运放，可驱动大电容长线负载。经过驱动后的脉冲信号连接至信号输出端子，通过配套的传输电缆连接至焦平面阵列器件的数字管脚即可。

本发明工作时：首先根据现场要求在上位PC机1上通过脉冲编辑软系统编辑好时序脉冲文件，在FPGA波形产生装置4的协调下，上位PC机1通过USB通讯转换装置2把已经编辑好的时序脉冲文件下载到硬件的SRAM存储装置3中缓存，然后设定系统的参数，比如播放频率，播放帧数等。而设定播放频率的时候，通过FPGA波形产生装置4的控制，把编程命令字写到DDS频率发生装置6之中，DDS频率发生装置6就可以给出特定频率的时钟，在FPGA波形产生装置4控制下，可以把缓存在SRAM存储装置3中的时序脉冲文件按照这个DDS频率发生装置6时钟播放出来，然后经过多路时钟脉冲驱动控制装置5就可以播放出特定频率的驱动脉冲。

Claims

1.一种可编程式数字脉冲发生器，包括用于存储时钟脉冲数据的SRAM数据存储装置(3)、用于产生可调节的时钟脉冲基准频率的DDS频率发生装置(6)、用于将波形数据进行数据格式转化与传输的USB通讯转换装置(2)和上位PC机(1)，其特征在于：还包括将用于产生数字时序逻辑信号的FPGA波形产生装置(4)及将数字时序逻辑信号隔离后输出的多路时钟脉冲驱动控制装置(5)；所述上位PC机(1)嵌入有将脉冲时序逻辑关系转换为波形数据的脉冲编辑系统，所述的脉冲编辑系统通过上位PC机(1)与USB通讯转换装置(2)的输入端连接，USB通讯转换装置(2)的输出端连接FPGA波形产生装置(4)的输入端，FPGA波形产生装置(4)的输出端与多路时钟脉冲驱动控制装置(5)相连接；所述的SRAM数据存储装置(3)和DDS频率发生装置(6)同时接入FPGA波形产生装置(4)。

2.根据权利要求1所述的可编程式数字脉冲发生器，其特征在于：所述的FPGA波形产生装置(4)由FPGA控制芯片、并行数据输入端、数据存储接口端、参数配置端和时序波形输出端组成；所述的并行数据输入端将由与其连接的USB通讯转换装置输出的波形数据进行数据抽取和格式转化后分别送至数据FPGA波形产生装置的存储接口端和参数配置端，由数据存储接口端将波形数据存储至与其连接的SRAM数据存储装置(3)；参数配置端则按照由与其连接的DDS频率发生装置(6)和路时钟脉冲驱动控制装置(5)设定频率的脉冲信号输出触发模式和基准频率，实时改变或调整通道工作状态，并控制时序波形输出端的工作方式，由时序波形输出端按照参数配置端的设定，读取SRAM存储装置的数据后，产生多路独立的数字时序逻辑信号，然后将该信号在输出到与其连接的多路时钟驱动控制装置。

3.根据权利要求1所述的可编程式数字脉冲发生器，其特征在于：所述的脉冲编辑系统包括人机交互模块、数据管理模块和通讯转换模块，所述人机交互模块用来将用户对脉冲信号的时序和波形要求输入至上位PC机，并送至数据管理模块进行存储和读取；所述数据管理子模块将脉冲波形转变为数据文件送至通讯转换模块；所述通讯转换模块通过上位PC机的USB接口将数据传输至USB通讯转换装置。

4.根据权利要求1所述的可编程式数字脉冲发生器，其特征在于：所述的多路时钟脉冲驱动控制装置(5)包括依次连接的信号隔离电路、脉冲调理电路和输出驱动电路，其中信号隔离电路与FPGA波形产生装置(4)的时序波形输出端连接，将时序波形输出端产生的脉冲信号进行抑制后输入到脉冲调理电路，抑制后的脉冲信号通过脉冲调理电路调节输出时钟脉冲的幅度参数后输入到输出驱动电路，最后由输出驱动电路将脉冲信号驱动放大调节后输出。

5.根据权利要求2所述的可编程式数字脉冲发生器，其特征在于：所述的FPGA控制芯片为EP1C6Q240。

6.根据权利要求4所述的可编程式数字脉冲发生器，其特征在于：所述的信号隔离电路的芯片型号为ADuM1400。

7.根据权利要求4所述的可编程式数字脉冲发生器，其特征在于：所述的脉冲调理电路芯片型号为AD5262和AD8170。

8.根据权利要求4所述的可编程式数字脉冲发生器，其特征在于：所述的输出驱动电路的芯片型号为THS3001。