CN116973736A - 一种基于fail周期的ATE测试方法及系统 - Google Patents
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Abstract
本发明公开了一种基于fail周期的ATE测试方法及系统，属于半导体测试技术领域，具体包括：书写波形数据文件并进行编译，将波形数据文件转化为FPGA阵列能够识别的格式；将编译后的波形数据加载至FPGA阵列，开始运行波形指令到FPGA阵列，FPGA阵列收集失败数据并存储到内存模块中，从预设的索引开始存储，波形运行结束后，从内存模块中识别失败数据；若识别出失败数据，则进行解析，记录失败数据的索引和通道，将最后一条失败数据的索引设置给FPGA阵列，重新运行波形文件，FPGA阵列从该索引开始存储失败数据；若未识别出失败数据，则停止捕获；本发明通过周期性的捕获，从而获取了完整的失败数据。
Description
技术领域
本发明涉及半导体测试技术领域，具体涉及一种基于fail周期的ATE测试方法及系统。
背景技术
在ATE测试过程中，通常是工程师书写发给待测芯片的波形数据（pattern），编译成FPGA可以识别的格式，加载到FPGA中，然后运行pattern，给待测芯片指定的不同波形，但是可能会由于工程师的书写疏忽，波形可能会有错误，导致测试失败。
通常情况下，测试结果只会反馈待测芯片是失败的还是成功的，并没有详细的失败说明，这对于工程师在调试过程中寻找失败的原因很困难，目前市场上也有失败数据的分析工具，但是由于FPGA内部存储空间的大小限制，也只能存储一部分详细fail数据，对于失败数据数量较多的待测芯片，存在调试瓶颈，因此本发明提供了一种基于fail周期的ATE测试方法及系统。
发明内容
本发明的目的在于提供一种基于fail周期的ATE测试方法及系统，解决以下技术问题：
通常情况下，测试结果只会反馈待测芯片是失败的还是成功的，并没有详细的失败说明，同时只能存储一部分详细fail数据，对于失败数据数量较多的待测芯片，存在调试瓶颈。
本发明的目的可以通过以下技术方案实现：
一种基于fail周期的ATE测试方法及系统，包括以下步骤：
书写pattern文件，所述pattern文件用于指定待测芯片每个通道的每个周期的波形，对pattern文件进行编译，将pattern文件转化为FPGA阵列能够识别的数据格式；
将编译后的pattern数据加载至FPGA阵列，开始运行pattern指令到FPGA阵列，FPGA阵列收集fail数据并存储到Hram模块中，从预设的vector index开始存储，pattern运行结束后，从Hram模块中识别fail数据；
若识别出fail数据，则对fail数据进行解析，将fail数据的vector index和channel记录下来，将最后一条fail数据的vector index设置给FPGA阵列，重新运行pattern文件，FPGA阵列从该vector index开始存储fail数据；若未识别出fail数据，则停止捕获。
作为本发明进一步的方案：所述fail数据包括fail channel、fail edge、vectorindex 和vector信息，所述fail数据从预设的vector index开始存储至Hram模块中，一次存储包括512个周期。
作为本发明进一步的方案：所述fail数据中包含每个通道4个edge的信息，每个edge占用一个bit，这个bit为1，表示fail。
作为本发明进一步的方案：识别fail数据的具体过程为：
步骤一：FPGA阵列收到start消息，开始运行pattern文件，FPGA阵列从每个周期的vector中，提取出每个通道使用的波形数据，并将所述波形数据传递给时序发生器；
步骤二：时序发生器收到所述波形数据后，生成对应的波形，系统根据波形输出对应的电压传递至待测芯片；
步骤三：待测芯片收到输入的电压后，经过内部运算，输出期望电压至待测芯片的输出通道，待测芯片的输出通道再将输出的电压传递到PE芯片中；
步骤四：PE芯片根据预设的期望电压和实际电压做对比，如果和期望电压和实际电压不一致，则认为该周期失败，并将该周期失败的vector信息存入Hram模块中。
作为本发明进一步的方案：输出对应的电压的过程为：
时序发生器将波形传递给PE芯片，PE芯片识别波形为高电平或低电平，根据识别结果调用PPMU供电模块输出对应的电压。
作为本发明进一步的方案：所述波形数据包括TS number和波形index。
作为本发明进一步的方案：对fail数据解析的过程为：
每次运行pattern文件后，Hram模块中都会存储512个周期的fail数据，获取本次运行的fail数据，将最后一条fail的vector index设置成下一次运行pattern文件中捕获fail数据的起始vector，并将该vector index发送至FPGA阵列，直到捕获不到fail数据为止。
作为本发明进一步的方案：所述vector index用于标识在所有vector中当前vector的位置。
一种基于fail周期的ATE测试系统，包括FPGA阵列、时序发生器、Harm模块、PE芯片和PPMU供电模块。
本发明的有益效果：
本发明采用多次运行pattern多次捕获，每次存储不同的fail数据，来达到捕获所有fail数据的能力，每次将最后一条fail的vector index设置给FPGA，作为下一次捕获的开始vector，来达到获取所有失败信息的目的，技术点在于给每个vector做了index标记，并下发给FPGA，FPGA在存储fail信息的时候也会携带fail的vector index到Hram，于是就可以知道当前fail的vector是第几条vector，从而一次性可以打印出所有失败的DUT，并得知失败的是哪些vector，以及哪些引脚失败了，对期望的波形和实际波形进行展示对比。
附图说明
下面结合附图对本发明作进一步的说明。
图1是本发明一种基于fail周期的ATE测试方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，本发明为一种基于fail周期的ATE测试方法及系统，包括以下步骤：
书写pattern文件（波形数据），所述pattern文件用于指定待测芯片每个通道的每个周期的波形，对pattern文件进行编译，将pattern文件转化为FPGA阵列（现场可编程门阵列）能够识别的数据格式；
将编译后的pattern数据加载至FPGA阵列，开始运行pattern指令到FPGA阵列，FPGA阵列收集fail数据（测试失败数据）并存储到Hram模块中，从预设的vector index（向量索引）开始存储，pattern运行结束后，从Hram（存储器）模块中识别fail数据；
若识别出fail数据，则对fail数据进行解析，将fail数据的vector index和channel（通道）记录下来，将最后一条fail数据的vector index设置给FPGA阵列，重新运行pattern文件，FPGA阵列从该vector index开始存储fail数据；若未识别出fail数据，则停止捕获。
Pattern文件，即波形数据，通常是一种包含测试模式或测试向量的文件，这些测试模式或测试向量用于测试集成电路 (IC) 或芯片的功能性能、稳定性和可靠性。Pattern文件包含了一系列输入值，这些输入值会被应用到芯片的输入引脚或电路中，以模拟不同的工作条件和情况，以便验证芯片是否按照设计要求运行。
在本发明的一种优选的实施例中，所述fail数据包括fail channel（失败的通道）、fail edge（失败的边沿）、vector index（向量索引） 和vector（向量）信息，所述fail数据从预设的vector index开始存储至Hram模块中，一次存储包括512个周期。
在本实施例的一种优选的情况中，所述fail数据中包含每个通道4个edge（边沿）的信息，每个edge占用一个bit，这个bit为1，表示fail。
在本发明的另一种优选的实施例中，识别fail数据的具体过程为：
步骤一：FPGA阵列收到start（开始）消息，开始运行pattern文件，FPGA阵列从每个周期的vector（向量）中，提取出每个通道使用的波形数据，并将所述波形数据传递给时序发生器；
步骤二：时序发生器收到所述波形数据后，生成对应的波形，系统根据波形输出对应的电压传递至待测芯片；
步骤三：待测芯片收到输入的电压后，经过内部运算，输出期望电压至待测芯片的输出通道，待测芯片的输出通道再将输出的电压传递到PE（供电）芯片中；
步骤四：PE芯片根据预设的期望电压和实际电压做对比，如果和期望电压和实际电压不一致，则认为该周期失败，并将该周期失败的vector信息存入Hram模块中。
在本实施例的一种优选的情况中，输出对应的电压的过程为：
时序发生器将波形传递给PE芯片，PE芯片识别波形为高电平或低电平，根据识别结果调用PPMU供电模块（管脚精准测量单元）输出对应的电压。
在本实施例的另一种优选的情况中，所述波形数据包括TS number（测试序列号）和波形索引；
时序发生器（Timing Generator）可存储的是所有通道的16个timing信息，每个timing可包含16种波形，而TS number是对16个timing进行编号。
在本发明的另一种优选的实施例中，对fail数据解析的过程为：
每次运行pattern文件后，Hram模块中都会存储512个周期的fail数据，获取本次运行的fail数据，将最后一条fail的vector index设置成下一次运行pattern文件中捕获fail数据的起始vector，并将该vector index发送至FPGA阵列，直到捕获不到fail数据为止，因此，实现了对所有fail信息的捕获能力。
在本发明的另一种优选的实施例中，所述vector index用于标识在所有vector中当前vector的位置。
一种基于fail周期的ATE测试系统，包括FPGA阵列、时序发生器、Harm模块、PE芯片和PPMU供电模块；
其中，FPGA(Field Programmable Gate Array)是一种可编程逻辑器件，由许多可编程的逻辑门和存储器单元组成。与ASIC(Application-Specific Integrated Circuit)不同，FPGA可以在设计完成后通过软件重新配置其内部电路，从而实现不同的功能。因此，FPGA具有灵活性、低成本和快速开发等优点；
时序发生器（Timing Generator），是一种用于生成时序数据的模型。这些数据通常是一系列的时间步骤，其中每一步都有一些输入和输出。Timing Generator的目标是学习历史数据中的模式，并使用这些模式来预测未来数据的行为；
HRAM(High-Resolution Adaptive RAM)是一种用于存储测试数据的高速、可编程的内存。它主要用于存储芯片的配置信息、时序数据以及各种测试参数；
PE芯片是ATE专用的供电和比较发生器芯片，PE芯片收到TG发来的波形后，会根据波形给予对应的电压传送给待测芯片；
PPMU是per pin parametric measurement unit(管脚精准测量单元)，是测试机中的一个功能模块，用于加电流测电压或者加电压测电流。
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (9)
1.一种基于fail周期的ATE测试方法，其特征在于，包括以下步骤：
书写pattern文件，所述pattern文件用于指定待测芯片每个通道的每个周期的波形，对pattern文件进行编译，将pattern文件转化为FPGA阵列能够识别的数据格式；
将编译后的pattern数据加载至FPGA阵列，开始运行pattern指令到FPGA阵列，FPGA阵列收集fail数据并存储到Hram模块中，从预设的vector index开始存储，pattern运行结束后，从Hram模块中识别fail数据；
若识别出fail数据，则对fail数据进行解析，将fail数据的vector index和channel记录下来，将最后一条fail数据的vector index设置给FPGA阵列，重新运行pattern文件，FPGA阵列从该vector index开始存储fail数据；若未识别出fail数据，则停止捕获。
2.根据权利要求1所述的一种基于fail周期的ATE测试方法，其特征在于，所述fail数据包括fail channel、fail edge、vector index 和vector信息，所述fail数据从预设的vector index开始存储至Hram模块中，一次存储包括512个周期。
3.根据权利要求2所述的一种基于fail周期的ATE测试方法，其特征在于，所述fail数据中包含每个通道4个edge的信息，每个edge占用一个bit，这个bit为1，表示fail。
4.根据权利要求1所述的一种基于fail周期的ATE测试方法，其特征在于，识别fail数据的具体过程为：
步骤一：FPGA阵列收到start消息，开始运行pattern文件，FPGA阵列从每个周期的vector中，提取出每个通道使用的波形数据，并将所述波形数据传递给时序发生器；
步骤二：时序发生器收到所述波形数据后，生成对应的波形，系统根据波形输出对应的电压传递至待测芯片；
步骤三：待测芯片收到输入的电压后，经过内部运算，输出期望电压至待测芯片的输出通道，待测芯片的输出通道再将输出的电压传递到PE芯片中；
步骤四：PE芯片根据预设的期望电压和实际电压做对比，如果和期望电压和实际电压不一致，则认为该周期失败，并将该周期失败的vector信息存入Hram模块中。
5.根据权利要求4所述的一种基于fail周期的ATE测试方法，其特征在于，输出对应的电压的过程为：
时序发生器将波形传递给PE芯片，PE芯片识别波形为高电平或低电平，根据识别结果调用PPMU供电模块输出对应的电压。
6.根据权利要求4所述的一种基于fail周期的ATE测试方法，其特征在于，所述波形数据包括TS number和波形index。
7.根据权利要求1所述的一种基于fail周期的ATE测试方法，其特征在于，对fail数据解析的过程为：
每次运行pattern文件后，Hram模块中都会存储512个周期的fail数据，获取本次运行的fail数据，将最后一条fail的vector index设置成下一次运行pattern文件中捕获fail数据的起始vector，并将该vector index发送至FPGA阵列，直到捕获不到fail数据为止。
8.根据权利要求1所述的一种基于fail周期的ATE测试方法，其特征在于，所述vectorindex用于标识在所有vector中当前vector的位置。
9.一种基于fail周期的ATE测试系统，其特征在于，包括FPGA阵列、时序发生器、Harm模块、PE芯片和PPMU供电模块。
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| CN116973736B (zh) | 2023-12-19 |
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| GR01 | Patent grant | ||
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