CN108665923A - 一种sram存储器 - Google Patents

Abstract

本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。

Description

一种SRAM存储器

技术领域

本发明涉及集成电路领域，具体涉及一种SRAM存储器。

背景技术

近年来，静态随机存储器(SRAM)因为它的速度快、系统设计简单等优点，得到了大量而广泛的应用。SRAM单元通常是一个6晶体管单元，该晶体管单元具有两个相连的反相器以形成锁存器。只要有能量持续供给器件，横向交叉连接的反相器将一直维持存储的数据，而不需要通过被刷新来保持数据。

SRAM存储单元都有一根字线，以及相位相反的两根位线。两根位线连接在小信号差分读出放大器上。当SRAM进行读操作时，两根位线开始都是预充为高电平。当有字线电压上升到激活电平时，与该字线相连的SRAM存储单元被选中，其传输管被激活，将位线与存储单元连接。此时，其中一个位线放电，电平开始下降至低电平，于是，两根位线便会产生一个小信号差分电压差。读出放大器可以迅速的确定位线上的值并且提供完全逻辑电平输出。因为位线上可以被正确地感应到的差分电压差仅由几百毫伏。不必将SRAM读取周期延长至将位线对中的较低的位线完全放电所需的全部时间，所以SRAM读取周期可以缩短。另外，因为没有完全放电，所以减小了读操作功耗的损耗。上述读取时间都由跟踪时序电路来决定。为了提高存储器的集成度，尽量缩小存储单元的面积，从而通常存储单元会使用比外围MOS更小的间距来摆放。节省了面积但增加了出现失效MOS的概率。为了提高失效存储单元导致整个存储芯片良率，通常使用冗余机制来修正，但对于跟踪电路中的模拟存储单元通常没有冗余机制。

因此传统的SRAM跟踪方案如图1所示，包括SRAM阵列，一个跟踪时钟发生器，一个跟踪行，一个时序追踪单元dummy cell，一个跟踪列，一个dummy读出放大器。其中时序追踪单元dummy cell是一个特殊的存储单元，可存储预先设定的逻辑状态。由跟踪时钟发生器发送一个内部时钟信号，以启动穿过跟踪行的TWL上的跟踪字信号，跟踪行时间延迟，传输到时序追踪单元dummy cell时，由时序追踪单元dummy cell启动穿过跟踪列的TBL上的跟踪位信号，跟踪列时间延迟，由特定读出放大器dummy SA读出，且dummy SA发送一个复位信号给跟踪时钟发生器，表示本次读操作跟踪过程结束。

类似传统跟踪方案的，中国专利CN 102637452 A提出了一种用于存储器的跟踪方案，并公开了具有用于读取跟踪电路的存储器。该电路可以对存储器读操作延迟进行有效的跟踪，该方案只能针对一侧的字线和位线进行跟踪。传统SRAM存储单元出现失效可以通过冗余机制修复，如果是跟踪机制失效就没有补救办法。

发明内容

本发明的发明目的是提供一种SRAM存储器，采用两条追踪路径，以降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。

为达到上述发明目的，本发明采用的技术方案是：一种SRAM存储器，其包括跟踪时钟发生器以及对称分布于跟踪时钟发生器的输出端INTERNAL-CLK两侧的两个SRAM阵列，每个所述SRAM阵列包括成行和成列设置的SRAM位单元，每个所述SRAM阵列的上部均设有一跟踪行，每个所述SRAM阵列的外侧均设有一跟踪列，每个所述SRAM阵列的上方位于跟踪行的外侧设有一用于启动跟踪位线信号的时序追踪单元dummy cell，每个所述SRAM阵列的下方设有一dummy SA读出放大器，所述跟踪时钟发生器的输出端INTERNAL-CLK分别经两条跟踪字线与两侧的时序追踪单元dummy cell连接，每条所述跟踪字线穿过一跟踪行，每个所述时序追踪单元dummy cell经一条跟踪位线与dummy SA读出放大器连接，每条所述跟踪位线穿过一跟踪列，所述dummy SA读出放大器的输出端连接到一判决器的输入端，所述判决器的输出端连接到跟踪时钟发生器的输入端，

还包括基于dummy SA读出放大器的PBTI保护电路。

优选地，所述判决器是一个或门。

优选地，所述dummy SA读出放大器包括串联的PMOS管M1和NMOS管M2，所述PBTI保护电路包括传输门、反相器INV1、NMOS管M3和M4，

所述PMOS管M1的漏极与NMOS管M2的漏极相连，并作为dummy SA读出放大器的输出端，所述PMOS管M1的源极连接VDD，栅极连接控制输入信号TBL；所述NMOS管M2的源极连接VSS，栅极连接传输门的右端；所述NMOS管M3的源极连接VSS，栅极连接控制输入信号TBL，漏极连接dummy SA读出放大器的输出端；所述NMOS管M4的源极连接GND，栅极分别连接到使能信号输入端EN和传输门的下端，漏极连接传输门的右端；所述传输门的左端连接控制输入信号TBL，上端连接控制信号ENB；所述反相器INV1的的输入端连接输入使能信号EN，输出端连接输出控制信号ENB。

本发明的具体跟踪方法为：跟踪时钟发生器分别沿着两个跟踪行发送跟踪字线信号；时序追踪单元dummy cell中设定跟踪数据，通过两个时序追踪单元dummy cell接收跟踪字线信号，响应于接收跟踪字线信号，分别向两侧对应的跟踪列提供跟踪位线信号；两侧的dummy SA读出放大器接收跟踪位线信号，响应于跟踪位线信号，读出时序追踪单元dummycell中设定的跟踪数据；通过判决器来检测两个dummy SA读出放大器其中之一读取结束，若结束，给跟踪时钟发生器反馈一个复位信号，结束本次跟踪操作。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：

1．本发明通过采用双重跟踪电路，有效的降低了跟踪电路失效导致整个存储器失效的概率，特别适用于对稳定要求很高的汽车级、宇航级电子器件；

2．本发明通过在dummy SA读出放大器上设置PBTI保护电路，降低了跟踪电路失效带来的风险，同时避免阈值敏感的dummy SA读出放大器中的NMOS管受PBTI影响而导致整个时序漂移，提高了电路的稳定性。

附图说明

图1是本发明背景技术中的传统的SRAM跟踪电路方案示意图。

图2是本发明实施例一的SRAM存储器电路结构示意图。

图3是图2中的SRAM阵列的SRAM位单元电路结构示意图。

图4是图2中的SRAM存储器的波形。

图5是图2中具体跟踪方法的流程图。

图6是传统dummy SA读出放大器电路结构示意图。

图7是本发明实施例一的dummy SA读出放大器电路结构示意图。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

实施例一：参见图2所示，一种SRAM存储器，其包括跟踪时钟发生器以及对称分布于跟踪时钟发生器的输出端INTERNAL-CLK两侧的两个SRAM阵列，每个所述SRAM阵列包括成行和成列设置的SRAM位单元，每个所述SRAM阵列的上部均设有一跟踪行，每个所述SRAM阵列的外侧均设有一跟踪列，每个所述SRAM阵列的上方位于跟踪行的外侧设有一用于启动跟踪位线信号的时序追踪单元dummy cell，每个所述SRAM阵列的下方设有一dummy SA读出放大器，所述跟踪时钟发生器的输出端INTERNAL-CLK分别经两条跟踪字线与两侧的时序追踪单元dummy cell连接，每条所述跟踪字线穿过一跟踪行，每个所述时序追踪单元dummy cell经一条跟踪位线与dummy SA读出放大器连接，每条所述跟踪位线穿过一跟踪列，所述dummySA读出放大器的输出端连接到一判决器的输入端，所述判决器的输出端连接到跟踪时钟发生器的输入端，

还包括基于dummy SA读出放大器的PBTI保护电路。

所述判决器是一个或门。

参见图3所示，本发明的SRAM位单元采用典型的6T SRAM位单元。当然也可以使用其他的SRAM位单元结构，常用的还有8T。本实施例中的6T SRAM位单元包括了一对交叉连接的反相器形成锁存器，即，分别由PMOS管MP1和NMOS管MN3构成的CMOS反相器，以及由PMOS管MP2和NMOS管MN4构成的CMOS反相器。因为这两个反相器交叉连接增强输出，所以只要有能量提供给晶体管，SRAM将不需要重复刷新来保持数据。

参见图4所示，跟踪时钟发生器产生内部时钟信号INTERNAL-CLK，分别沿着跟踪行的激活跟踪字线TWL1和TWL2，对SRAM阵列进行行延迟跟踪。两个时序追踪单元dummy cell接收到跟踪字线TWL1和TWL2上的跟踪字信号后，沿着跟踪列激活跟踪位线TBL1和TBL2，即分别对位于跟踪列两侧的行进行行延迟跟踪。两侧的时序追踪单元dummy cell分别接收到跟踪字线TWLl和TWL2上的信号，响应与接收字线信号，时序追踪单元dummy cell分别激活了跟踪位线TBL1和TBL2，即将跟踪位线TBL1和TBL2拉低为0。两侧的dummy SA1读出放大器和dummy SA2读出放大器读出预先设定存储在时序追踪单元dummy cell中的特定逻辑值“1”，读出的结果输出到判决器，当判决器接收的一个结果都为“1”之后，将会给跟踪时钟发生器发送一个复位信号，前面提到过，此处的判决器可用一个2输入的或门实现。当跟踪时钟发生器接收到复位信号，就表示本次读延迟跟踪操作完成，可以进行下一次读跟踪操作。

参见图5所示，跟踪时钟发生器分别沿着两个跟踪行发送跟踪跟踪字线信号；时序追踪单元dummy cell中设定跟踪数据，通过两个时序追踪单元dummy cell接收跟踪字线信号，响应于接收跟踪字线信号，分别向两侧对应的跟踪列提供跟踪位线信号；两侧的dummySA读出放大器接收跟踪位线信号，响应于跟踪位线信号，读出时序追踪单元dummy cell中设定的跟踪数据；通过判决器来检测dummy SA1读出放大器和dummy SA2读出放大器是否有读取结束，若结束，给跟踪时钟发生器反馈一个复位信号，结束本次跟踪操作。其中，跟踪数据可以设置为1。

参见图6所示，传统的dummy SA读出放大器，直接使用反相器来模拟普通灵敏放大器,当在没有任何操作的时候NMOS管M2一直处于开启状态，长时间开启会导致NMOS管出现阈值漂移，从而影响dummy SA读出放大器的翻转点，导致整个时序发生漂移。

参见图7所示，本发明设计了一种新的dummy SA读出放大器，其包括串联的PMOS管M1和NMOS管M2，以及基于该dummy SA读出放大器的PBTI保护电路，包括传输门、反相器INV1、NMOS管M3和M4，

所述PMOS管M1的漏极与NMOS管M2的漏极相连，并作为dummy SA读出放大器的输出端，所述PMOS管M1的源极连接VDD，栅极连接控制输入信号TBL；所述NMOS管M2的源极连接VSS，栅极连接传输门的右端；所述NMOS管M3的源极连接VSS，栅极连接控制输入信号TBL，漏极连接dummy SA读出放大器的输出端；所述NMOS管M4的源极连接GND，栅极分别连接到使能信号输入端EN和传输门的下端，漏极连接传输门的右端；所述传输门的左端连接控制输入信号TBL，上端连接控制信号ENB；所述反相器INV1的的输入端连接输入使能信号EN，输出端连接输出控制信号ENB。

本发明的PBTI保护电路，当dummy SA读出放大器处于长时间没有任何指令操作时，使能信号EN切断TBL控制NMOS管M2的信号，并通过NMOS管M4关闭NMOS管M2，只通过TBL控制最小尺寸的NMOS管M3保持RT的电位。当读写操作执行时，PBTI保护使能关闭，NMOS管M4关闭，TBL通过传输门电路控制NMOS管M2。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (3)

1.一种SRAM存储器，其特征在于：其包括跟踪时钟发生器以及对称分布于跟踪时钟发生器的输出端INTERNAL-CLK两侧的两个SRAM阵列，每个所述SRAM阵列包括成行和成列设置的SRAM位单元，每个所述SRAM阵列的上部均设有一跟踪行，每个所述SRAM阵列的外侧均设有一跟踪列，每个所述SRAM阵列的上方位于跟踪行的外侧设有一用于启动跟踪位线信号的时序追踪单元dummy cell，每个所述SRAM阵列的下方设有一dummy SA读出放大器，所述跟踪时钟发生器的输出端INTERNAL-CLK分别经两条跟踪字线与两侧的时序追踪单元dummycell连接，每条所述跟踪字线穿过一跟踪行，每个所述时序追踪单元dummy cell经一条跟踪位线与dummy SA读出放大器连接，每条所述跟踪位线穿过一跟踪列，所述dummy SA读出放大器的输出端连接到一判决器的输入端，所述判决器的输出端连接到跟踪时钟发生器的输入端，

还包括基于dummy SA读出放大器的PBTI保护电路。

2.根据权利要求1所述的SRAM存储器，其特征在于：所述判决器是一个或门。

3.根据权利要求1所述的SRAM存储器，其特征在于：所述dummy SA读出放大器包括串联的PMOS管M1和NMOS管M2，所述PBTI保护电路包括传输门、反相器INV1、NMOS管M3和M4，

所述PMOS管M1的漏极与NMOS管M2的漏极相连，并作为dummy SA读出放大器的输出端，所述PMOS管M1的源极连接VDD，栅极连接控制输入信号TBL；所述NMOS管M2的源极连接VSS，栅极连接传输门的右端；所述NMOS管M3的源极连接VSS，栅极连接控制输入信号TBL，漏极连接dummy SA读出放大器的输出端；所述NMOS管M4的源极连接GND，栅极分别连接到使能信号输入端EN和传输门的下端，漏极连接传输门的右端；所述传输门的左端连接控制输入信号TBL，上端连接控制信号ENB；所述反相器INV1的的输入端连接输入使能信号EN，输出端连接输出控制信号ENB。