CN209447552U - 存储器电路和存储器设备 - Google Patents

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Abstract

本文中公开了一种存储器电路和存储器设备，该存储器电路包括：驱动虚设字线的虚设字线驱动器、耦合到虚设位线和虚设互补位线的虚设存储器单元、以及耦合到虚设字线以从虚设字线驱动器向虚设存储器单元的输入传递字线信号的传输门。晶体管在传输门与虚设存储器单元中沿着虚设字线最靠近传输门的给定虚设存储器单元的成对通过门之间耦合到虚设字线。复位信号输出耦合到虚设互补位线。晶体管用于降低虚设字线上的电压，并且指示所测量的虚设周期的结束的复位信号在复位信号输出处被生成。

Description

存储器电路和存储器设备
技术领域
本公开涉及静态随机存取存储器(SRAM)领域，并且具体地涉及用于通过跟踪SRAM阵列的SRAM单元的通过门的栅极电压来改善SRAM阵列的读取或写入周期时间的虚设SRAM列，上述跟踪是通过欠驱动虚设SRAM列的虚设SRAM单元的通过门的栅极电压而实现的。
背景技术
半导体存储器是用于数据存储和程序执行的现代计算机中的资源。目前存储器技术的趋势是密度更大(每个存储器设备有更多的存储器位置或“单元”)、速度更高和效率更高。
有各种类型的半导体存储器，包括易失性存储器和非易失性存储器。常用的易失性存储器称为静态随机存取存储器或“SRAM”。SRAM被广泛用于速度最重要的应用中，诸如通常放置在个人计算机或片上系统中的处理器或中央处理器(CPU)附近的高速缓冲存储器。
现在参考图1描述由6个MOSFET M51至M56组成的典型SRAM单元50。多个这样的SRAM单元50被用于形成SRAM阵列。晶体管M51至M52形成第一反相器52，并且晶体管M53至M54形成第二反相器54。反相器52和54交叉耦合。数据位被存储在形成反相器52和54的晶体管M51至M54上。晶体管M55和M56用作在读取和写入操作期间控制对SRAM单元50的访问的通过门(pass gate)。通过控制两个通过门晶体管M55和M56的字线WL来实现对SRAM单元50的访问，这两个通过门晶体管M55和M56又控制SRAM单元50是否连接到位线BL和BLB。位线BL和BLB用于传送用于读取和写入操作的数据。在读取操作期间，位线BL和BLB被反相器52和54有源地驱动为高电平和低电平，以允许由读出放大器(未示出)读出。在每次访问之前，位线BL和BLB被预充电到规定的逻辑电平。
完成对SRAM单元50的读取或写入操作所需要的整个时间间隔被称为读取周期时间或写入周期时间。读取操作以及因此读取周期时间具有两个部分：读取访问间隔和读取预充电间隔。在读取访问间隔期间，SRAM单元50的逻辑状态由相关联的读出放大器获取。在预充电间隔期间，位线BL和BLB被预充电以准备下一读取操作。读取操作以及因此读取周期时间可以被认为包括读取访问间隔并且然后是读取预充电间隔、或者读取预充电间隔并且然后是读取访问间隔。
写入操作以及因此写入周期时间类似地包括写入访问间隔(在此期间输入数据被传送到SRAM单元50中)和写入预充电间隔。写入操作以及因此写入周期时间可以被认为包括写入访问间隔并且然后是写入预充电间隔、或者写入预充电间隔并且然后是写入访问间隔。
对于大多数SRAM单元50，读取和写入周期时间不相等。读取访问间隔通常比写入访问间隔更长，而写入预充电间隔通常比读取预充电间隔更长。
SRAM单元50的速度和效率可能受到这些定时的严格影响。例如，读取和写入的预充电间隔可以是读出和写入周期时间的可观的一部分，并且读出放大器的使用可以显著地贡献SRAM单元50的总功耗。在早期SRAM单元50设计中，读取和写入周期时间基于外部生成的时钟信号。例如，如果SRAM单元50被用在由微型计算机使用的SRAM阵列中，则存储器接口中的总线时钟将确定SRAM单元50的读取和写入周期时间。
虽然在概念上很简单，但是依赖于总线时钟会导致功耗过大。为了克服这种低效率，SRAM阵列的制造商将“自定时”电路并入SRAM阵列中，以独立于外部生成的时钟信号来控制定时。自定时电路建立读取和写入访问间隔以及后续读取和写入预充电间隔。
自定时电路通过对虚设SRAM阵列的虚设SRAM单元执行虚设写入操作来建立写入周期时间。非常关键的是，确保写入周期时间足够使得SRAM阵列中的每个SRAM单元在由自定时电路确定的写入周期时间内可写入。由于给定SRAM阵列中的SRAM单元50的数目非常大，因此必须考虑形成SRAM阵列的SRAM单元50的晶体管的操作的统计变化的高标准差(sigma)。
图2中示出了已知的虚设SRAM阵列20。这里，除了第一虚设SRAM单元10(以上描述为SRAM单元50的SRAM单元的副本)之外，还存在具有相同配置的第二虚设SRAM单元25。
在第二虚设SRAM单元25中，晶体管M7至M8形成第一反相器16，并且晶体管M9至M10形成第二反相器18。反相器16和18交叉耦合。晶体管M11和M12用作在其写入操作期间控制对虚设SRAM单元25的访问的通过门，其如上所述地进行。另外，这里可以观察到，晶体管M15、M16驱动虚设字线DWL。
该虚设SRAM阵列20执行虚设写入操作以确定SRAM阵列的写入周期时间。虚设写入操作跟踪SRAM阵列的SRAM单元50的写入周期时间，以确保甚至最慢的SRAM单元在所确定的写入周期时间内可写入。
在虚设SRAM阵列20中一起使用了三种用于完成这种跟踪的技术。一种技术是简单地增加虚设字线DWL路径的长度，其向虚设字线DWL路径中引入由电阻器R和电容器C1、C2表示的附加电阻和电容。电阻器R和电容器C1、C2的值可以通过对不同器件和金属的电阻和电容的PIE建模来选择。接下来的技术是改变写入驱动器21(由晶体管M13、M14形成)的尺寸以改变虚设位线DBL和DBLB下落的速度，和/或使用反相器(例如，INV1、INV2)来向写入驱动器21的致动引入延迟。其余的技术是改变虚设互补位线DBLB上的电容器C3的尺寸。当虚设写入周期完成时，虚设SRAM阵列20断言(assert)由反相器INV3输出的复位信号。复位信号用于生成由虚设SRAM单元10、25和SRAM单元50两者利用的内部时钟，该内部时钟又用于设置读取和写入周期时间。
这些技术单独或彼此结合地用于向写入周期时间中引入延迟，以确保甚至SRAM阵列的最慢的SRAM单元50在写入周期时间内可写入。
当虚设SRAM阵列20完成其目标时，其导致SRAM阵列20的性能损失。这种损失是源于虚设SRAM阵列20引入适合于PVT(工艺、电压、温度)中的最差可能变化的延迟这一事实。因此，引入的延迟实际上可能超过在当前PVT条件下实际需要的延迟。因此，需要更好地跟踪SRAM阵列20的PVT，使得可以确定更优化的读取周期时间或写入周期时间。
实用新型内容
本公开的目的是提供一种存储器电路和存储器设备，以至少部分地解决现有技术中存在的上述问题。
本文中公开了用于确定SRAM阵列的读取和写入周期时间的虚设存储器电路。
第一实施例涉及一种存储器电路，其包括驱动虚设字线的虚设字线驱动器、耦合到虚设字线的传输门(transmission gate)、和多个虚设存储器单元。每个虚设存储器单元包括成对交叉耦合的反相器和分别耦合到成对交叉耦合的反相器的成对通过门，成对通过门由虚设字线控制并且用于选择性地将成对交叉耦合的反相器耦合到虚设位线和虚设互补位线。晶体管在传输门与多个虚设存储器单元中沿着虚设字线最靠近传输门的给定虚设存储器单元的成对通过门之间耦合到虚设字线。复位信号输出耦合到虚设互补位线。晶体管用于降低虚设字线上的电压，并且指示所测量的虚设周期的结束的复位信号在复位信号输出处被生成。
注意，测量的虚设周期可以是虚设写入周期。
存储器电路可以包括存储器单元阵列以及接收外部时钟信号和复位信号的内部时钟信号发生器。内部时钟发生器可以基于外部时钟信号和复位信号生成内部时钟信号。存储器电路还可以包括写入驱动器，写入驱动器由内部时钟信号定时并且被配置为向存储器单元阵列写入数据。存储器单元阵列中的每个存储器单元可以包括成对交叉耦合的反相器以及分别耦合到成对交叉耦合的反相器的成对通过门，其中成对通过门由字线控制并且用于选择性地将成对交叉耦合的反相器耦合到位线和互补位线。字线驱动器可以在电源电压与地之间被供电，并且可以被配置为驱动字线。虚设字线驱动器可以在电源电压与地之间被供电，其中虚设字线驱动器被配置为驱动虚设字线。传输门可以用于将由晶体管引起的虚设字线上的电压降与字线解耦。
内部时钟信号发生器可以生成内部时钟信号作为一系列脉冲，该一系列脉冲中的每个脉冲具有与外部时钟信号的边沿相一致的上升沿和与复位信号的断言相一致的下降沿。
第二实施例涉及一种具有虚设存储器单元的存储器电路。虚设存储器单元包括：第一PMOS，其源极耦合到电源电压，其漏极耦合到第一节点，并且其栅极耦合到第二节点；第一NMOS，其漏极耦合到第一节点，其源极耦合到地，并且其栅极耦合到第二节点；第二PMOS，其源极耦合到电源电压，其漏极耦合到第三节点，并且其栅极耦合到第四节点；以及第二NMOS，其漏极耦合到第三节点，其源极耦合到地，并且其栅极耦合到第四节点。第二节点和第三节点被耦合。第一NMOS通过门晶体管的源极耦合到虚设位线，第一NMOS通过门晶体管的漏极耦合到第一节点和第四节点，并且第一NMOS通过门晶体管的栅极被虚设字线偏置。第二NMOS通过门晶体管的源极耦合到虚设互补位线，第二NMOS通过门晶体管的漏极耦合到第三节点和第二节点，并且第二NMOS通过门晶体管的栅极被虚设字线偏置。字线驱动器耦合到虚设字线。传输门在字线驱动器与第一NMOS通过门晶体管的栅极之间耦合到虚设字线。PMOS晶体管的源极在传输门与第一NMOS通过门晶体管的栅极之间耦合到虚设字线。复位输出耦合到虚设互补位线。
存储器单元还可以包括：存储器单元阵列；内部时钟信号发生器，耦合到外部时钟节点和复位输出并且具有内部时钟输出节点；以及写入驱动器，具有耦合到内部时钟信号发生器的内部时钟输出节点并且耦合到存储器单元阵列的时钟输入。
第三实施例涉及一种确定存储器单元阵列的操作时间的方法。该方法包括：在欠驱动一列虚设存储器单元的通过门晶体管的栅极电压的同时，对该一列虚设存储器单元执行虚设操作，其中虚设操作的完成断言复位标志。该方法还包括：在从外部时钟的边沿跨越到复位标志的断言的操作时间内，对存储器单元阵列中的一些存储器单元执行操作。
操作时间可以是写入周期时间，并且虚设操作可以是虚设写入操作。备选地，操作时间可以是读取周期时间，并且虚设操作可以是虚设读取操作。
第四实施例涉及一种存储器电路，其具有驱动虚设字线的虚设字线驱动器、耦合到虚设位线和虚设互补位线的多个虚设存储器单元、耦合到虚设字线以从虚设字线驱动器向多个虚设存储器单元的输入传递字线信号的传输门、在传输门与多个虚设存储器单元中沿着虚设字线最靠近传输门的给定虚设存储器单元的成对通过门之间耦合到虚设字线的晶体管、以及耦合到虚设互补位线的复位信号输出。晶体管用于降低虚设字线上的电压。指示所测量的虚设写入周期的结束的复位信号在复位信号输出处被生成。
存储器电路还可以包括存储器单元阵列以及内部时钟信号发生器，内部时钟信号发生器接收外部时钟信号和复位信号并且基于外部时钟信号和复位信号生成内部时钟信号。写入驱动器可以由内部时钟信号定时并且被配置为向存储器单元阵列写入数据。内部时钟信号发生器可以生成内部时钟信号作为一系列脉冲，该一系列脉冲中的每个脉冲具有与外部时钟信号的边沿相一致的上升沿和与复位信号的断言相一致的下降沿。
第五实施例涉及一种存储器设备，其具有：第一虚设字线部分和第二虚设字线部分、驱动第一虚设字线部分的虚设字线驱动器、选择性地将第一虚设字线部分耦合到第二虚设字线部分的传输门、耦合到第二虚设字线部分和虚设位线的至少一个虚设存储器单元、耦合到第一虚设字线部分的晶体管、以及耦合到虚设位线的复位信号输出。晶体管用于降低第二虚设字线部分上的电压，并且指示所测量的虚设周期的结束的复位信号在复位信号输出处被生成。
所测量的虚设周期可以是测量的虚设读取周期。另外，存储器设备可以包括预充电设备，预充电设备耦合到虚设位线并且通过第二虚设字线部分上的信号被选择性地开关。当第二虚设字线部分上的信号被解除断言(deassert)时，预充电设备可以被接通以将虚设位线充电到高逻辑状态，并且当第二虚设字线部分上的信号被断言时，预充电设备关闭。至少一个虚设存储器单元可以包括耦合在虚设位线与电源节点之间的通过门。通过门在第二虚设字线部分上的信号被断言时导通。
根据本公开的实施例的存储器电路和存储器设备能够更好地跟踪SRAM阵列的PVT，使得可以确定更优化的读取周期时间或写入周期时间。
附图说明
图1是已知的六晶体管SRAM单元的示意图；
图2是利用诸如图1的六晶体管SRAM单元的已知的虚设SRAM阵列的示意图；
图3是示出包括虚设SRAM列的SRAM器件的布局的框图；
图4是根据本公开的SRAM器件的示意图，其利用电路来欠驱动虚设SRAM列的虚设SRAM单元的通过门晶体管的栅极电压，从而生成准确地跟踪SRAM器件的SRAM阵列的SRAM单元的PVT引起的变化的写入周期时间；以及
图5是根据本公开的仿真的虚设SRAM列的示意图，其基于在存在虚设SRAM列而不是仿真的虚设SRAM列的情况下、将在虚设SRAM单元中使用的通过门晶体管的阈值电压的变化，来生成准确地跟踪SRAM器件的SRAM阵列的SRAM单元的读取或写入操作的PVT引起的变化的可用的读取或写入周期时间。
具体实施方式
下面将描述根据本公开的SRAM器件100。SRAM器件100包括SRAM阵列102，SRAM阵列102包括将要用于数据存储的SRAM单元(例如，图1的SRAM单元50)。虚设SRAM列125也被包括在SRAM器件100内，并且用于复位信号的生成，复位信号用于内部时钟DecoderCLK的生成。内部时钟DecoderCLK最终用于对读取和写入操作定时。因此，可以认为复位信号用于设置读取和写入周期时间。
输入/输出电路104包括用于促进SRAM阵列102和虚设SRAM列30两者的读取和写入的读出放大器/写入驱动器132。
控制电路106包括内部时钟生成电路124，内部时钟生成电路124接收外部时钟信号CLK并且用于生成内部时钟DecoderCLK，内部时钟DecoderCLK用于定时SRAM阵列102的读取和写入操作(控制读取和写入周期时间)。控制电路106还包括预解码器122，预解码器122与解码器电路108的后解码器120协作以解码SRAM阵列102的地址，后解码器120又耦合到字线WL。
复制解码器电路110对用于虚设SRAM列125的地址进行解码，并且耦合到虚设字线DWL。注意，SRAM阵列102的宽度是X，并且虚设字线DWL从复制解码器电路110延伸到SRAM阵列102的宽度X的中点X/2，然后形成U形转弯以返回以耦合到虚设列定时单元126。虚设字线DWL的该路径和路径长度被用来仿真字线WL的整个长度。
内部时钟生成电路124生成内部时钟信号DecoderCLK，使其具有在外部CLK的适当边沿处上升并且当从虚设SRAM列30接收到复位信号时下降的脉冲。
参考图4，现在描述用于生成上述复位信号的本公开的虚设SRAM列30。虚设SRAM列30的功能的描述将在其结构的描述之后进行。
说明性地，虚设SRAM列30包括两个虚设SRAM单元10和25，但是应当理解，这些仅仅是代表性的，并且可以存在任何数目的这样的虚设SRAM单元。虚设SRAM单元10和25可以是SRAM阵列102的SRAM单元50(图1)的副本，其被形成为相同的器件类型、具有相同尺寸、使用相同工艺形成。在一些情况下，虚设SRAM单元10和25可以与SRAM单元50类似，但不是完整的副本。例如，虚设SRAM单元10和25的晶体管可以与SRAM单元50的对应晶体管具有相同的宽长比，但是不具有相同的尺寸。在其他情况下，虚设SRAM单元10和25的一些晶体管可以是SRAM单元50的对应晶体管的副本或与其相似，但不是全部晶体管。在其他情况下，虚设SRAM单元10和25的一些晶体管可以是SRAM单元50的对应晶体管的副本，而虚设SRAM单元10和25的其他晶体管仅类似于SRAM单元50的对应晶体管。
虚设SRAM单元10由六个MOSFET M1至M6组成，其中晶体管M1至M2形成第一反相器12，并且晶体管M3至M4形成第二反相器14。反相器12和14交叉耦合。晶体管M5和M6用作在读取和写入操作期间控制对虚设SRAM单元10的访问的通过门。对虚设SRAM单元10的访问通过用于控制晶体管M5和M6的虚设字线DWL_AR的一部分来实现。
虚设SRAM单元25由六个MOSFET M7至M12组成，其中晶体管M7至M8形成第一反相器16，并且晶体管M9至M10形成第二反相器18。反相器16和18交叉耦合。对虚设SRAM单元25的访问通过控制晶体管M11和M12的虚设字线DWL_AR的一部分来实现。
虚设字线路径DWL和DWL_AR的长度引入由电阻器R和电容器C1、C2表示的电阻和电容。反相器INV4将虚设写入驱动器21耦合到虚设位线DBL。传输门31由晶体管M17、M18形成，并且用作虚设字线部分DWL和DWL_AR之间的电阻路径。该电阻路径也可以通过使用任何金属或任何器件的门的材料(例如，多晶硅)来实现。
晶体管M19被偏置电压Vbias偏置，并且从DWL向地吸收电流，以在与传输门31配对时有效地形成电阻分压器11，从而生成DWL_AR。Vbias被设置为参考电压，诸如地，使得晶体管M19保持导通。
在操作中，在虚设写入操作的写入预充电间隔期间，虚设位线DBL被预充电到第一逻辑值，而互补虚设位线DBLB被预充电到第二逻辑值。虚设位线DBL或虚设互补位线DBLB中的哪个被驱动到什么逻辑值取决于要写入虚设SRAM单元10和25的数据值。然后虚设字线DWL被激活，以指示写入预充电间隔的结束和写入访问间隔的开始。
在写入访问间隔中，当DWL_AR达到晶体管M11、M12、M5和M6的栅极的合适的过驱动电压时，这些晶体管导通，导致虚设SRAM单元10的反相器12、14的内容以及虚设SRAM单元25的反相器16、18的内容被翻转。该翻转在反相器INV5处生成复位信号，以指示虚设写入操作的结束以及因此虚设写入周期时间的结束。
电阻分压器11用于引起虚设字线部分DWL_AR具有比虚设字线部分DWL更低的电压。因此，由DWL_AR提供给晶体管M11、M12、M5、M6(用作通过门)的栅极的过驱动电压小于将由DWL提供的过驱动电压，因此可以说，DWL_AR正在欠驱动晶体管M11、M12、M5、M6的栅极。因此，由于晶体管M19从DWL吸收电流以产生DWL_AR，因此虚设SRAM单元10、25的晶体管M11、M12、M5、M6上的栅极电压被设置为过驱动状况，其类似于或者基本上等同于SRAM阵列102的SRAM单元50的晶体管M55、M56的栅极的过驱动状况。
由于虚设SRAM列30中的晶体管在统计限值内与SRAM阵列102的SRAM单元50中的晶体管相匹配，并且因为在PVT方面的晶体管M11、M12、M5、M6中的最差关断将在其栅极处看到与晶体管M11、M12、M5、M6中的其他晶体管相比降低的过驱动电压，因此SRAM单元50中的晶体管M55和M56(因此，用作通过门的SRAM单元50的晶体管)的栅极的过驱动电压由此被DWL_AR跟踪，以生成用于由图3的SRAM阵列102使用的适当的写入周期时间。
晶体管M19和由晶体管M17和M18形成的传输门31的尺寸比定义DWL_AR的电压低于DWL的量。换言之，该尺寸比设置虚设SRAM单元10、25的晶体管M11、M12、M5、M6的栅极上的过驱动电压。要由尺寸比设置的过驱动电压通过计算晶体管M11、M12、M5或M6的阈值电压与其标称值相比的估计的变化来预先确定。该估计基于SRAM阵列102的标准差资格要求来执行。
虚设SRAM列30在写入操作期间提供对SRAM单元50的晶体管M55和M56的过驱动电压的特别准确的跟踪，以确定写入周期时间，尽管虚设SRAM列30也可以用于确定读取周期时间。
仿真的虚设SRAM列30'现在参考图5来进行描述，并且用于确定读取周期时间。已经发现，用作通过门的SRAM单元的晶体管对PVT变化最为敏感。因此，当形成仿真的虚设SRAM列30'时，可以从虚设SRAM列30的虚设SRAM单元10和25中去除反相器。
说明性地，虚设SRAM列30'包括两个仿真的虚设SRAM单元10'和25'，但是应当理解，这些仅仅是代表性的，并且可以存在任何数目的这样的仿真的虚设SRAM单元。仿真的虚设SRAM单元10'包括耦合在VDD与虚设位线DBL之间并且被虚设字线DWL偏置的晶体管M5。类似地，仿真的虚设SRAM单元25'包括耦合在VDD与虚设位线DBL之间并且被虚设字线DWL偏置的晶体管M11。
晶体管M5、M11可以是SRAM阵列102的SRAM单元50(图1)的晶体管M55、M56的副本，其被形成为相同的器件类型、具有相同尺寸、使用相同工艺形成。
在一些情况下，晶体管M5、M11可以与SRAM单元50(图1)的晶体管M55、M56类似，但不是完整的副本。例如，晶体管M5、M11可以具有与SRAM单元50(图1)的晶体管M55、M56相同的宽长比，但是不具有相同的尺寸。在其他情况下，晶体管M5、M11中的一个可以是SRAM单元50(图1)的晶体管M55、M56的副本或其相似，而晶体管M5、M11中的另一个不是副本。在其他情况下，晶体管M5、M11中的一个可以是SRAM单元50(图1)的晶体管M55、M56的副本，而晶体管M5、M11中的另一个类似于SRAM单元50(图1)的晶体管M5、M56，但不是副本。
如同图4的虚设SRAM列30，图5的仿真的虚设SRAM列30'中的虚设字线路径DWL和DWL_AR的长度引入由电容器C1、C2和电阻器R表示的电阻和电容。反相器INV4将虚设写入驱动器21耦合到虚设位线DBL。传输门31由晶体管M17、M18形成，并且用作虚设字线部分DWL和DWL_AR之间的电阻路径。该电阻路径也可以通过使用任何金属或任何器件的门的材料(例如，多晶硅)来实现。
晶体管M19被晶体管M15和偏置电压Vbias偏置，并且从DWL向地吸收电流，以在与传输门31配对时有效地形成电阻分压器11，从而生成DWL_AR。Vbias被设置为参考电压，诸如地，使得晶体管M19保持导通。
在操作中，在仿真的虚设读取操作的读取预充电间隔期间，虚设位线DBL被晶体管M20预充电到高电平，当DWL_AR为低电平时，晶体管M20将DBL拉至高电平。然后虚设字线DWL被激活，以指示预充电间隔的结束和读取访问间隔的开始。
在读取访问间隔中，当DWL_AR达到晶体管M11、M5的栅极的合适的过驱动电压时，这些晶体管导通，并且晶体管M20关断，最终导致DBL放电，其在反相器INV5处生成复位信号，以指示虚设读取操作的结束以及因此指示虚设读取周期时间的结束。
电阻分压器11用于引起虚设字线部分DWL_AR具有比虚设字线部分DWL更低的电压。因此，由DWL_AR提供给晶体管M11、M5(用作通过门)的栅极的过驱动电压小于将由DWL提供的过驱动电压。因此，由于晶体管M19从DWL吸收电流以产生DWL_AR，所以仿真的虚设SRAM单元10'、25'的晶体管M11、M5上的栅极电压被设置为过驱动状况，其类似于或者基本上等同于SRAM阵列102的SRAM单元50的晶体管M55、M56的栅极的过驱动状况。
由于仿真的虚设SRAM列30'中的晶体管在统计限值内与SRAM阵列102的SRAM单元50中的晶体管M55、M56相匹配，并且因为在PVT方面的晶体管M11、M5的最差关断将在其栅极处看到与其他晶体管相比降低的过驱动电压，因此SRAM单元50中的晶体管M55和M56(因此，用作通过门的SRAM单元50的晶体管)的栅极的过驱动电压被DWL_AR跟踪，以生成适当的读取周期时间。
如同图4的实施例，晶体管M19和由晶体管M17和M18形成的传输门31的尺寸比设置虚设SRAM单元10、25的晶体管M11、M12、M5、M6的栅极上的过驱动电压。要由尺寸比设置的过驱动电压通过计算晶体管M11或M5的阈值电压与其标称值相比的估计的变化来预先确定。该估计基于SRAM阵列102的标准差资格要求来执行。
仿真的虚设SRAM列也可以用于确定用于由图3的SRAM阵列102使用的写入周期时间。在写入预充电间隔期间，虚设位线DBL保持通过晶体管M20被预充电到VDD。在写入访问间隔中，当DWL_AR被断言时，晶体管M20关断，并且晶体管M5和M11导通。当导通时，晶体管M5和M11将虚设位线DBL放电至地，并且进而，当虚设位线DBL已经放电时，INV5生成复位信号RESET信号，以指示虚设写入操作的结束并且因此指示虚设写入周期时间的结束。
仿真的虚设SRAM列30'在读取和写入操作期间提供对SRAM单元50的晶体管M55和M56的过驱动电压的准确跟踪，以确定用于由图3的SRAM阵列102使用的消除了不必要的延迟的准确的读取和写入周期时间。

Claims (13)

1.一种存储器电路，其特征在于，包括：
虚设字线驱动器，驱动虚设字线；
传输门，耦合到所述虚设字线；
多个虚设存储器单元，每个虚设存储器单元包括：
成对交叉耦合的反相器；以及
成对通过门，分别耦合到所述成对交叉耦合的反相器，所述成对通过门由所述虚设字线控制并且用于选择性地将所述成对交叉耦合的反相器耦合到虚设位线和虚设互补位线；以及
晶体管，在所述传输门与所述多个虚设存储器单元中沿着所述虚设字线最靠近所述传输门的给定虚设存储器单元的所述成对通过门之间耦合到所述虚设字线；以及
复位信号输出，耦合到所述虚设互补位线；
其中所述晶体管用于降低所述虚设字线上的电压，并且其中指示所测量的虚设周期的结束的复位信号在所述复位信号输出处被生成。
2.根据权利要求1所述的存储器电路，其特征在于，所测量的虚设周期是虚设写入周期。
3.根据权利要求1所述的存储器电路，其特征在于，还包括：
存储器单元阵列；
内部时钟信号发生器，接收外部时钟信号和所述复位信号，并且基于所述外部时钟信号和所述复位信号生成内部时钟信号；以及
写入驱动器，由所述内部时钟信号定时并且被配置为向所述存储器单元阵列写入数据。
4.根据权利要求3所述的存储器电路，其特征在于，所述存储器单元阵列中的每个存储器单元包括：
成对交叉耦合的反相器；以及
成对通过门，分别耦合到所述成对交叉耦合的反相器，所述成对通过门由字线控制并且用于选择性地将所述成对交叉耦合的反相器耦合到位线和互补位线；
所述存储器电路还包括：
在电源电压与地之间被供电的字线驱动器，所述字线驱动器被配置为驱动所述字线；以及
在所述电源电压与所述地之间被供电的虚设字线驱动器，所述虚设字线驱动器被配置为驱动所述虚设字线；
并且其中所述传输门用于将由所述晶体管引起的所述虚设字线上的电压降与所述字线解耦。
5.根据权利要求3所述的存储器电路，其特征在于，所述内部时钟信号发生器生成所述内部时钟信号作为一系列脉冲，所述一系列脉冲中的每个脉冲具有与所述外部时钟信号的边沿相一致的上升沿和与所述复位信号的断言相一致的下降沿。
6.一种存储器电路，其特征在于，包括：
虚设存储器单元，包括：
第一PMOS，所述第一PMOS的源极耦合到电源电压，所述第一PMOS的漏极耦合到第一节点，并且所述第一PMOS的栅极耦合到第二节点；
第一NMOS，所述第一NMOS的漏极耦合到所述第一节点，所述第一NMOS的源极耦合到地，并且所述第一NMOS的栅极耦合到所述第二节点；
第二PMOS，所述第二PMOS的源极耦合到所述电源电压，所述第二PMOS的漏极耦合到第三节点，并且所述第二PMOS的栅极耦合到第四节点；
第二NMOS，所述第二NMOS的漏极耦合到所述第三节点，所述第二NMOS的源极耦合到地，并且所述第二NMOS的栅极耦合到所述第四节点；
其中所述第二节点和所述第三节点被耦合；
第一NMOS通过门晶体管，所述第一NMOS通过门晶体管的源极耦合到虚设位线，所述第一NMOS通过门晶体管的漏极耦合到所述第一节点和所述第四节点，并且所述第一NMOS通过门晶体管的栅极被虚设字线偏置；以及
第二NMOS通过门晶体管，所述第二NMOS通过门晶体管的源极耦合到虚设互补位线，所述第二NMOS通过门晶体管的漏极耦合到所述第三节点和所述第二节点，并且所述第二NMOS通过门晶体管的栅极被所述虚设字线偏置；
字线驱动器，耦合到所述虚设字线；
传输门，在所述字线驱动器与所述第一NMOS通过门晶体管的栅极之间耦合到所述虚设字线；
PMOS晶体管，所述PMOS晶体管的源极在所述传输门与所述第一NMOS通过门晶体管的栅极之间耦合到所述虚设字线；以及
复位输出，耦合到所述虚设互补位线。
7.根据权利要求6所述的存储器电路，其特征在于，还包括：
存储器单元阵列；
内部时钟信号发生器，耦合到外部时钟节点和所述复位输出，并且具有内部时钟输出节点；以及
写入驱动器，具有耦合到所述内部时钟信号发生器的所述内部时钟输出节点并且耦合到所述存储器单元阵列的时钟输入。
8.一种存储器电路，其特征在于，包括：
虚设字线驱动器，驱动虚设字线；
多个虚设存储器单元，耦合到虚设位线和虚设互补位线；
传输门，耦合到所述虚设字线以从所述虚设字线驱动器向所述多个虚设存储器单元的输入传递字线信号；
晶体管，在所述传输门与所述多个虚设存储器单元中沿着所述虚设字线最靠近所述传输门的给定虚设存储器单元的成对通过门之间耦合到所述虚设字线；
复位信号输出，耦合到所述虚设互补位线；
其中所述晶体管用于降低所述虚设字线上的电压，并且其中指示所测量的虚设写入周期的结束的复位信号在所述复位信号输出处被生成。
9.根据权利要求8所述的存储器电路，其特征在于，还包括：
存储器单元阵列；
内部时钟信号发生器，接收外部时钟信号和所述复位信号，并且基于所述外部时钟信号和所述复位信号生成内部时钟信号；以及
写入驱动器，由所述内部时钟信号定时并且被配置为向所述存储器单元阵列写入数据。
10.根据权利要求9所述的存储器电路，其特征在于，所述内部时钟信号发生器生成所述内部时钟信号作为一系列脉冲，所述一系列脉冲中的每个脉冲具有与所述外部时钟信号的边沿相一致的上升沿和与所述复位信号的断言相一致的下降沿。
11.一种存储器设备，其特征在于，包括：
第一虚设字线部分和第二虚设字线部分；
虚设字线驱动器，驱动所述第一虚设字线部分；
传输门，选择性地将所述第一虚设字线部分耦合到所述第二虚设字线部分；
至少一个虚设存储器单元，耦合到所述第二虚设字线部分和虚设位线；
晶体管，耦合到所述第一虚设字线部分；以及
复位信号输出，耦合到所述虚设位线，
其中所述晶体管用于降低所述第二虚设字线部分上的电压，并且其中指示所测量的虚设周期的结束的复位信号在所述复位信号输出处被生成。
12.根据权利要求11所述的存储器设备，其特征在于，所测量的虚设周期是测量的虚设读取周期。
13.根据权利要求11所述的存储器设备，其特征在于，还包括：
预充电设备，耦合到所述虚设位线并且通过所述第二虚设字线部分上的信号被选择性地开关；
其中当所述第二虚设字线部分上的信号被解除断言时，所述预充电设备被接通以将所述虚设位线充电到高逻辑状态，并且当所述第二虚设字线部分上的信号被断言时，所述预充电设备关闭；以及
其中所述至少一个虚设存储器单元包括耦合在所述虚设位线与电源节点之间的通过门，所述通过门在所述第二虚设字线部分上的信号被断言时导通。
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