KR20150120140A - 정적 램용 제어신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램 - Google Patents

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Abstract

정적 램(SRAM)용 제어신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램이 개시된다. 본 발명의 제어신호 생성회로는 상기 램의 셀 어레이 중에서 선택되는 적어도 하나의 셀 칼럼을 추적셀 칼럼으로 이용한다. 따라서 별도의 복제 또는 더미 워드라인을 구비할 필요가 없다. 본 발명의 제어신호 생성회로는 워드라인 중 하나가 논리 하이로 구동되어 쓰기 동작이 개시될 때, 추적셀 칼럼의 비트라인에서의 전압 변동을 트래킹하여 트래킹 신호(TRKBL)를 생성하고, 그 트래킹 신호를 이용하여 읽기 또는 쓰기 동작에 필요한 타이밍을 제어할 수 있다.

Description

정적 램용 제어신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램{Circuit and Method for Generating Control Signal for Static RAM, and Static RAM Comprising the same Circuit}
본 발명은 복제된 워드라인에 의해 동작하는 실제 메모리 셀을 일부 수정한 복제 셀 또는 더미 셀을 사용하지 않고, 원래 워드라인에 의해 동작하는 실제의 메모리 셀을 사용하여 비트라인 또는 비트라인바에서의 전압 변동을 추적함으로써 각종 제어신호를 생성하는 정적 램용 제어신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램 및 그 방법에 관한 것이다.
임베디드 메모리에 대한 고속 억세스와 저전력에 요구는 계속 커지고 있다. 정적 램(SRAM: Static Random Access Memory)(이하 'SRAM'이라 함)의 디자인에서도 마찬가지다. SRAM에서 고속 억세스와 저전력 처리는 읽기 동작에서 센스 앰프(Sense Amplifier)를 동작시키는 센스앰프인에이블(SAE: Sense Amp. Enable) 신호의 정확한 타이밍과도 관련되고, 쓰기과정에서 라이트 드라이버(Write Driver)의 정확한 동작 타이밍에도 관련된다.
메모리 읽기(Reading) 과정에서, 만약 비트라인이 충분히 성숙하기 전에 센스 앰프(Sense Amplifier)가 너무 일찍 인에이블(Enable)되면 비트라인 페어(Bit Line Pair)의 차 전압(Differential Voltage)이 불충분하게 되고, 센스 앰프는 해당 셀에 저장된 데이터 값을 정확하게 읽어오지 못할 수 있다. 따라서 센스앰프인에이블 신호는 두 개 비트 라인의 차 전압이 센스 앰프의 오프셋 전압보다 더 커진 상태에서 제공되어야 한다.
그렇다고, 센스 앰프가 과도하게 지연되어 인에이블되면, 억세스 타임이 길어질 뿐만 아니라, 비트라인에서의 전압 차가 불필요하게 커짐으로써 불필요한 전력 소모가 커지게 된다. 억세스 타임을 생각하면 센스 앰프가 최대한 일찍 인에이블되는 것이 좋지만, 앞서 언급한 것처럼 너무 일찍 인에이블되는 것도 바람직하지 않다. 이처럼, 센스앰프인에이블 신호의 정확한 타이밍은 메모리의 성능뿐만 아니라 전력 소모에도 결정적인 영향을 준다.
센스앰프인에이블 신호의 정확성을 높이기 위한 방법 중에서, 종래에 주목 받고 있는 기술이 '복제 비트라인(RBL: Replica Bitline)' 또는 '더미 비트라인(DBL: Dummy Bitline)'을 이용하는 '복제 비트라인 트래킹 방법'이다. 이 방법에서는 메모리 동작의 변동(Variation) 부분을 트래킹하기 위한 복제 칼럼(Column) 또는 더미 칼럼을 셀 어레이(Array)에 추가하는데, 그 복제 칼럼의 비트라인을 '복제 비트라인(RBL)'이라 한다.
복제 비트라인(RBL)이 원래의 비트라인(BL)의 전압 변이를 그대로 추적하기 위하여, 복제 칼럼내의 특정 복제 셀을 별도의 제어신호(예컨대, 별도의 더미 워드라인)으로 활성화한다. 트래킹에 참여하는 복제 셀은 원래 메모리 셀을 일부 수정하여 사용하며, 동일한 조건에서 동작하기 때문에 소위 프로세스-전압-온도 변동(Process Voltage Temperature Variation)에 불구하고 정확한 센스앰프인에이블 신호를 생성할 수 있는 것으로 여겨진다. 한편 별도의 더미 워드라인을 사용해야 하기 때문에, 복제 칼럼 내의 트래킹에 참여하는 복제 셀을 제외한 나머지 복제 셀이 트래킹과 무관하게 되고 제조과정에서도 별도의 리-라우팅(Re-Routing) 공정을 통해 형성한다.
예컨대, 대한민국 공개특허 제2310-0127276호(발명의 명칭: 고성능 메모리 컴파일러들에서의 향상된 비트라인 트래킹)에는 더미 비트라인을 사용하여 트래킹하는 방법이 개시되어 있다.
도 1을 참조하면, 이 발명의 메모리에는 원래 메모리 셀(114)에 더하여, 더미 비트라인(DBL)에 연결되는 더미 칼럼이 더 포함되어 있고, 별도의 제어신호인 더미 워드라인(DWL)과, 더미 워드라인(DWL)과 더미 비트라인(DBL)에 의해 동작하는 더미 풀 다운 디바이스(Dummy Pull-down Device)(116)도 제공된다. 더미 풀 다운 디바이스(116)는 원래 메모리 셀(114)과 동일하게 동작하도록 설계된 복제 셀이다.
읽기 과정에서, 워드라인 중 하나가 활성화될 때 더미 워드라인(DWL)도 활성화됨으로써 해당 풀 다운 디바이스(116)가 활성화되고, 프리차지된 더미 비트라인(DBL)의 전압이 풀 다운 디바이스(116)를 통해 방전한다. 더미 비트라인(DBL)의 전압이 기 설정된 임계전압 이하로 떨어진 시점에서 다시 소정의 게이트 지연(Gate Delay)을 더한 시점에, 제어모듈(120)이 센스앰프인에이블 신호를 생성한다. 이때 더미 비트라인을 위한 기 설정된 임계전압은 센스 앰프(130)의 오프셋 전압보다 낮게 설계하고 게이트 지연을 조절하여, 정확한 센스인에이블 신호가 생성되는 구조이다.
그러나, 제조공정상의 이유 등으로, 비트라인(BL)과 더미비트라인(DBL)에서의 전압은 실제로 동일하게 변동되지 않고 그 게이트 지연을 맞추는 것도 어렵기 때문에 여전히 센스앰프인에이블 신호의 정확한 타이밍을 트래킹하는 것은 불가능하다. 한편, 도 1의 발명에서는 이러한 점을 해소하기 위하여, 더미 워드라인을 실제 워드라인보다 먼저 인에이블시키는 방법을 제시하고 있다. 그러나, 이 방법에서도 별도의 더미 워드라인에 의해 동작하는 별도의 더미 풀 다운 디바이스가 사용된다는 점은 동일하다.
고집적화 되는 최근의 SRAM 제조방식 중에 더미 비트라인(DBL), 더미 워드라인(DWL), 더미 셀을 포함하는 트래킹 구성들은 리-라우팅 공정에 의해 형성되기 때문에, 더미 셀의 형태가 원래 메모리 셀과 달라질 수 있다. 따라서 복제 비트라인 방식에 의할 경우, '더미 비트라인(DBL)'이 원래 비트라인(BL)을 실질적으로 복제하지 못할 수 있다는 문제는 항상 존재한다.
한편, 쓰기 동작은, 비트라인과 비트라인바가 프리차지된 상태에서, 행 디코더가 데이터를 쓸 셀에 배치된 워드라인을 동작시키고, 라이트 드라이버가 해당 셀에 저장할 데이터에 따른 논리 값을 데이터라인(DL)과 데이터라인바(DLB)에 구동한다. 칼럼 디코더에 의해 데이터라인(DL) 및 데이터라인바(DLB)와 연결된 비트라인 및 비트라인바의 전압도 논리 하이 또는 논리 로우가 되어서, 셀 내부 노드 전압을 바꾸면서 쓰기 과정이 수행된다. 쓰기 동작은 워드라인이 다시 논리 로우가 되면서 종료된다.
읽기 동작에서 센스앰프인에이블 신호의 정확한 타이밍을 위하여 셀 동작을 트래킹하는 각종 방식이 제시된 것과 달리, 쓰기과정의 타이밍 제어를 위한 트래킹 방식에 대하여는 적절히 제시된 바가 없다.
[관련 기술 문헌]
1. 대한민국 공개특허 제2310-0127276호 (발명의 명칭: 고성능 메모리 컴파일러들에서의 향상된 비트라인 트래킹)
본 발명의 목적은, 복제된 워드라인에 의해 동작하는 복제 셀 또는 더미 셀을 사용하지 않고, 원래 워드라인에 의해 동작하는 실제의 메모리 셀을 사용하여 비트라인 또는 비트라인바에서의 전압 변동을 추적함으로써 제어신호를 생성하는 정적 램용 제어신호 생성회로 및 그 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정적 램(SRAM)용 제어신호 생성회로는, 상기 램의 셀 어레이 중에서 선택되는 셀 칼럼(이하, 제1 추적셀 칼럼)을 그대로 이용한다. 제1 추적셀 칼럼은 상기 셀 어레이를 위한 복수 개의 워드라인에 의해 억세스된다.
이에 따라, 본 발명의 제어신호 생성회로는 상기 제1 추적셀 칼럼에 배치된 제1 비트라인 페어 중에서 선택된 하나의 비트라인과, 라이트 트래킹(Write Tracking)부와, 트래킹신호 생성부와, 제어신호생성부를 포함한다.
라이트 트래킹부는 공통 노드에서 상기 선택된 비트라인과 연결되며, 상기 복수 개의 워드라인 중 하나의 워드라인이 동작하면서 개시된 쓰기 동작 중에 데이터라인 및 데이터라인바에 데이터가 쓰이면 동작하여 상기 노드 전압을 그라운드로 떨어뜨린다.
트래킹 신호 생성부는 상기 노드의 전압이 기 설정된 기준전압 이하가 되면 트래킹 신호를 생성한다. 실시 예에 따라, 트래킹신호 생성부는 상기 기준 전압을 로직 문턱전압으로 가지도록 설계될 수 있다.
제어신호생성부는 상기 트래킹 신호를 이용하여 상기 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더에 제공한다. 이로써, 쓰기 동작이 종료된다.
실시 예에 따라, 제어신호 생성회로는 적어도 하나의 다른 추적셀 칼럼을 더 이용할 수 있다. 이 경우, 다른 추적셀 칼럼에 배치된 다른 비트라인 페어 중에서 선택된 비트라인이 상기 노드에 연결된다. 이 경우, 제어신호 생성회로는 상기 제1 비트라인 페어와 다른 비트라인 페어의 상기 선택된 비트라인들과 상기 노드간의 연결을 개별적으로 단속(斷續)하는 패스 게이트 회로부를 더 포함함으로써, 제1 추적셀 칼럼의 불량 등에 대처할 수 있다.
구체적인 예로서, 상기 트래킹신호 생성부는, 게이트 단자에 상기 노드가 연결되고 상기 기준전압에서 턴온 되는 풀업 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 드레인 단자의 출력을 반전시켜 상기 트래킹 신호를 출력하는 인버터를 구비하여 구현될 수 있다.
상기 라이트 트래킹부는, 두 개의 풀업 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 두 개의 풀업 PMOS 트랜지스터는 그 게이트 단자로 상기 데이터라인 및 데이터라인바를 각각 입력받아 스위칭됨으로써, 상기 데이터라인 및 데이터라인바가 구동하면 둘 중 하나가 턴 온(Turn On) 된다. NMOS 트랜지스터는 그 게이트 단자가 상기 두 개의 풀업 PMOS 트랜지스터의 드레인 단자에 같이 연결되고 소오스 단자가 그라운드에 연결되고 드레인 단자가 상기 노드에 연결됨으로써, 상기 두 개의 풀업 PMOS 트랜지스터 중 턴온된 트랜지스터에 의해 턴온되어 상기 노드의 방전 경로를 제공한다.
본 발명의 범위는 이상의 제어신호 생성회로를 구비한 정적 램에도 적용된다.
본 발명의 방법은 정적 램(SRAM)용 제어신호 생성방법에 미친다. 본 발명의 제어신호 생성방법은, 상기 램의 복수 개의 워드라인 중 하나의 워드라인이 동작하여 쓰기 동작을 개시하는 제1 단계; 데이터라인 및 데이터라인바에 데이터가 쓰이면 동작하여 제1 추적셀 칼럼에 배치된 제1 비트라인 페어 중에서 선택된 하나의 비트라인의 전압을 그라운드로 떨어뜨리는 제2 단계; 상기 전압이 기 설정된 기준전압 이하가 되는 시점에서 트래킹 신호를 생성하는 제3 단계; 및 상기 트래킹 신호를 이용하여 상기 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더에 제공함으로써, 쓰기 동작이 종료되도록 하는 제4 단계를 포함한다.
본 발명에 따른 정적 램용 제어신호 생성회로는 상기 램의 원래 셀 어레이 중에서 선택되는 셀 칼럼을 그대로 이용한다. 따라서 별도의 복제 또는 더미 워드라인을 구비할 필요가 없다.
특정 워드라인이 어썰트될 때 억세스되는 셀에 의한 비트라인의 전압변동을 이용하므로, 셀의 위치에 따른 변동을 그대로 인식할 수 있어서 센스앰프인에이블 신호가 프로세서-전압-온도 변동에 영향이 적다.
본 발명의 제어신호 생성회로는 복수 개의 셀 칼럼을 이용할 수 있어서, 센스앰프인에이블 신호의 생성시점을 자유롭게 조정할 수 있다.
도 1은 종래기술인 대한민국 공개특허 제2310-0127276호의 도 1,
도 2는 본 발명의 제어신호 생성회로를 구비한 정적 램(SRAM)의 개념도,
도 3은 본 발명의 일 실시 예에 따른 라이트 트래킹부의 회로도,
도 4는 본 발명의 일 실시 예에 따른 트래킹신호 생성부의 회로도,
도 5는 도 2의 생성회로의 동작 설명에 제공되는 타이밍도,
도 6은 본 발명의 다른 실시 예에 따른 트래킹신호 생성부의 회로도, 및
도 7은 본 발명의 다른 실시 예에 따른 제어신호 생성회로를 구비한 정적 램의 개념도이다.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 2를 참조하면, 본 발명의 정적 램(200)은 통상의 m×n 행렬의 셀 어레이(10), 행 디코더(Row Decoder)(20), 칼럼 디코더(Column Decoder)(30), 센스앰프(Sense Amp)(50) 및 라이트 드리이버(Write Driver)(70)를 구비한다. 본 발명의 정적 램(200)은 통상의 정적 램과 동일하게 동작한다.
이에 더하여, 본 발명의 정적 램(200)은 제어신호 생성회로를 구비하여, 쓰기 동작에 관련된 타이밍 제어를 수행한다. 제어신호 생성회로는, 종래에 센스앰프인에이블 신호 생성을 위한 트래킹 처럼 별도의 더미(Dummy) 워드라인 또는 복제(Replica) 워드라인을 사용하지 않고, 원래 워드라인에 의해 동작하는 실제의 메모리 셀을 사용하여 비트라인(또는 비트라인바)에서의 전압 변동을 추적함으로써 제어신호를 생성한다. 이를 위해, 제어신호 생성회로는 적어도 하나의 추적셀 칼럼과, 적어도 하나의 추적셀 칼럼에 배치된 적어도 하나의 비트라인 페어(Bit Line Pair)를 포함할 수 있다.
이하에서는, 셀 어레이(10)가 m×n의 행렬 구조를 가지는 경우, 제어신호 생성회로에 포함된 적어도 하나의 추적셀 칼럼이 n개의 셀 칼럼 중에서 선택된 것으로 표현하지만, 표현 방식에 따라 m×n 의 셀 어레이에 포함되지 않고 추가적으로 배치된 셀 칼럼일 수도 있다.
도 2의 예는 하나의 추적셀 칼럼을 포함한 예로서, 제어신호 생성회로는 제1 추적셀 칼럼(210)과 제1 추적셀 칼럼(210)에 배치된 제1 비트라인 페어(BL-T1, BLB-T1)를 구비한다. 이에 더하여, 제어신호 생성회로는 프리차저(Precharger)(230), 트래킹신호 생성부(250), 라이트 트래킹부(Write Tracking)(270) 및 제어신호생성부(290)를 포함한다.
제1 추적셀 칼럼(210)은 정적 램(200)의 셀 어레이(10) 중에서 선택되어, 정적 램(200)의 동작 상의 변동(Variation) 부분을 추적한다. 제1 추적셀 칼럼(210)은 제조공정상 셀 어레이(10)의 다른 셀 칼럼의 제조와 동일한 공정에서 동일한 방법으로 동시에 생성되기 때문에, 셀 어레이(10)가 m×n의 행렬 구조를 가지는 경우 제1 추적셀 칼럼(210)은 추적셀(210a 내지 210m)을 포함하는 m 개의 추적셀을 포함한다.
제1 추적셀 칼럼(210)의 각 추적셀(210a 내지 210m)은 셀 어레이(10)를 위한 원래의 워드라인(WL0 내지 WLm)에 의해 억세스되어 동작하므로, 추적에 사용되는 추적셀(예컨대, 210k)은 현재 쓰기 동작이 이루어지는 셀(11k)과 동일한 행에 속하게 되어 해당 셀(11k)의 추적이 더욱 실제적이 된다. 예를 들어, 추적셀(210k)과 트래킹신호 생성부(250) 사이의 거리와 실제 동작 중인 셀(11k)과 라이트 드리이버(70) 사이의 거리가 거의 동일하게 되어 동작의 변동 추적이 더욱 실제적이고 효과적으로 이루어진다.
제1 추적셀 칼럼(210)에 배치된 제1 비트라인 페어(BL-T1, BLB-T1)는 칼럼 디코더(30)에 연결되지 않는다. 프리차저(230)를 거쳐 트래킹신호 생성부(250)에 연결된다.
다만, 제1 추적셀 칼럼(210)의 제1 비트라인 페어(BL-T1, BLB-T1) 중에서 '선택된 비트라인' 하나만 아래에서 설명하는 트래킹신호 생성부(250)를 중심으로 이루어지는 트래킹 신호 생성에 기여하며, 그것은 제1 비트라인 페어(BL-T1, BLB-T1) 중 어느 비트라인이어도 무방하다. 그에 따라, 트래킹신호 생성부(250)의 트래킹에 참여하지 않는 나머지 하나는 항상 논리 하이 상태로 구동된다. 도 2는 제1 비트라인(BL-T1)이 트래킹신호 생성부(250)에 연결된 예를 도시하고 있다.
프리차저(230)는 초기화 신호에 따라 제1 비트라인 페어(BL-T1, BLB-T1)를 프리차지한다. 다만, 제1 비트라인 페어(BL-T1, BLB-T1) 중 '선택된 비트라인'은 초기화 신호에 연동하여 프리차지되지만, 나머지 하나의 비트라인은 항상 논리 하이로 유지된다. 예컨대, 도 2에서처럼, 제1 비트라인(BL-T1)이 선택된 경우, 제1 비트라인바(BLB-T1)는 초기화 신호와 연동시키지 않고 항상 논리 하이(High)로 구동한다.
여기서, 초기화 신호는 소위 균등화신호(BLEQ) 등이 사용될 수 있다. 균등화 신호(BLEQ)를 사용함에 따라, 셀 어레이(10)의 일반 셀 칼럼(11)이 프리차지되는 동작과 동일하게 제1 비트라인(BL-T1)이 프리차지된다.
도 2의 예에서, 프리차저(230)는 균등화신호(BLEQ)를 반전시키는 제1 인버터(231)와, 제1 비트라인(BL-T1)에 연결된 PMOS 트랜지스터(233)와, 제1 비트라인바(BLB-T1)에 연결되는 PMOS 트랜지스터(235)를 포함한다. PMOS 트랜지스터(233)의 게이트(Gate)에 제1 인버터(231)의 출력이 연결되고, 소오스(Source) 단자에는 전원전압 Vdd가 인가되며, 드레인(Drain) 단자에는 제1 비트라인(BL-T1)이 커플링되어, 균등화신호(BLEQ)가 논리 하이일 때만 제1 비트라인(BL-T1)이 논리 하이로 프리차지된다. PMOS 트랜지스터(235)의 게이트에는 전원전압 Vss(Vss << Vdd, Vss는 일반적으로 그라운드)가 연결되고, 소오스 단자에는 전원전압 Vdd가 인가되며, 드레인 단자에는 제1 비트라인바(BLB-T1)가 커플링되어, 제1 비트라인바(BLB-T1)는 항상 논리 하이로 프리차지된다.
라이트 트래킹부(270)는 노드(a)에 연결되며, 쓰기 동작 중에 데이터라인(DL)과 데이터라인바(DLB)에 데이터가 써지면 노드(a)의 전압을 그라운드로 떨어뜨린다. 이러한 동작은 일반 셀(11a, 11k, 11m)에 대한 쓰기 동작 중에 비트라인(BL-i) 또는 비트라인바(BLB-i)에서의 전압 변동을 재현한다.
도 3에 도시된 예를 참조하면, 라이트 트래킹부(270)는 두 개의 풀업 PMOS 트랜지스터(301, 303), 두 개의 NMOS 트랜지스터(305, 307)를 구비한다. PMOS 트랜지스터(301, 303)는 각각의 게이트 단자에 데이터라인(DL)과 데이터라인바(DLB)를 입력받아 스위칭 동작을 수행하며, 각각의 드레인 단자는 공통으로 NMOS 트랜지스터(305)의 게이트에 연결된다. NMOS 트랜지스터(305)의 소오스 단자는 전원전압 Vss에 연결되고 드레인 단자는 노드(a)에 연결되어서, 노드(a)을 위한 방전 경로를 제공한다. NMOS 트랜지스터(307)는 그 드레인 단자가 PMOS 트랜지스터(301, 303)의 드레인 단자에 연결되고 그 소오스 단자가 전원전압 Vss에 연결된 상태에서, 게이트 단자로 균등화신호(BLEQ)를 제공받아 스위칭된다.
쓰기 동작 중에, 데이터라인(DL)과 데이터라인바(DLB)에 데이터가 써질 때, 데이터라인(DL)과 데이터라인바(DLB) 중 하나에는 논리 하이가 다른 하나에는 논리 로우 값이 기록된다. 따라서, 두 개의 풀업 PMOS 트랜지스터(301, 303) 중 하나는 턴 온되면서 NMOS 트랜지스터(305)의 논리 하이의 값을 제공하여, NMOS 트랜지스터(305)가 턴 온되면서 노드(a)을 위한 방전 경로를 제공한다.
이때, NMOS 트랜지스터(307)는 쓰기 동작 중에 균등화신호(BLEQ)가 논리 로우가 되므로 턴 오프 상태를 유지한다. 쓰기 동작이 종료되어 균등화신호(BLEQ)가 논리 하이가 되면 NMOS 트랜지스터(307)는 다시 턴 온되어 NMOS 트랜지스터(305)를 턴 오프시킴으로써 노드(a)을 위한 방전 경로를 차단한다.
트래킹신호 생성부(250)는 노드(a)를 통해 앞서의 '선택된 비트라인'과 연결되며, 쓰기 동작 중에 워드라인이 동작하고 데이터라인(DL)과 데이터라인바(DLB)에 데이터가 구동될 때 노드(a)에서의 전압 변동을 트래킹한다.
도 2의 예에서, 트래킹신호 생성부(250)는 노드(a)를 통해 제1 비트라인(BL-T1)과 연결되며, 쓰기 동작 중에 데이터라인(DL)과 데이터라인바(DLB)에 데이터가 구동될 때 프리차지된 제1 비트라인(BL-T1)과 연결된 노드(a)에서의 전압 변동을 트래킹한다.
구체적인 방법으로, 데이터라인(DL)과 데이터라인바(DLB)에 데이터가 구동되면, 라이트 트래킹부(270)에 의해 제1 비트라인(BL-T1)의 전압이 그라운드까지 떨어지게 되는데, 트래킹신호 생성부(250)는 제1 비트라인(BL-T1)의 전압이 기 설정된 기준 전압까지 떨어지면 트래킹 신호(TRKBL)를 생성한다. 여기서의 기준 전압은 통상의 PMOS 또는 NMOS 트랜지스터의 문턱전압 등을 이용하여 구현할 수 있으며, 쓰기 과정에서 트래킹 신호(TRKBL) 생성시점이 비트라인 페어(BL-T1, BLB-T1)의 전압차 목표치에 도달하는 시점이도록 설계되어야 하는 것이 바람직하다.
트래킹신호 생성부(250)는 생성한 트래킹 신호(TRKBL)를 제어신호생성부(270)에게 제공한다.
도 4에는 기본적인 트래킹신호 생성부(250)의 구조를 보인다. 도 4의 예를 참조하면, 트래킹신호 생성부(250)는 풀업 PMOS 트랜지스터(401)를 구비한다. 풀업 PMOS 트랜지스터(401)의 게이트에는 노드(a)를 통해 '선택된 비트라인' 즉, 제1 비트라인(BL-T1)이 연결되고, 드레인 단자는 1차 트래킹 신호(TRKBL_N)를 출력한다. 이때, 트래킹신호 생성부(250)가 추적하는 기준 전압은 PMOS 트랜지스터(401)의 문턱전압이 된다. 예를 들어, 비트라인의 전압차 목표치가 300㎷인 경우, PMOS 트랜지스터(401)의 문턱전압은 Vdd-300㎷ 가 되는 것이 바람직하다.
트래킹신호 생성부(250)는 1차 트래킹 신호(TRKBL_N)를 구동하기 위하여 제2 인버터(403)와 NMOS 트랜지스터(405a)를 포함할 수 있다. NPOS 트랜지스터(405a)는 게이트 단자로 입력되는 초기화 신호(예를 들어, BLEQ)에 의해 제어된다. 제2 인버터(403)는 1차 트래킹 신호(TRKBL_N)를 반전시켜 트래킹 신호(TRKBL)을 최종 출력한다.
제어신호생성부(290)는 트래킹 신호(TRKBL)를 이용하여 쓰기 동작의 타이밍 제어에 관한 제어신호를 생성한다. 쓰기동작 중에, 제어신호생성부(290)는 트래킹 신호(TRKBL)를 이용하여 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더(20)로 하여금 쓰기 동작을 종료하도록 제어한다. 행 디코더(20)는 제어신호에 따라 워드라인 펄스(Word Line Pulse)의 폭을 결정하여, 다시 말해 워드라인이 다시 논리 로우가 되도록 하여 쓰기동작이 종료되도록 한다.
< 제어신호 생성회로의 쓰기 동작: 도 5>
이하에서는 도 5를 참조하여 쓰기 동작에서의 트래킹신호 생성부(250)의 동작을 중심으로 제어신호 생성회로의 동작을 설명한다. 도 5의 동작을 셀 어레이(10)이 포함된 일반 셀(11k)의 쓰기 과정을 중심으로 설명한다.
통상의 쓰기 동작에서처럼, 논리 하이 상태의 균등화신호(BLEQ)에 의해 일반 셀(11k)의 비트라인(BL-i)과 비트라인바(BLB-i)가 프리차지된다. 제1 비트라인 페어(BL-T1, BLB-T1)도 프리차저(230)에 의해 논리 하이로 프리차지 된다. 다만, 노드(a)에 연결되지 않은 제1 비트라인바(BLB-T1)는 항상 논리 하이 상태를 유지하고, 제1 비트라인(BL-T1)은 균등화신호(BLEQ)가 논리 하이로 복귀함에 따라 프리차지 된다.
쓰기 동작을 개시하기 위하여, 균등화신호(BLEQ)가 논리 하이 상태에서 논리 로우가 된 직후에, 워드라인(WLk)이 동작하고, 칼럼 디코더(30)가 지정된 어드레스에 따라 데이터라인(DL)과 데이터라인바(DLB)를 비트라인(BL-i)과 비트라인바(BLB-i)에 연결한다. 라이트 드라이버(50)가 셀(11k)에 기록할 데이터에 대응되는 값을 데이터라인(DL)과 데이터라인바(DLB)에 기록한다. 데이터라인(DL)과 데이터라인바(DLB)의 값 중에서 논리 로우가 할당된 비트라인 쪽의 전압이 그라운드로 떨어지면서 셀(11k)에 해당 데이터가 기록된다. 예컨대, 셀(11k)에 기록할 데이터가 '1'이면, 데이터라인(DL)이 논리 하이가 되고 데이터라인바(DLB)가 논리 로우가 된다. 따라서 비트라인(BL-i)은 논리 하이를 유지하는데 반해, 비트라인바(BLB-i)의 전압이 그라운드로 떨어지면서 셀(11k)에 데이터 '1'이 기록된다.
이후에, 워드라인(WLk)이 다시 논리 로우로 떨어지면서 쓰기 동작이 마무리된다. 따라서 비트라인(BL-i) 또는 비트라인바(BLB-i)의 전압이 그라운드로 떨어진 후에 워드라인(WLk)가 논리 로우가 되어야 하므로, 워드라인(WLk)이 논리 로우로 되는 시점(즉 워드라인 펄스의 폭의 결정)이 쓰기 동작의 타이밍 제어와 관련된다.
한편, 데이터라인(DL)과 데이터라인바(DLB) 중 하나의 전압이 그라운드로 떨어지면, 라이트 트래킹부(270)의 PMOS 트랜지스터(301, 303) 중 하나가 턴 온되고, 이어서 NMOS 트랜지스터(305)가 턴 온되면서, 제1 비트라인(BL-T1)의 전압, 즉 노드(a)의 전압도 그라운드로 떨어지기 시작한다. 이때 NMOS 트랜지스터(307)은 균등화신호(BLEQ)에 의해 턴 오프된 상태를 유지한다.
트래킹신호 생성부(250)의 PMOS 트랜지스터(401)는 제1 비트라인(BL-T1)의 전압에 따라 턴 온(Turn On) 되기 시작하여, 제1 비트라인(BL-T1)의 전압이 그 문턱전압이 되면 완전히 턴 온되면서 논리 하이인 1차 트래킹 신호(TRKBL_N)를 생성하고, 제2 인버터(403)는 1차 트래킹 신호(TRKBL_N)를 반전시켜 논리 로우인 트래킹 신호(TRKBL)를 생성한다. 따라서 트래킹 신호(TRKBL)는 제1 비트라인(BL-T1)의 전압이 그라운드까지 떨어지기 전에 생성된다.
이후에, 제어신호생성부(290)는 트래킹 신호(TRKBL)에 따라 제어신호를 생성하여 행 디코더(20)에게 제공함으로써, 워드라인 펄스(Word Line Pulse)를 오프하도록 제어한다.
실제적으로 PMOS 트랜지스터(401)의 문턱전압으로 기준 전압을 조절하기 어려운 점을 고려하여, 트래킹 신호 생성부(250)의 트래킹 기준 전압을 아래의 실시 예 도 6과 같이 조정할 수 있다.
<트래킹신호 생성부의 다른 실시 예: 도 6>
도 6을 참조하면, 트래킹신호 생성부(250)는 풀업 PMOS 트랜지스터(401)와 제2 인버터(403)에 더하여, PMOS 트랜지스터(401)의 드레인 단자와 그라운드(Ground) 사이에 배치된 적어도 하나의 풀다운 NPOS 트랜지스터(405)를 더 포함하여 트래킹신호 생성부(250)의 로직 문턱전압(Logic Threshold)을 조절할 수 있다.
도 6은 캐스케이드로 연결된 두 개의 NMOS 트랜지스터(405a, 405b)를 구비한 예이다. NPOS 트랜지스터(405a, 405b)는 게이트 단자로 입력되는 초기화 신호(예를 들어, BLEQ)에 의해 제어된다. 쓰기 동작 중에 풀다운 NPOS 트랜지스터(405a, 405b)는 턴 오프(Off)되어 로직 문턱전압을 높임으로써, PMOS 트랜지스터(401)가 턴 온되는 시점을 앞당긴다. 이에 따라, 제1 비트라인(BL-T1)에서의 전압 강하 속도는 동일하더라도, PMOS 트랜지스터(401)는 더 빨리 턴 온되고 1차 트래킹 신호(TRKBL_N)와 트래킹 신호(TRKBL)도 더 빨리 생성된다.
실시 예에 따라, 제2 인버터(403)의 입력단과 전원전압 Vdd 사이에 PMOS 트랜지스터(407, 409)를 더 포함할 수 있다. PMOS 트랜지스터(407)는 게이트 단자에 연결된 균등화신호(BLEQ)에 의해 제어되고, PMOS 트랜지스터(409)는 트래킹 신호(TRKBL)를 게이트 단자로 피드백시켜 제어한다. PMOS 트랜지스터(407, 409)는 트래킹 신호(TRKBL)가 생성되는 시점을 빠르게 한다.
<복수 개의 추적셀 칼럼을 이용하는 방법: 도 7>
앞서 설명한 바와 같이, 본 발명의 제어신호 생성회로는 복수 개의 추적셀 칼럼을 사용할 수 있다. 이 경우, 노드(a)에서의 전압 강하 속도가 더 빨라짐으로써, 트래킹 신호(TRKBL)가 생성되는 시점이 앞당겨진다.
도 7의 정적 램(700)에는 제1 추적셀 칼럼(210)에 더하여 제2 추적셀 칼럼(211)을 더 구비한 제어신호 생성회로가 개시되어 있다.
제2 추적셀 칼럼(211)도, 제1 추적셀 칼럼(210)과 마찬가지로, 정적 램(700)의 셀 어레이(10) 중에서 선택되어, 정적 램(700)의 동작 상의 변동(Variation) 부분을 추적한다. 제2 추적셀 칼럼(211)은 제조공정상 셀 어레이(10)의 다른 셀 칼럼의 제조와 동일한 공정에서 동일한 방법으로 동시에 생성되기 때문에, 셀 어레이(10)가 m×n의 행렬 구조를 가지는 경우 제2 추적셀 칼럼(211)은 추적셀(211a 내지 211m)을 포함하는 m 개의 추적셀을 포함한다. 제2 추적셀 칼럼(211)의 각 추적셀(211a 내지 211m)도 셀 어레이(10)를 위한 원래의 워드라인(WL0 내지 WLm)에 의해 억세스되어 동작한다. 제2 추적셀 칼럼(211)에는 제2 비트라인 페어(BL-T2, BLB-T2)가 배치된다.
제2 비트라인 페어(BL-T2, BLB-T2) 중 선택된 비트라인이 노드(a)에 연결되어 트래킹신호 생성부(250)에 연결되어, 트래킹 신호(TRKBL) 생성에 기여한다. 다만, 제1 추적셀 칼럼(210)에서 제1 비트라인(BL-T1)이 노드(a)에 연결되었다면, 제2 추적셀 칼럼(211)의 제2 비트라인(BL-T2)이 노드(a)에 연결되는 것이 바람직하고, 제1 추적셀 칼럼(210)에서 제1 비트라인바(BLB-T1)가 노드(a)에 연결되었다면, 제2 추적셀 칼럼(211)에서도 제2 비트라인바(BLB-T2)가 노드(a)에 연결되는 것이 동작 제어에 바람직하다.
이에 따라, 노드(a)에서의 전압이 도 2의 경우보다 더 큰 기울기로 떨어지고 트래킹신호 생성부(250)의 PMOS 트랜지스터(401)도 더 빨리 턴 온(On)되며 1차 트래킹 신호(TRKBL_N)와 트래킹 신호(TRKBL)도 더 빨리 생성된다.
실시 예에 따라, 제어신호 생성회로는 노드(a)에 연결된 비트라인들(실시 예에 따라, 비트라인바들)을 개별적으로 단속(斷續)하는 패스 게이트(Pass Gate) 회로부(601, 603)를 더 포함할 수 있다. 패스 게이트 회로부(601, 603)는 별도의 제어신호(Opt 1, Opt2)에 의해 제어된다. 예를 들어, 도 7에서, 제어신호(Opt 2)에 의하여 제2 비트라인(BL-T2)과 노드(a)의 연결이 차단될 경우에, 제2 비트라인바(BLB-T2)는 플로팅(Flotting) 상태에 있게 되고, 도 7의 회로는 도 2의 회로와 동일하게 동작하게 된다.
복수 개의 추적셀 칼럼을 사용하는 경우에 적용되는 패스 게이트 회로부(601, 603)는 노드(a)에 연결하는 추적셀 칼럼의 수를 제어함으로써, 센스앰프인에이블 신호 생성시점을 앞당기거나 늦출 수 있다. 또는 일부 추적셀 칼럼을 예비로 두어, 일부 추적셀 칼럼이 불량일 경우에 대비할 수도 있다.
한편, 트래킹신호 생성부(250)는 읽기 동작을 위해 워드라인(WL0 내지 WLm) 중 하나가 동작할 때 프리차지된 노드(a)에서의 전압 변동을 트래킹하여 센서앰프인에이블(SAE) 신호의 생성에 기여할 수 있다.
우선 제1 추적셀 칼럼(210)의 추적셀들은 읽기 동작 중에 '선택된 비트라인'에 대해 방전 경로를 제공하도록 데이터가 기록되어 있어야 한다. 예를 들어, 제1 비트라인(BL-T1)이 트래킹신호 생성에 기여할 경우 제1 비트라인(BL-T1)에서의 전압 변동을 트래킹신호 생성부(250)가 추적하는 것이므로, 제1 추적셀 칼럼(210)의 각 추적셀(210a 내지 210m)은 읽기 동작에 들어가기 전에 논리 '0'의 값을 가지고 있어야 한다. 반대로, 제1 비트라인바(BLB-T1)가 트래킹신호 생성에 기여할 경우 제1 비트라인바(BLB-T1)에서의 전압 변동을 트래킹신호 생성부(250)가 추적하는 것이므로, 제1 추적셀 칼럼(210)의 각 추적셀(210a 내지 210m)은 읽기 동작에 들어가기 전에 논리 '1'의 값을 가지고 있어야 한다.
본 발명의 경우, 라이트 트래킹부(270)에서 쓰기 동작 중에 추적셀(210a 내지 210m)의 데이터를 필요한 값으로 기록한다. 도 2의 예에서, 쓰기 동작 중에, 제1 비트라인(BL-T1)의 전압이 그라운드로 떨어짐에 따라 추적셀(210a 내지 210m)에는 데이터 '0'이 기록된 바 있다.
읽기 제어에 따라 워드라인(WLk)이 동작하면, 제1 비트라인(BL-T1)이 추적셀(210k)에 연결되어 추적셀(210k)과의 사이에 전압분배가 발생하면서 제1 비트라인(BL-T1), 즉 노드(a)에서 전압강하가 발생한다. 트래킹신호 생성부(250)는 노드(a)의 전압이 기 설정된 기준 전압까지 떨어지면 트래킹 신호(TRKBL)를 생성하게 되는 것이다.
여기서의 기준 전압은, 읽기 동작 중에 트래킹 신호(TRKBL) 생성시점이 데이터라인의 전압차가 목표치(도 8의 Target Delta DL)에 도달하는 시점이도록 설계되는 것이 바람직하며, PMOS 또는 NMOS 트랜지스터의 문턱전압 등을 이용하여 구현할 수 있다.
이에 따라, 제어신호생성부(270)는 읽기동작 중에 트래킹 신호(TRKBL)를 이용하여 센서앰프(50)를 구동시키는 센서앰프인에이블 신호(SAE)를 생성할 수 있다.
<제어신호 생성회로의 읽기 동작: 도 8>
이하에서는 도 8을 참조하여 읽기 동작에서의 트래킹신호 생성부(250)의 동작을 중심으로 센서앰프인에이블 신호(SAE)를 생성과정을 설명한다.
통상의 읽기 동작에서처럼, 논리 하이 상태의 균등화신호(BLEQ)에 의해 일반 셀(11k)의 비트라인(BL-i)과 비트라인바(BLB-i)가 프리차지된다. 제1 비트라인 페어(BL-T1, BLB-T1)도 프리차저(230)에 의해 논리 하이로 프리차지 된다. 다만, 제1 비트라인바(BLB-T1)는 항상 논리 하이 상태를 유지하고, 제1 비트라인(BL-T1)은 균등화신호(BLEQ)가 논리 하이로 복귀함에 따라 프리차지 된다.
읽기 동작을 개시하기 위하여, 균등화신호(BLEQ)가 논리 하이 상태에서 논리 로우가 된 직후에 워드라인(WLk)이 동작하면서, 비트라인(BL-i)과 비트라인바(BLB-i)가 셀(11k)에 연결되어 전압 분배가 발생하고, 도 8에 도시된 것처럼 비트라인(BL-i)과 비트라인바(BLB-i) 중 하나의 전압이 강하되면서 그 사이에 전압 차가 발생하고, 데이터라인(DL)과 데이터라인바(DLB)에서도 동일하게 전압차가 발생한다. 데이터라인의 전압차 목표치(Target Delta DL)에 도달할 때, 센서앰프인에이블 신호가 동작하여 센서앰프(50)의 센싱이 이루어지면 가장 바람직한 것이다.
한편, 워드라인(WLk)이 동작한 때에, 제1 추적셀 칼럼(210)의 제1 비트라인(BL-T1)도 추적셀(210k)와 연결되고, 제1 비트라인(BL-T1)의 전압은 추적셀(210k)과 전압 분배되면서 낮아지기 시작한다. 트래킹신호 생성부(250)의 PMOS 트랜지스터(401)는 제1 비트라인(BL-T1)의 전압에 따라 턴 온(Turn On) 되기 시작하여, 제1 비트라인(BL-T1)의 전압이 그 문턱전압이 되면 완전히 턴 온되면서 논리 하이인 1차 트래킹 신호(TRKBL_N)를 생성하고, 제2 인버터(403)는 1차 트래킹 신호(TRKBL_N)를 반전시켜 논리 로우인 트래킹 신호(TRKBL)를 생성한다. 이때, 트래킹 신호(TRKBL)가 생성되는 시점은 도 4의 PMOS 트랜지스터(401)의 문턱전압이나, 도 5의 트래킹신호 생성부(250)의 로직 문턱전압에 의해 결정된다. 도 7처럼, 복수 개의 추적셀 칼럼을 사용하여 노드(a)의 전압이 떨어지는 속도를 높임으로써 트래킹 신호(TRKBL)의 생성시점을 조절할 수도 있다.
이후에, 제어신호생성부(290)는 센서앰프인에이블(SAE) 신호를 생성하여 센서앰프(50)에게 제공함으로써, 센서앰프(50)가 데이터라인(DL)과 데이터라인바(DLB)의 전압차(Delta DL)를 감지하도록 한다. 워드라인 펄스(Word Line Pulse)도 트래킹 신호(TRKBL)에 따라 논리 로우로 변환할 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims (8)

  1. 정적 램(SRAM)용 제어신호 생성회로에 있어서,
    제1 추적셀 칼럼에 배치된 제1 비트라인 페어 중에서 선택된 하나의 비트라인;
    공통 노드에서 상기 선택된 비트라인과 연결되며, 상기 복수 개의 워드라인 중 하나의 워드라인이 동작하면서 개시된 쓰기 동작 중에 데이터라인 및 데이터라인바에 데이터가 쓰이면 동작하여 상기 노드 전압을 그라운드로 떨어뜨리는 라이트 트래킹(Write Tracking)부;
    상기 노드의 전압이 기 설정된 기준전압 이하가 되면 트래킹 신호를 생성하는 트래킹 신호 생성부; 및
    상기 트래킹 신호를 이용하여 상기 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더에 제공함으로써, 쓰기 동작이 종료되도록 하는 제어신호생성부를 구비한 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  2. 제1항에 있어서,
    다른 추적셀 칼럼에 배치된 다른 비트라인 페어 중에서 선택되고 상기 노드에 연결된 비트라인을 더 포함하는 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  3. 제2항에 있어서,
    상기 제1 비트라인 페어와 다른 비트라인 페어의 상기 선택된 비트라인들과 상기 노드간의 연결을 개별적으로 단속(斷續)하는 패스 게이트 회로부를 더 포함하는 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  4. 제1항에 있어서,
    상기 트래킹신호 생성부는,
    상기 기준 전압을 로직 문턱전압으로 가지는 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  5. 제4항에 있어서,
    상기 트래킹신호 생성부는,
    게이트 단자에 상기 노드가 연결되고 상기 기준전압에서 턴온 되는 풀업 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 드레인 단자의 출력을 반전시켜 상기 트래킹 신호를 출력하는 인버터를 구비한 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  6. 제1항에 있어서,
    상기 라이트 트래킹부는,
    게이트 단자로 상기 데이터라인 및 데이터라인바를 각각 입력받아, 상기 데이터라인 및 데이터라인바가 구동되면 둘 중 하나는 턴 온되는 두 개의 풀업 PMOS 트랜지스터; 및
    게이트 단자는 상기 두 개의 풀업 PMOS 트랜지스터의 드레인 단자에 같이 연결되고 소오스 단자는 그라운드에 연결되고 드레인 단자는 상기 노드에 연결되어, 상기 두 개의 풀업 PMOS 트랜지스터 중 턴온된 트랜지스터에 의해 턴온되어 상기 노드의 방전 경로를 제공하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 정적 램용 제어신호 생성회로.
  7. 정적 램(SRAM)용 제어신호 생성방법에 있어서,
    상기 램의 복수 개의 워드라인 중 하나의 워드라인이 동작하여 쓰기 동작을 개시하는 제1 단계;
    데이터라인 및 데이터라인바에 데이터가 쓰이면 동작하여 제1 추적셀 칼럼에 배치된 제1 비트라인 페어 중에서 선택된 하나의 비트라인의 전압을 그라운드로 떨어뜨리는 제2 단계;
    상기 전압이 기 설정된 기준전압 이하가 되는 시점에서 트래킹 신호를 생성하는 제3 단계; 및
    상기 트래킹 신호를 이용하여 상기 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더에 제공함으로써, 쓰기 동작이 종료되도록 하는 제4 단계를 포함하는 것을 특징으로 하는 정적 램용 제어신호 생성방법.
  8. 복수 개의 워드라인에 의해 제어되는 셀 어레이를 구비한 정적 램에 있어서,
    제어신호 생성회로를 구비하고,
    상기 제어신호 생성회로는,
    제1 추적셀 칼럼에 배치된 제1 비트라인 페어 중에서 선택된 하나의 비트라인;
    공통 노드에서 상기 선택된 비트라인과 연결되며, 상기 복수 개의 워드라인 중 하나의 워드라인이 동작하면서 개시된 쓰기 동작 중에 데이터라인 및 데이터라인바에 데이터가 쓰이면 동작하여 상기 노드 전압을 그라운드로 떨어뜨리는 라이트 트래킹(Write Tracking)부;
    상기 노드의 전압이 기 설정된 기준전압 이하가 되면 트래킹 신호를 생성하는 트래킹 신호 생성부; 및
    상기 트래킹 신호를 이용하여 상기 동작 중인 워드라인의 동작을 종료시키는 제어신호를 행 디코더에 제공함으로써 쓰기 동작이 종료되도록 하는 제어신호생성부를 포함하는 것을 특징으로 하는 정적 램.
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