CN101315809A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN101315809A
CN101315809A CNA2008100999602A CN200810099960A CN101315809A CN 101315809 A CN101315809 A CN 101315809A CN A2008100999602 A CNA2008100999602 A CN A2008100999602A CN 200810099960 A CN200810099960 A CN 200810099960A CN 101315809 A CN101315809 A CN 101315809A
Authority
CN
China
Prior art keywords
voltage
sensor amplifier
circuit
power
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100999602A
Other languages
English (en)
Inventor
高桥弘行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN101315809A publication Critical patent/CN101315809A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种半导体器件，包括：被配置为存储数据的DRAM单元；以及读出放大器，响应于电源电压的提供而被激活，并被配置为感测该DRAM单元中存储的数据。电源电路提供电源电压到读出放大器。读出放大器虚拟电路提供紧接读出放大器的激活之后的读出放大器的状态的复制；以及电源控制电路，基于该复制控制该电源电路，以便电源电压随时间而变化。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，更具体地说涉及一种具有读出放大器的半导体器件。
背景技术
存储器如DRAM是已知的，该存储器包括具有低于外部电源的电压的内部电源，并根据更小功耗和更高速度的操作使用内部电源作为用于存储单元的电源。图1是示出这种DRAM中的读出放大器的典型配置的电路图。该读出放大器被连接到位线Bit和Bit/，以及被连接到提供内部电源的电压的布线SAP，还被连接到提供接地电压的布线SAN。从布线SAP提供的读出放大器的电源电压，即位线Bit(Bit/)的高电平电压，被用作内部电源的电压。因此，可以抑制读操作的时候位线被驱动时所消耗的功率。
图2是示出读出放大器中的PMOS晶体管和位线的电压的随时间变化的曲线。垂直轴表示PMOS晶体管的漏电压和位线的电压，而水平轴表示时间。曲线E和F表示PMOS晶体管Tr12和Tr14的漏电压变化，以及曲线G和字母H表示位线Bit和Bit/的电压变化。
当提供给读出放大器的电源电压VDD被设为低电压时，在读出放大器的操作中产生延迟。亦即，在时间ta开始读出放大器的操作之后，读出放大器基本上不放大位线Bit和Bit/之间的小电压差，大约直到时间tc，如曲线G和H所示。延迟的原因是由于施加到读出放大器103的电源电压VDD与PMOS晶体管Tr12(Tr14)和NMOS晶体管Tr13(Tr11)的阈值电压总和Vth相比较不是足够高的，因此晶体管的切换性能是不足的，以及位线Bit和Bit/的电压不能被迅速地放大。
具体地说，在时间ta读出放大器开始操作之后，PMOS晶体管Tr12(Tr14)的源电压立即上升(曲线E)。但是，当位线Bit(Bit/)的电压略微增加(在时间tb附近，曲线G)时，电源电压VDD的驱动性能不够高，以及该响应被延迟，该响应的延迟临时地减小PMOS晶体管Tr12(Tr14)的源电压(在时间tb附近：曲线E)。结果，位线Bit(Bit/)的电压增加变缓慢，它不急剧地上升(在时间tb附近：曲线G)，导致读出放大器的延迟。当位线Bit和Bit/之间的电压差达到某一值时，电路中的放大反馈被迅速地应用，该放大反馈迅速地增加电压差(在时间tc附近：曲线G)。
因此，当该内部电源的电压较低时，读出放大器对读出放大器的电源电压(源电压)的增或减的敏感性变得非常高。结果是，这对于读出放大器的高速操作有不利影响。过激励方法被认为是改善这种状态的方法。通过使用过激励方法，可以获得足够的电流提供能力。因此，PMOS晶体管Tr12(Tr14)的源电压的减小可以被抑制，这提供更高速度的更大效果。
作为相关技术，日本专利申请公开(JP-P2000-285676A)公开了一种具有采用过激励方法的读出放大器的存储器件。该存储器件包含：第一电源；电压低于第一电源的电压的第二电源；以及通过位线连接到存储单元并放大位线上的电压的读出放大器。该存储器件还包含读出放大器控制电路，该读出放大器控制电路在激活读出放大器时的第一周期过程中提供第一电源到读出放大器，然后在第二周期过程中提供第二电源电压。读出放大器控制电路具有用于在与读出放大器的激活近乎同时的时间放大虚拟位线的监视读出放大器。当读出放大器被激活时，该读出放大器控制电路根据虚拟位线的电压执行从第一电源电压到第二电源电压的切换。
日本专利申请公开(JP-5A-平成11-121717)公开了一种半导体存储器件。该半导体存储器件包含：多个单元放大器，当预定驱动电压被提供给公共源极线时，该多个单元放大器被有选择地激活；以及被分散地布置在半导体衬底上和每个具有驱动MOSFET的多个读出放大器，该驱动MOSFET响应于预定驱动控制信号被有选择地导通并有选择地传送该驱动电压到公共源极线。在该半导体存储器件中，公共源极线的布线宽度或驱动MOSFET的栅极宽度或栅极长度根据距读出放大器的驱动电压的提供节点的布置距离而变化。
日本专利申请公开(JP-5A-平成11-39875)公开了一种半导体存储器件。该半导体存储器件包含：第一、第二和第三电压提供节点；存储单元阵列；读出放大器块；第一、第二和第三布线；以及读出放大器驱动控制部件；从第一、第二和第三电压提供节点提供第一电压、高于第一电压的第二电压以及高于第二电压的第三电压。在存储单元阵列中，在字线和位线对之间的交叉点处布置存储单元，以保持对应于第一或第二电压的电荷作为数据。该读出放大器块包括读出放大器，该读出放大器被连接到位线对并在存储单元中保持的数据被读取时的第一周期过程中响应于第一和第三电压操作以及在第二周期过程中响应于第一和第二电压操作。第一、第二和第三布线被连接到电压提供节点并分别提供第一电压、第二电压和第三电压到读出放大器块。读出放大器驱动控制部件根据布线的电压提供节点和读出放大器块之间的布线长度，来调节第一和第二周期的长度。
图3是示出过激励方法的读出放大器中的PMOS晶体管的漏电压的随时间变化的曲线。这些曲线基于模拟。垂直轴表示PMOS晶体管Tr12和Tr14的漏电压，以及水平轴表示时间。曲线A1和A2、B1和B2、C1和C2以及D1和D2分别表示不执行过激励、tA-时间执行过激励、tB-时间执行过激励以及tC-时间执行过激励(tA＜tB＜tC)的情况。此外，图4是示出过激励方法的读出放大器中的位线电压的随时间变化的曲线。这些曲线基于模拟。垂直轴表示位线Bit和Bit/的电压，以及水平轴表示时间。曲线A3和A4、B3和B4、C3和C4以及D3和D4分别表示不执行过激励、tA-时间执行过激励、tB-时间执行过激励以及tC-时间执行过激励(tA＜tB＜tC)的情况。
如图4所示，过激励的最佳执行时间是tC时间(曲线C1至C4)。当过激励过量以致于源电压过冲(曲线D1)时，位线电压也过冲(曲线)，以致存在位线Bit(Bit/)的高电平高于电源电压VDD的可能性。在那种情况下，当在读操作之后位线Bit和Bit/被短路时，位线Bit和Bit/的电压变得高于(1/2)VDD，以致不能获得到(1/2)VDD的预充电。相反，当没有过激励时(曲线B1、B3)，使得读出放大器的操作速度缓慢。因此，需要控制过激励。
关于过激励，本发明的发明人最新发现以下的技术方面。具体，如上所述，当电源电压VDD是低电压时，读出放大器对于PMOS晶体管的源电压的灵敏度是非常高的，以致最佳时间范围非常窄。在此情况下，考虑由与诸如晶体管等的元件的制造变化相关的元件性能的变化引起的任意影响也是重要的。这里，上述日本专利申请公开(JP-P2000-285676A)公开了一种用于对读出放大器进行过激励操作的计时控制的过激励读出放大器控制电路。但是，在整个存储核心中仅仅设置一个过激励读出放大器控制电路。因此，处理由元件性能的变化引起的影响是困难的。此外，该过激励读出放大器控制电路是复杂的，并占据较大面积。这是因为虚拟读出放大器阵列由读出放大器和围绕该读出放大器的电路形成，该电路如虚拟位线和虚拟预充电电路。换句话说，从芯片不利和存储核心中布置的多个虚拟阵列的电功耗的观点来看，它是不实际的。
发明内容
因此，本发明的目的是提供一种可以高精确度控制读出放大器的过激励的半导体器件。
在本发明的一个方面中，一种半导体器件包括：被配置为存储数据的DRAM单元，以及响应于电源电压的提供而被激活并被配置为感测DRAM单元中存储的数据的读出放大器。电源电路提供电源电压到读出放大器。读出放大器虚拟电路提供紧接读出放大器的激活之后的读出放大器的状态的复制；以及电源控制电路基于该复制控制该电源电路，以便电源电压随时间而变化。
在本发明的另一方面中，一种半导体器件包括：被配置为存储数据的DRAM单元；被配置为感测从DRAM单元读取的数据的读出放大器；连接到该读出放大器的第一和第二电源线；以及开关电路。逻辑电路控制该开关电路以向第一电源线提供第一电压和第二电压之一，第二电压高于第一电压；以及读出放大器虚拟电路与第二电源线直接连接并控制该逻辑电路。
在本发明的再一方面中，一种半导体器件包括：被配置为存储数据的DRAM单元；与DRAM单元连接的位线；读出放大器电路，响应于电源电压的提供而激活，并配置为放大基于从DRAM单元读出的数据产生的位线上的电压差；连接到读出放大器电路的第一和第二电源线。电源电路提供电源电压到第一和第二电源线上。读出放大器虚拟电路提供紧接读出放大器电路的激活之后的读出放大器电路的状态的复制；以及电源控制电路基于该复制控制电源电路。
根据本发明，对于每个读出放大器可以高精确度控制过激励，以及还可以相应于元件性能的变化以高精确度控制过激励。
附图说明
结合附图，从某些优选实施例的以下描述，将更明白本发明的上述及其他目的、优点和特点，其中：
图1是示出DRAM中的读出放大器的典型配置的电路图；
图2是示出读出放大器中的PMOS晶体管和位线的电压的随时间变化的曲线；
图3是示出了过激励方法的读出放大器中的PMOS晶体管的源电压的随时间变化的曲线；
图4是示出过激励方法的读出放大器中的位线电压的随时间变化的曲线；
图5是示出本发明的半导体器件的第一实施例的框图；
图6是表示本发明的半导体器件的第一实施例中的子阵列核心的读出放大器及与其相关的电路的细节的电路图的一个例子；
图7A至7H是示出本发明的半导体器件中的第一实施例的操作的时序图；
图8是示出本发明的半导体器件的第二实施例的框图；
图9是表示本发明的第二实施例中的子阵列核心中的读出放大器及与其相关的电路的细节的电路图的一个例子；
图10A至10H是示出本发明的半导体器件中的第二实施例的操作的时序图；以及
图11是示出读出放大器虚拟电路的另一实施例的一个例子的框图。
具体实施方式
下面，将参考附图详细描述本发明的半导体器件。
在本发明中，对于读出放大器使用过激励方法。这里，常规过激励方法补偿位线Bit和Bit/缺乏的电流供电能力。但是，通过本发明的发明人的研究，澄清以下几点。
与位线Bit和Bit/的长度无关，当读出放大器3的电源电压较低时，有时以高速放大在位线Bit和Bit/之间的电压差是困难的。该原因不在于电流供电能力，而是在于缺乏用来切换读出放大器中的PMOS晶体管和NMOS晶体管的能力。为了处理该问题，不仅需要执行过激励读出放大器中的PMOS晶体管的常规方法，而且还需要执行将NMOS晶体管过激励到负电压侧的方法和将PMOS晶体管过激励到正电压侧的方法的至少一个。因此，读出放大器3中的至少一个晶体管被过激励，以及该电路中的放大反馈被迅速地应用，这可以增加位线Bit和Bit/之间的电压差。亦即，读出放大器3可以以高速操作。
[第一实施例]
在该实施例中，读出放大器的PMOS晶体管被过激励到正电压侧。
图5是示出根据本发明第一实施例的半导体器件的配置的框图。半导体器件1包含存储核心20。这里，半导体器件1必需具有存储核心20，以及可以是诸如DRAM的半导体存储器或可以是具有存储核心的系统LSI。存储核心20具有存储器的功能，以及被例示为DRAM核心。但是，如果进行其中使用读出放大器的读操作，那么本发明不局限于DRAM核心。存储核心20包含多个子阵列核心21、VSD电源部件22、VDD输入部件23和GND输入部件24。
多个子阵列核心21以矩阵布置在存储核心20中。子阵列核心21是存储核心20中的存储器阵列的最小单元。优选为每个最小单元提供诸如电源电路4、电源控制电路5和读出放大器虚拟电路6的电路，用于控制之后将描述的读出放大器的过激励。但是，如果在该单元内构成该电路以便可以利用读出放大器获得更高速的放大和不进行过量放大，那么可以为大于子阵列核心21的每个单元设置电路，例如，为每两个或更多子阵列核心21设置电路。子阵列核心21包括单元阵列31、读出放大器(SA)部件32以及子阵列控制器部件33。
单元阵列31具有以矩阵布置的多个存储单元。如果存储核心20是DRAM核心，那么该存储单元是用于DRAM的存储单元。读出放大器部件32具有多个读出放大器。为单元阵列31中的每个位线对设置一个读出放大器。子阵列控制部件33控制子阵列核心21的操作。子阵列控制部件33包括诸如电源电路4、电源控制电路5以及读出放大器虚拟电路6的电路，用于控制之后将描述的过激励。
VDD输入部件23从存储核心20外面接收电源电压VDD，以提供给各个子阵列核心21。GND输入部件24从存储核心20外面接收接地电压GND，以提供给各个子阵列核心21。VSD电源部件22使用电源电压VDD和接地电压GND，并产生用于过激励的电源电压VSD1，该电源电压VSD1高于电源电压VDD。VSD电源部件22提供电源电压VSD1到各个子阵列核心21。
图6是示出根据本发明第一实施例的半导体器件中的子阵列核心21的读出放大器及与其相关的外围电路的电路图。
单元阵列31包含位线Bit和Bit/、字线WL、存储单元2、预充电线PDL、预充电电路7。位线Bit和Bit/在Y方向上延伸，以及字线WL在垂直于Y方向的X方向上延伸。存储单元2被设置在位线Bit和Bit/与字线WL之间的交叉点处。存储单元2包括选择晶体管Qc和单元电容器Cs。单元电容器Cs累积电荷。单元电容器Cs的一端被连接到提供基准电压HVDD(例如0.4V)的布线，以及其另一端被连接到选择晶体管Qc。选择晶体管Qc例示为NMOS晶体管，以及其栅极被连接到字线WL，以及源/漏极之一被连接到位线Bit，以及另一端被连接到单元电容器Cs。
预充电线PDL在X方向上延伸并被连接到预充电电路7。
对于每组位线Bit和Bit/，预充电电路7被设置在位线Bit和Bit/之间。预充电电路7包含晶体管Tr21至Tr23(例如NMOS晶体管)。晶体管Tr21和Tr22被串联连接，它们的栅极被连接到预充电线PDL。Tr21的源/漏极之一被连接到位线Bit，Tr22的源/漏极之一被连接到位线Bit/，以及晶体管Tr21和Tr22的连接点被连接到提供基准电压HVDD(例如0.4V)的布线。在晶体管Tr23中，其栅极被连接到预充电线PDL，以及其源/漏极分别被连接到位线Bit和Bit/。在存储单元2的等待状态中，预充电电路7将一组位线Bit和Bit/预充电到基准电压HVDD。基准电压HVDD被设为电源电压VDD的1/2。
对于每组位线Bit和Bit/来说，读出放大器部件32包括在位线Bit和Bit/之间的读出放大器3。读出放大器3被连接到读出放大器电源线SAP和SAN以及位线Bit和Bit/。在从存储单元2进行的读操作中，读出放大器3检测并放大一组位线Bit和Bit/之间的电压差。基于该放大的电压差，读出存储单元2的数据。
读出放大器3包含晶体管Tr1至Tr4。高电位侧上的电源电压VDD(例如0.8V)通过读出放大器电源线SAP提供到晶体管Tr2(例如PMOS晶体管)和Tr4(例如PMOS晶体管)的源极。但是，在过激励的时候，提供电源电压VSD1(例如1.0V)。此外，低电位侧上的接地电压GND(例如0V)通过读出放大器电源线SAN提供到晶体管Tr1(例如NMOS晶体管)和Tr3(例如NMOS晶体管)的源极。晶体管Tr1和Tr2被串联连接，以及它们的栅极被连接到Bit/以及晶体管Tr3和Tr4的连接点。晶体管Tr3和Tr4被串联连接，以及它们的栅极被连接到Bit/以及晶体管Tr1和Tr2的连接点。
子阵列控制器部件33包含：用于驱动字线WL的字线驱动电路(未示出)；用于驱动预充电线PDL的位线预充电驱动电路(未示出)；以及用于驱动读出放大器电源线SAP和SAN的读出放大器驱动电路8。读出放大器驱动电路8通过读出放大器电源线SAP提供电源电压VDD和VSD1，以及通过读出放大器电源线SAN提供接地电压GND，以及基于读出放大器的过激励方法控制读操作。读出放大器驱动电路8包含电源电路4、作为逻辑电路的电源控制电路5和读出放大器虚拟电路6。
在读操作中，响应于来自电源控制电路5的控制信号，电源电路4提供用于过激励的电源电压VSD1(例如1.0V)到读出放大器电源线SAP，然后提供通常的电源电压VDD(例如0.8V)到读出放大器电源线SAP。亦即，电源电压被切换和提供。同时，电源电路4提供接地电压GND(例如0V)到读出放大器电源线SAN。
电源电路4包含PMOS晶体管Tr5和Tr6以及NMOS晶体管Tr9。在PMOS晶体管Tr5中，其源极被连接到提供电源电压VDD的布线，其栅极被连接到电源控制电路5中的NAND电路12，以及其漏极被连接到读出放大器电源线SAP。在PMOS晶体管Tr6中，分别地，其源极被连接到提供电源电压VSD1的布线，其栅极被连接到电源控制电路5中的NAND电路13，以及其漏极被连接到读出放大器电源线SAP。在NMOS晶体管Tr9中，其源极被连接到提供接地电压GND的布线，其栅极被连接到从电源控制电路5提供读出放大器使能信号SE的布线，以及其漏极被连接到读出放大器电源线SAN。
电源控制电路5根据读出放大器虚拟电路6的输出来控制电源电路4。在该例子中，电源控制电路5包含PMOS晶体管Tr7、反相电路11以及NAND电路12和13。在PMOS晶体管Tr7中，其源极被连接到提供电源电压VDD的布线，其栅极被连接到提供其中预充电线PDL被反转的信号PDL/的布线，以及其漏极被连接到反相电路11的输入、NAND电路13的一个输入以及读出放大器虚拟电路6(NMOS晶体管Tr8的漏极)。在反相电路11中，其输出被连接到NAND电路12的一个输入。NAND电路12的另一输入被连接到提供读出放大器使能信号SE的布线，以及其输出被连接到PMOS晶体管Tr5的栅极。NAND电路13的另一输入被连接到提供读出放大器使能信号SE的布线，以及其输出被连接到电源电路4中的PMOS晶体管Tr6的栅极。
读出放大器虚拟电路6使用小于读出放大器3中的元件的数目的元件，以及呈现(提供)紧接读出放大器3的激活之后的读出放大器3的部分状态的复制。由于读出放大器虚拟电路6被设置为极其接近读出放大器3，读出放大器3的元件和读出放大器虚拟电路6的元件可以被认为在元件特性上基本相同。因此，读出放大器虚拟电路6可以呈现读出放大器3的状态而没有由元件特性变化引起的任何影响。
读出放大器虚拟电路6提供紧接读出放大器3的激活之后的操作，即，从读出放大器3的预充电通过感测开始到感测完成的预定周期过程中的状态变化。为了部分再现读出放大器3的操作，读出放大器虚拟电路6仅仅由读出放大器电路的元件构成(读出放大器的部分元件)，以及没有读出放大器的外围电路如虚拟预充电电路和虚拟位线。以此方式，由读出放大器虚拟电路6再现的操作特别限于读出放大器3的激活之后立即进行的操作。因此，可以省略再现该操作并不一直需要的元件、布线等。因此，用于再现读出放大器3的操作的电路可以非常小。
在该例子中，NMOS晶体管Tr8的一个元件再现在读出放大器3的激活之后立即执行的操作，该读出放大器3由至少四个MOS晶体管Tr1至Tr4形成。在读出放大器虚拟电路6中的NMOS晶体管Tr8中，其源极被连接到读出放大器电源线SAN，其栅极被连接到提供HVDD的布线，以及其漏极被连接到PMOS晶体管Tr7。在NMOS晶体管Tr8中，其源极优选被直接连接到读出放大器电源线SAN。这是因为在读出放大器3的激活后立即进行的操作可以被正确地再现而没有由其他元件引起的任何影响。
该读出放大器虚拟电路6中的NMOS晶体管Tr8对应于读出放大器3中的NMOS晶体管Tr1(Tr3)。亦即，在NMOS晶体管Tr8中，栅极的电压是HVDD，以及源极的电压是读出放大器电源线SAN的电压。另一方面，在NMOS晶体管Tr1(Tr3)中，其栅极被连接到被预充电到HVDD的位线Bit/(Bit)。因此，该栅极的电压是HVDD，该源极的电压是读出放大器电源线SAN的电压。因此，NMOS晶体管Tr8和NMOS晶体管Tr1(Tr3)的源极和漏极之间的关系是相等的。由于主要基于源漏电压来管理NMOS晶体管的操作，读出放大器虚拟电路6中的NMOS晶体管Tr8可以再现在读出放大器3中的NMOS晶体管Tr1(Tr3)的激活之后立即执行的操作。
如上所述，读出放大器虚拟电路6可以再现在读出放大器3的激活之后立即执行的操作。此外，该NMOS晶体管Tr8是与NMOS晶体管Tr1(Tr3)相同设计(结构)的元件，并形成在非常靠近它的位置中。因此，其元件特性可以被认为是基本上相等的。因此，读出放大器虚拟电路6可以非常精确地再现读出放大器3的操作而没有由元件性能的变化引起的任何影响。
下面将描述本发明的第一实施例中的半导体器件的操作。图7A至7H是示出本发明的第一实施例中的半导体器件的操作的时序图。这里，图7A示出了将要被升压的字线WL的电压信号，以及图7B示出了预充电线PDL的电压信号。图7C示出了读出放大器使能信号SE，以及图7D示出了节点A的电压信号。这里，节点A是读出放大器虚拟电路6中的NMOS晶体管Tr8的漏极、电源控制电路5中的PMOS晶体管Tr7的漏极、反相电路11的输入以及NAND电路13的一个输入之间的连接点。图7E示出了NAND电路13的输出信号，以及图7F示出了NAND电路12的输出信号。图7G示出了读出放大器电源线SAP和SAN的电压信号。图7H示出了位线Bit和Bit/的电压信号。
在时间t1，预充电线PDL的电压被设为低电平状态(图7B)，字线WL被升压(图7A)，以及感测操作开始。因此，在位线Bit和Bit/之间产生电压差(图7H)。这里，假设较高电压侧被假定为位线Bit/，以及较低电压侧被假定为位线Bit。由于读出放大器使能信号SE处于低电平状态(图7C)，NMOS晶体管Tr9处于截止态。此外，电源控制电路5中的PMOS晶体管Tr7被关断，因为预充电线PDL被设为高电平状态。此时，节点A的电压处于电源电压VDD(高电平状态)  (图7D)。因此，由于NAND电路13的输出处于高电平状态(图7E)，PMOS晶体管Tr6处于截止态。另一方面，由于NAND电路12的输出处于高电平状态(图7F)，PMOS晶体管Tr5处于截止态。结果，电源电压VSD1和VDD都没有被提供给读出放大器电源线SAP，以及接地电压GND没有被提供给读出放大器电源线SAN。因此，电源电压VSD1和VDD处于HVDD状态(图7G)。
在时间t2，由于读出放大器使能信号SE被设为高电平状态(图7c)，NMOS晶体管Tr9被导通。结果，接地电压GND被提供给读出放大器电源线SAN。此外，电源控制电路5中的PMOS晶体管Tr7处于截止态。此时，节点A的电压处于电源电压VDD(高电平状态)(图7D)。因此，由于NAND电路13的输出设为低电平状态(图7E)，PMOS晶体管Tr6被导通。另一方面，由于NAND电路12的输出仍然处于高电平状态(图7F)，PMOS晶体管Tr5仍然处于截止态。结果，电源电压VSD1被提供给读出放大器电源线SAP，以及接地电压GND被提供给读出放大器电源线SAN(图7G)。
电源电压VSD1和接地电压GND分别被提供给读出放大器电源线SAP和SAN。因此，通过读出放大器SA的操作，位线Bit和Bit/的任意一个开始急剧地转变为高电压，以及另一个开始急剧地转变为低电压(图7H)。此时，在感测操作的初始时间，高于通常的电源电压VDD的电源电压VSD1被提供给读出放大器电源线SAP的一侧(它被过激励)。因此，与使用通常的电源电压VDD(图7H：虚线)的情况相比较，高电压侧(例如位线Bit/)可以以高速上升，以及低电压侧(例如位线Bit)可以以高速下降。
在时间t3，由于读出放大器电源线SAN已经处于接地电压GND，在读出放大器电源线SAN和节点A之间产生电压差。由于HVDD被提供给读出放大器虚拟电路6中的NMOS晶体管Tr8的栅极，电荷从节点A移动到读出放大器电源线SAN。结果，节点A的电压被减小并被设为低电平状态(接地电压GND)(图7D)。
类似地，由于读出放大器电源线SAN已经处于接地电压GND，在读出放大器电源线SAN和NMOS晶体管Tr1的漏极之间产生电压差。读出放大器3中的NMOS晶体管Tr1的栅极已经处于高于HVDD的电压。因此，NMOS晶体管Tr1被导通，以及电荷从其漏极移动到读出放大器电源线SAN。结果，漏极和位线Bit的电压被减小并被设为接地电压GND。NMOS晶体管Tr1中的电压减小的时间对应于NMOS晶体管Tr8中的电压减小的时间。亦即，NMOS晶体管Tr8可以再现在NMOS晶体管Tr1(读出放大器3)的激活之后立即执行的操作。
结果，由于NAND电路13的输出被设为高电平状态(图7E)，PMOS晶体管Tr6被截止。另一方面，由于NAND电路12的输出被设为低电平状态(图7F)，PMOS晶体管Tr5被导通。结果，电源电压VDD被提供给读出放大器电源线SAP，以及读出放大器电源线SAN保持接地电压GND(图7G)。
位线Bit/基本上处于高电压VDD，以及位线Bit基本上处于低电压GND(图7H)。此时，提供给读出放大器电源线SAP的电压从高电压的电源电压VSD1切换为通常的电源电压VDD。由于该时间被正确地设置，读出放大器3中的PMOS晶体管Tr4的源电压从不被过冲到正极侧。因此，位线Bit/不具有超过VDD的较高电压。因此，在感测操作之后，位线Bit和Bit/不超过(1/2)VDD，以及预充电操作可以被正确地执行。亦即，读出放大器虚拟电路6控制切换电路，以将读出放大器电源线SAP的电压从电源电压VSD1切换为电源电压VDD，以便利用读出放大器3放大的位线Bit/(高电压侧)的电压不高于电源电压VDD。
在时间t3和时间t4之间的周期中完成读操作之后，在时间t4将读出放大器使能信号SE设为低电平状态(图7C)。NMOS晶体管Tr9被截止。结果，接地电压GND没有被提供给读出放大器电源线SAN。结果，节点A的电压处于低电平状态(接地电压GND)(图7D)。因此，NAND电路13的输出仍然处于高电平状态(图7E)，以及PMOS晶体管Tr6仍然处于截止态。另一方面，由于NAND电路12的输出被设为高电平状态(图7F)，PMOS晶体管Tr5被截止。结果，电源电压VDD和GND没有被分别提供给读出放大器电源线SAP和SAN。但是，它们的电压被保持(图7G)。此外，位线Bit/被保持高电压，以及位线Bit被保持低电压(图7H)。
在时间t5，字线WL的电压被减小(图7A)，以及预充电线PDL的电压被设为高电平状态(图7B)，以及感测操作结束。由于位线Bit和位线Bit/被短路，位线Bit和Bit/都被预充电到(1/2)VDD(图7H)。此时，位线Bit/处于VDD，以及位线Bit处于GND。因此，预充电电压不超过(1/2)VDD，以及预充电操作可以被正确地执行。
根据本发明，由于PMOS晶体管Tr2(Tr4)被过激励到正电压侧，电路中的放大反馈被急剧地应用，这可以增加位线Bit和Bit/之间的电压差。亦即，读出放大器3可以在高速下操作。
在本发明中，通过使用再现读出放大器3的操作的读出放大器虚拟电路6，以自定时获得从用于过激励的电源电压VSD1到通常的电源电压VDD的切换。因此，可以在最佳时间执行该切换。具体地，在用于每个子阵列的局部区域中(在读出放大器3附近)设置的读出放大器虚拟电路6被使用，这可以获得该时间，其中半导体芯片中的元件特性的位置相关性被考虑到。
[第二实施例]
在第二实施例中，执行过激励到NMOS晶体管的负电压侧和过激励到PMOS晶体管的正电压侧。
图8是示出根据本发明第二实施例的半导体器件的框图。半导体器件1a包含存储核心20。这里，该半导体器件足以具有存储核心20a。半导体器件1a可以是诸如DRAM的半导体存储器件，或可以是具有存储核心的系统LSI。存储核心20a具有存储器的功能，以及由DRAM核心例示。但是，当通过使用读出放大器执行读操作时，半导体器件1a不局限于DRAM核心。该存储核心20不同于第一实施例中的存储核心20，其中存储核心20a具有VSD电源部件22a和子阵列核心21a来代替VSD电源部件22和子阵列核心21。
VSD电源部件22a使用电源电压VDD和接地电压GND，并增加(addto)用于过激励的高于电源电压VDD的电源电压VSD1，然后产生低于接地电压GND的(负)电源电压VSD2。子阵列核心21a不同于第一实施例中的子阵列核心21的地方在于，该子阵列核心21a具有子阵列控制部件33a来代替子阵列控制部件33。之后将描述子阵列控制部件33a。
由于其他配置类似于第一实施例，它们的说明被省略。
图9是示出本发明第二实施例的半导体器件中的子阵列核心21a的读出放大器及与其相关的电路的电路图。子阵列核心21a中的子阵列控制部件33a不同于第一实施例的地方在于，该子阵列控制部件33a具有电源电路4a来代替电源电路4。
响应于来自电源控制电路5的控制信号，电源电路4a在读操作时提供用于过激励的电源电压VSD1(例如1.0V)到读出放大器电源线SAP，然后提供通常的电源电压VDD(例如0.8V)。同时，电源电路4a提供用于过激励的电源电压VSD2(例如-0.2V)到读出放大器电源线SAN，然后提供通常的接地电压GND(例如0V)。
电源电路4a具有在读出放大器电源线SAP一侧上的PMOS晶体管Tr5和Tr6。在PMOS晶体管Tr5中，其源极被连接到提供电源电压VDD的布线，其栅极被连接到电源控制电路5，以及其漏极被连接到读出放大器电源线SAP。在PMOS晶体管Tr6中，其源极被连接到提供电源电压VSD1的布线，其栅极被连接到电源控制电路5，以及其漏极被连接到读出放大器电源线SAP。
电源电路4a包含读出放大器电源线SAN一侧上的NMOS晶体管Tr9和Tr10。在NMOS晶体管Tr9中，其源极被连接到提供接地电压GND的布线，其栅极通过反相电路14连接到电源控制电路5中的NAND电路12，以及其漏极被连接到读出放大器电源线SAN。在NMOS晶体管Tr10中，其源极被连接到提供电源电压VSD2的布线，其栅极通过反相电路15连接到电源控制电路5中的NAND电路13，以及其漏极被连接到读出放大器电源线SAN。
由于该配置的其他部分类似于第一实施例，省略解释。
下面将描述根据本发明第二实施例的半导体器件的操作。图10A至10H是示出本发明的第二实施例中的半导体器件的操作的时序图。这里，图10A示出了对字线WL升压的电压信号，以及图10B示出了预充电线PDL的电压信号。图10C示出了读出放大器使能信号SE，以及图10D示出了节点A的电压信号。节点A是读出放大器虚拟电路6中的NMOS晶体管Tr8的漏极、电源控制电路5中的PMOS晶体管Tr7的漏极、反相电路11的输入以及NAND电路13的一个输入之间的连接点。图10E示出了NAND电路13的输出信号，以及图10F示出了NAND电路12的输出信号。图10G示出了读出放大器电源线SAP和SAN的电压信号。图10H示出了位线Bit和Bit/上的电压信号。
在时间t1，预充电线PDL上的电压信号被设为低电平状态(图10B)，字线WL被升压(图10A)，以及感测操作开始。因此，在位线Bit和Bit/(图10H)之间产生电压差。这里，假定高电压侧是位线Bit/，以及低电压侧是位线Bit。读出放大器使能信号SE处于低电平状态(图10C)。此外，电源控制电路5中的PMOS晶体管Tr7被截止，因为PDL/信号被设为高电平状态。此时，节点A上的电压处于电源电压VDD(高电平状态)(图10D)。因此，由于NAND电路13的输出处于高电平状态(图10E)，PMOS晶体管Tr6处于截止态，以及NMOS晶体管Tr10也处于截止态。另一方面，由于NAND电路12的输出处于高电平状态(图10F)，PMOS晶体管Tr5处于截止态，以及NMOS晶体管Tr9也处于截止态。结果，电源电压VSD1和VDD都没有被提供给读出放大器电源线SAP，以及电源电压VSD2和接地电压GND都没有被提供给读出放大器电源线SAN。因此，读出放大器电源线SAP和SAN的电压都处于HVDD状态(图10G)。
在时间t2，读出放大器使能信号SE被设为高电平状态(图10C)。电源控制电路5中的PMOS晶体管Tr7处于截止态。此时，节点A上的电压处于电源电压VDD(高电平状态)  (图10D)。因此，由于NAND电路13的输出设为低电平状态(图10E)，PMOS晶体管Tr6被导通，以及NMOS晶体管Tr10也被导通。另一方面，由于NAND电路12的输出仍然处于高电平状态(图10F)，PMOS晶体管Tr5仍然截止，以及NMOS晶体管Tr9仍然截止。结果，电源电压VSD1被提供给读出放大器电源线SAP，以及电源电压VSD2被提供给读出放大器电源线SAN(图10G)。
电源电压VSD1和电源电压VSD2被提供给读出放大器电源线SAP和SAN。因此，通过读出放大器SA的操作，位线Bit和Bit/的任意一个开始迅速地转变为高电压，以及另一个开始迅速地转变为低电压(图10H)。此时，在感测操作的初始时间，高于通常的电源电压VDD的电源电压VSD1被提供给读出放大器电源线SAP侧(该侧被过激励到正极侧)。此外，低于通常的接地电压GND的电源电压VSD2也被提供给读出放大器电源线SAN侧(该侧被过激励到负极侧)。因此，与使用通常的电源电压VDD和接地电压GND的情况(图10H：虚线)相比较，高电压侧(例如位线Bit/)可以以高速上升，以及低电压侧(例如位线Bit)可以以高速下降。
在时间t3，由于读出放大器电源线SAN已经处于电源电压VSD2，在读出放大器电源线SAN和节点A之间产生电压差。由于HVDD已经被提供给读出放大器虚拟电路6中的NMOS晶体管Tr8的栅极，电荷从节点A移动到读出放大器电源线SAN。结果，节点A的电压被减小并被设为低电平状态(接地电压GND)(图10D)。
类似地，由于读出放大器电源线SAN已经处于负电源电压VSD2，因此在读出放大器电源线SAN和NMOS晶体管Tr1的漏极之间产生电压差。读出放大器3中的NMOS晶体管Tr1的栅极已经处于高于HVDD的电压。因此，NMOS晶体管Tr1被导通，以及电荷从其漏极移动到读出放大器电源线SAN。结果，该漏极和位线Bit的电压被减小到接地电压GND。NMOS晶体管Tr1中的电压减小的时间对应于NMOS晶体管Tr8中的电压减小的时间。亦即，NMOS晶体管Tr8可以再现NMOS晶体管Tr8(读出放大器3)的激活之后立即进行的操作。
结果，由于NAND电路13的输出被设为高电平状态(图10E)，PMOS晶体管Tr6被截止，以及NMOS晶体管Tr10也被截止。另一方面，由于NAND电路12的输出被设为低电平状态(图10F)，PMOS晶体管Tr5被导通，以及NMOS晶体管Tr9也被导通。结果，电源电压VDD被提供给读出放大器电源线SAP，以及接地电压GND被提供给读出放大器电源线SAN(图10G)。
位线Bit/基本上处于高电压VDD，以及位线Bit基本上处于低电压GND(图10H)。此时，提供给读出放大器电源线SAP的电压从高电压的电源电压VSD1切换为通常的电源电压VDD。另一方面，提供给读出放大器电源线SAN的电压从低电压的电源电压VSD2切换为通常的接地电压GND。由于该时间被正确地设置，读出放大器3中的PMOS晶体管Tr4的源电压从不被过冲到正极侧，以及NMOS晶体管Tr1的源电压从不被过冲到负极侧。因此，位线Bit/不具有超过VDD的高电压。因此，在感测操作之后，位线Bit和Bit/不超过(1/2)VDD，以及预充电可以被正确地执行。
在时间t3和时间t4之间，在读操作完成之后，在时间t4将读出放大器使能信号SE设为低电平状态(图10C)。结果，节点A的电压处于低电平状态(接地电压GND)(图10D)。因此，由于NAND电路13的输出处于高电平状态(图10E)，PMOS晶体管Tr6处于截止态，以及NMOS晶体管Tr10也处于截止态。另一方面，由于NAND电路12的输出被设为高电平状态(图10F)，PMOS晶体管Tr5被截止，以及NMOS晶体管Tr9也被截止。结果，电源电压VDD和接地电压GND没有被提供给读出放大器电源线SAP和SAN。但是，它们的电压被保持(图10G)。此外，位线Bit/被保持在高电压，以及位线Bit被保持在低电压(图10H)。
在时间t5，字线WL的电压被减小(图10A)，以及预充电线PDL的电压被设为高电平状态(图10B)，感测操作结束。由于位线Bit和位线Bit/被短路，位线Bit和Bit/都被预充电到(1/2)VDD(图10H)。此时，位线Bit/处于VDD，以及位线Bit处于GND。因此，预充电电压不超过使得能够正确执行预充电的(1/2)VDD。
根据本发明，PMOS晶体管Tr2(Tr4)被过激励到正电压侧，以及NMOS晶体管Tr3(Tr1)被过激励到负电压侧。因此，电路中的放大反馈被进一步迅速地应用，这可以增加位线Bit和Bit/之间的电压差。亦即，读出放大器3可以在高速度下操作。
在本发明中，通过使用可以再现读出放大器3的操作的读出放大器虚拟电路6，以自定时获得从用于过激励的电源电压VSD1到通常的电源电压VDD的切换和从用于过激励的电源电压VSD2到通常的接地电压GND的切换。因此，可以在最佳时间执行该切换。具体地，使用安装在用于每个子阵列的局部区域(在读出放大器3附近)处的读出放大器虚拟电路6，这可以获得计时，其中考虑到半导体芯片中的元件特性的位置相关性。
在上述第一和第二实施例中，对于在读出放大器虚拟电路6中重现读出放大器3的激活之后立即执行的操作来说，节点A的电压变化(电荷移动)的时间是重要的。读出放大器3中的NMOS晶体管Tr1(Tr3)和读出放大器虚拟电路6中的NMOS晶体管Tr8的配置是相同的并被设置在彼此靠近的位置。因此，认为元件性能之间没有由制造产量所引起的差异。但是，为了严格再现读出放大器3的激活之后立即执行的操作，优选能够调节由元件性能之间的轻微差异所引起的元件之间的操作差异。图11是示出读出放大器虚拟电路的配置的一个例子的框图。如图11所示，例如，电压调节器16被设置为从HVDD精细地调节读出放大器虚拟电路6中的NMOS晶体管Tr8的栅电压，以便可以精细地调节由元件性能之间的细微差异所引起元件之间的操作差异。例如，当使得栅电压的HVDD是高电平时，电荷容易流过晶体管Tr8。因此，时间t3之前和之后的节点A的电压被更快减小。以此方式，可以减小电源电压VSD1(VSD2)的施加时间。相反，当使得栅电压的HVDD是低电平时，电荷难以流过NMOS晶体管Tr8。因此，时间t3之前和之后的节点A的电压被更慢减小。因此，可以延长电源电压VSD1(VSD2)的施加时间。
在第二实施例中，执行将NMOS晶体管过激励到负电压侧和将PMOS晶体管过激励到正电压侧。但是，如上所述，可以仅仅执行将NMOS晶体管过激励到负电压侧。在那种情况下，在图9中，例如，PMOS晶体管Tr6可以被移除，读出放大器使能信号SE的反相信号可以被提供给电源控制电路5的栅极，以及电源电压VDD可以通过PMOS晶体管Tr5被提供到读出放大器电源线SAP。因此，读出放大器3中的NMOS晶体管Tr1(Tr3)被过激励，以及电路中的放大反馈被迅速地应用，这可以增加位线Bit和Bit/之间的电压差。亦即，读出放大器3可以以高速操作。
很显然，本发明不局限于上述实施例，以及在本发明的技术思想的范围内，该实施例可以被适当地改变或改进。
尽管上面结合其几个实施例描述了本发明，但是所属领域的技术人员明白，提供那些实施例仅仅用于说明本发明，不应该认为以限制意义根据那些实施例来解释所附权利要求。

Claims (17)

1.一种半导体器件，包括：
被配置为存储数据的DRAM单元；
响应于电源电压的提供而被激活并被配置为感测所述DRAM单元中存储的数据的读出放大器；
被配置为提供所述电源电压到所述读出放大器的电源电路；
读出放大器虚拟电路，被配置为提供紧接所述读出放大器的激活之后的所述读出放大器的状态的复制；以及
电源控制电路，被配置为基于所述复制来控制所述电源电路，以便所述电源电压随时间而变化。
2.根据权利要求1所述的半导体器件，其中，所述读出放大器虚拟电路被布置在多个所述DRAM单元的子阵列的外围区域中。
3.根据权利要求2所述的半导体器件，其中，所述半导体器件包括多个所述子阵列的存储器阵列，以及
为所述多个子阵列的每一个布置所述读出放大器虚拟电路。
4.根据权利要求1所述的半导体器件，其中，所述电源控制电路控制所述电源电路，以便所述电源电路向所述读出放大器提供第三和第二电压作为所述电源电压，然后提供低于所述第三电压的第一电压来代替所述第三电压。
5.根据权利要求1所述的半导体器件，其中，所述电源控制电路控制所述电源电路，以便所述电源电路向所述读出放大器提供第一和第四电压作为所述电源电压，然后提供高于所述第四电压的第二电压来代替所述第四电压。
6.根据权利要求1所述的半导体器件，其中，所述电源控制电路控制所述电源电路，以便所述电源电路向所述读出放大器提供第三和第四电压作为所述电源电压，然后提供低于所述第三电压的第一电压来代替所述第三电压，并且提供高于所述第四电压的第二电压来代替所述第四电压。
7.根据权利要求4至6的任意一项所述的半导体器件，其中，所述读出放大器虚拟电路包括晶体管，所述晶体管的源极与所述电源电压的低电平侧连接，并且所述晶体管的栅极与半电压连接，该半电压等于所述第一电压的一半。
8.根据权利要求7所述的半导体器件，其中，所述读出放大器虚拟电路还包括：
电压调节电路，设置在所述半电压和所述晶体管之间，并被配置为基于所述半电压来调节所述晶体管的栅电压。
9.一种半导体器件，包括：
被配置为存储数据的DRAM单元；
被配置为感测从所述DRAM单元读取的数据的读出放大器；
连接到所述读出放大器的第一和第二电源线；
开关电路；
逻辑电路，被配置为控制所述开关电路以向所述第一电源线提供第一电压和第二电压之一，所述第二电压高于所述第一电压；以及
读出放大器虚拟电路，与所述第二电源线直接连接并被配置为控制所述逻辑电路。
10.根据权利要求9所述的半导体器件，其中，所述读出放大器虚拟电路包括所述读出放大器的一部分的虚拟。
11.根据权利要求10所述的半导体器件，其中，所述读出放大器虚拟电路表示从预充电操作开始到感测操作完成的时间段期间所述读出放大器的操作。
12.一种半导体器件，包括：
DRAM单元；
与所述DRAM单元连接的位线；每条所述位线具有第一电容；
读出放大器，包括第一晶体管，所述第一晶体管驱动所述第一电容；以及
读出放大器虚拟电路，包括第二晶体管，所述第二晶体管驱动小于所述第一电容的第二电容。
13.根据权利要求12所述的半导体器件，还包括：
连接到所述读出放大器电路的第一和第二电源线；
电源电路，被配置为提供电源电压到所述第一和第二电源线上；以及
电源控制电路，被配置为控制所述电源电路，以便所述电源电路向所述读出放大器提供第三和第二电压作为所述电源电压，然后提供低于所述第三电压的第一电压来代替所述第三电压。
14.根据权利要求12所述的半导体器件，还包括：
连接到所述读出放大器电路的第一和第二电源线；
电源电路，被配置为提供电源电压到所述第一和第二电源线上；以及
电源控制电路，被配置为控制所述电源电路，以便所述电源电路向所述读出放大器提供第一和第四电压作为所述电源电压，然后提供高于所述第四电压的第二电压来代替所述第四电压。
15.根据权利要求12所述的半导体器件，还包括：
连接到所述读出放大器电路的第一和第二电源线；
电源电路，被配置为提供电源电压到所述第一和第二电源线上；以及
电源控制电路，被配置为控制所述电源电路，以便所述电源电路向所述读出放大器提供第三和第四电压作为所述电源电压，然后提供低于所述第三电压的第一电压来代替所述第三电压，以及提供高于所述第四电压的第二电压来代替所述第四电压。
16.根据权利要求13至15的任意一项所述的半导体器件，其中，所述第二晶体管的源极与所述电源电压的低电平侧连接，并且所述第二晶体管的栅极与半电压连接，该半电压等于所述第一电压的一半。
17.根据权利要求16所述的半导体器件，其中，所述读出放大器虚拟电路还包括：
电压调节电路，设置在所述半电压和所述晶体管之间，并被配置为基于所述半电压来调节所述晶体管的栅电压。
CNA2008100999602A 2007-05-29 2008-05-29 半导体器件 Pending CN101315809A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007141609 2007-05-29
JP2007141609A JP5339691B2 (ja) 2007-05-29 2007-05-29 半導体装置

Publications (1)

Publication Number Publication Date
CN101315809A true CN101315809A (zh) 2008-12-03

Family

ID=40087991

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100999602A Pending CN101315809A (zh) 2007-05-29 2008-05-29 半导体器件

Country Status (3)

Country Link
US (1) US7864608B2 (zh)
JP (1) JP5339691B2 (zh)
CN (1) CN101315809A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104677392A (zh) * 2015-02-12 2015-06-03 深圳怡化电脑股份有限公司 一种传感器信号处理电路
CN110414276A (zh) * 2018-04-27 2019-11-05 联华电子股份有限公司 电子元件的加密方法
CN114187935A (zh) * 2021-11-24 2022-03-15 北京时代民芯科技有限公司 一种flash存储器灵敏放大电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4987896B2 (ja) * 2009-03-18 2012-07-25 株式会社東芝 半導体記憶装置
KR20120101838A (ko) 2011-03-07 2012-09-17 삼성전자주식회사 계층적 비트라인 구조를 갖는 반도체 메모리 장치
US8873321B2 (en) * 2012-02-23 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Boosting supply voltage
FR3005195B1 (fr) * 2013-04-24 2016-09-02 Soitec Silicon On Insulator Dispositif de memoire avec circuits de reference exploites dynamiquement.
CN103427732B (zh) * 2013-08-28 2016-01-13 西安磁林电气有限公司 对称电源式六相无位置传感器无刷电机的控制电路及方法
JP7411531B2 (ja) 2020-10-23 2024-01-11 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562467A (ja) * 1991-09-05 1993-03-12 Hitachi Ltd センスアンプ駆動回路
JP4118364B2 (ja) 1997-07-16 2008-07-16 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JP3743589B2 (ja) 1997-10-13 2006-02-08 株式会社日立製作所 半導体記憶装置
JP2000285676A (ja) * 1999-03-26 2000-10-13 Fujitsu Ltd オーバードライブ方式のセンスアンプを有するメモリデバイス
JP2001035164A (ja) * 1999-07-19 2001-02-09 Fujitsu Ltd 半導体記憶装置
US6392916B1 (en) * 1999-10-01 2002-05-21 Samsung Electronics Co., Ltd. Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
US6181626B1 (en) * 2000-04-03 2001-01-30 Lsi Logic Corporation Self-timing circuit for semiconductor memory devices
US6490214B2 (en) * 2000-12-26 2002-12-03 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2003338176A (ja) * 2002-05-21 2003-11-28 Fujitsu Ltd 半導体メモリ
US6577548B1 (en) * 2002-09-26 2003-06-10 International Business Machines Corporation Self timing interlock circuit for embedded DRAM
US6767269B1 (en) * 2003-12-04 2004-07-27 Liu Kuo-Ching Steel toy disk
JP2005174504A (ja) * 2003-12-15 2005-06-30 Matsushita Electric Ind Co Ltd 半導体集積回路
KR100673903B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
JP4824500B2 (ja) * 2005-10-28 2011-11-30 エルピーダメモリ株式会社 半導体記憶装置
JP4305960B2 (ja) * 2005-12-28 2009-07-29 セイコーエプソン株式会社 強誘電体メモリ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104677392A (zh) * 2015-02-12 2015-06-03 深圳怡化电脑股份有限公司 一种传感器信号处理电路
CN110414276A (zh) * 2018-04-27 2019-11-05 联华电子股份有限公司 电子元件的加密方法
CN110414276B (zh) * 2018-04-27 2021-05-18 联华电子股份有限公司 电子元件的加密方法
CN114187935A (zh) * 2021-11-24 2022-03-15 北京时代民芯科技有限公司 一种flash存储器灵敏放大电路
CN114187935B (zh) * 2021-11-24 2024-05-28 北京时代民芯科技有限公司 一种flash存储器灵敏放大电路

Also Published As

Publication number Publication date
JP2008299893A (ja) 2008-12-11
US7864608B2 (en) 2011-01-04
US20080298150A1 (en) 2008-12-04
JP5339691B2 (ja) 2013-11-13

Similar Documents

Publication Publication Date Title
CN101315809A (zh) 半导体器件
US8125844B2 (en) Semiconductor memory device for low voltage
US6504761B2 (en) Non-volatile semiconductor memory device improved sense amplification configuration
US7907439B2 (en) Semiconductor memory device
US9030900B2 (en) Semiconductor device, semiconductor memory device and operation method thereof
CN202275603U (zh) 用于存储器写操作的装置和芯片
KR100623618B1 (ko) 저전압용 반도체 메모리 장치
JP2004110961A (ja) 電流駆動回路および半導体記憶装置
KR100275345B1 (ko) 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법
JP4219663B2 (ja) 半導体記憶装置及び半導体集積回路
KR102443599B1 (ko) 감지 증폭기 신호 부스트
US7738305B2 (en) Read-out circuit for or in a ROM memory; ROM memory and method for reading the ROM memory
KR100404228B1 (ko) 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로
US7852694B2 (en) Semiconductor memory device for reducing precharge time
US7379362B2 (en) Semiconductor memory device having a hierarchical bit line structure
JP2006287225A (ja) 低電圧用の半導体メモリ装置
JPH0528761A (ja) ダイナミツクｒａｍの読み出し回路
KR100753418B1 (ko) 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
CN101740115A (zh) 半导体存储装置及其读取访问方法
KR100338336B1 (ko) 반도체 기억 장치 및 그 제어 방법
JP3085526B2 (ja) 記憶装置
KR100562662B1 (ko) 반도체 기억 소자의 저전압용 센스 앰프 및 그의 구동 방법
US8004916B2 (en) Semiconductor circuit
KR100693782B1 (ko) 센스앰프 드라이버
KR20050079367A (ko) 하이브리드 스위치 셀을 이용한 불휘발성 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20101124

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20101124

Address after: Kanagawa, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: NEC Corp.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20081203