CN114187935B - 一种flash存储器灵敏放大电路 - Google Patents

Abstract

本发明公开了一种FLASH存储器灵敏放大电路，包含主灵敏放大电路、预充电电路、锁存电路和存储单元。本发明通过对灵敏放大器的锁存结构进行优化，提高了灵敏放大电路在读取锁存时的电压稳定性，在不影响读取速度和功耗的前提下降低了对前一级输出电压差的要求，从而提高了FLASH存储电路的读写准确性。

Description

一种FLASH存储器灵敏放大电路

技术领域

本发明涉及一种FLASH存储器的灵敏放大电路，属于存储器电路设计技术领域。

背景技术

读写准确性是衡量FLASH存储器性能的重要指标，数据的读写正确率不仅和软件算法设计息息相关，更取决于硬件电路的可靠性。算法方面和读写正确率相关的主要是地址、数据的编码方式以及额外的纠错码设计。在硬件电路层面，灵敏放大器结构的好坏直接影响读写操作的准确性。灵敏放大器的结构主要包括主灵敏放大电路、预充电电路、锁存电路以及产生参考电流或者电压的电路，其中和准确性主要相关的是参考电流、主灵敏放大电路输出电压范围以及锁存电路的分辨能力。

通常提高准确性从前两个方面进行优化：一是优化参考电流的产生电路，确保参考电流和读电流能随温度变化保持相同的变化幅度；二是优化主灵敏放大电路，提高输出电压的差值，在噪声、温度变化的影响下保持足够的输出区分度。但是，主灵敏放大电路的输出电压仍然需要通过锁存电路，后级锁存电路的性能直接影响最终输出结果的可靠性。现有的锁存电路没有充分考虑工作时对前一级主灵敏放大电路输出结果的影响，存在锁存错误数据的可能性，影响了存储电路整体的读写准确性。

发明内容

本发明的目的在于：克服现有技术的缺陷，提供一种灵敏放大电路，通过对灵敏放大器的锁存结构进行优化，在不影响读取速度和功耗的前提下降低对前一级输出电压差的要求，从而提高存储电路的读写准确性。

本发明的上述目的主要是通过如下技术方案予以实现的：

一种FLASH存储器灵敏放大电路，包括：主灵敏放大电路、预充电电路、锁存电路和存储单元；

主灵敏放大电路包含PMOS晶体管P0～P3、NMOS晶体管N0、N1和两个开关S0、S1；其中PMOS晶体管P0和P1的栅极与外部控制信号ENN1相连，漏级与主灵敏放大电路的电源VDDR相连；PMOS晶体管P2和P3的栅极与P2的源级相连，构成电流镜结构，作为主灵敏放大电路的偏置负载；NMOS晶体管N0和N1分别与PMOS晶体管P2和P3串联，N0和N1的栅极与外部输入的偏置电压Vbias相连；NMOS晶体管N0的源级和参考电流相连，N1的源级和需要执行读操作的存储单元相连；另外，NMOS晶体管N0和N1的源级还和预充电电路相连；开关S0的两端与NMOS晶体管N0和N1的漏级相连，开关S1的两端与NMOS晶体管N0和N1的源级相连，在预充电阶段闭合平衡两条支路的电压，在放大读取阶段打开；

PMOS晶体管P2的源级的引出信号作为主灵敏放大电路的输出信号A0，在NMOS晶体管N1和PMOS晶体管P3之间引出的输出信号作为主灵敏放大电路的输出信号A1；主灵敏放大电路的输出信号A0和A1作为锁存电路的输入信号；当执行读操作时，存储单元的读电流和参考电流相比较决定A1电压拉高或拉低，稳定后通过锁存电路放大A0和A1的电压差并输出。

进一步的，PMOS晶体管P0和P1由控制信号ENN1决定开关，在放大读取和锁存阶段开启，预充电阶段关闭；PMOS晶体管P2和P3构成电流镜结构，将参考支路电流复制到存储单元支路；NMOS晶体管N0和N1由偏置电压Vbias控制，决定主灵敏放大电路A0和A1的静态偏置电位；所述参考支路是指PMOS晶体管P0、P2和NMOS晶体管N0一侧的支路，存储单元支路是指PMOS晶体管P1、P3和NMOS晶体管N1一侧的支路。

进一步的，所述主灵敏放大电路的电源与VDDR相连，该电源由低压模块产生，与电路全局电源电压VDD不同。

进一步的，锁存电路包含PMOS晶体管P4～P9、NMOS晶体管N2～N6、电容C0和C1；

其中PMOS晶体管P4的栅极和P5的源级相连，P5的栅极和P4的源级相连；NMOS晶体管N2的栅极和N3的漏级相连，N3的栅极和N2的漏级相连，NMOS晶体管N2、N3和PMOS晶体管P4、P5共同构成了锁存电路的主体结构；

NMOS晶体管N4和N5分别与N2和N3串联，N4的栅极与主灵敏放大电路的输出A0相连，N5的栅极与主灵敏放大电路的输出A1相连；NMOS晶体管N4和N5的源级和NMOS晶体管N6的漏级相连，N6的栅极与外部输入控制信号ENP相连；电容C0的两端与N4和N6的栅极相连，电容C1的两端与N5和N6的栅极相连；

PMOS晶体管P6、P7、P8、P9的栅极都与外部输入控制信号ENP相连，P6、P7的源级分别与锁存电路的输出Out0、Out1相连，P8、P9的源级分别与NMOS晶体管N2和N3的源级相连；NMOS晶体管N7和N8的栅极与外部输入控制信号ENN2相连，N7和N8的漏级分别与N2和N3的源级相连。

进一步的，主灵敏放大电路的输出A0和A1通过NMOS晶体管N4和N5决定锁存电路两条支路的放电电流大小；NMOS晶体管N6由锁存电路的使能信号ENP控制开关，决定锁存电路整体是否处于工作状态。

进一步的，电路在开始执行读操作前，ENN1处于高电平，PMOS晶体管P0和P1关闭，主灵敏放大电路的两条支路都无电流；ENN2此时处于高电平，NMOS晶体管N7和N8开启，将NMOS晶体管N2和N3的源级电压拉到地端；ENP此时处于高电平，锁存电路的输出端Out0和Out1保持上一个周期的输出结果。

进一步的，灵敏放大器电路开始执行读操作后，首先进入预充电阶段，预充电路开启，将NMOS晶体管N0和N1源级的电压预充到存储单元位线所需的读电压；开关S0和S1闭合，用于平衡保持两条支路的电压一致；ENN2从高电平切换为低电平，NMOS晶体管N7和N8晶体管关闭。

进一步的，预充电结束后进入读取放大阶段，ENN1由高电平切换为低电平，主灵敏放大电路的PMOS晶体管P0和P1开启，开关S0和S1断开；PMOS晶体管P2和P3晶体管构成的电流镜结构将参考电流从P2所在支路复制到P3所在支路，通过比较参考电流和执行读操作的存储单元的读电流，决定A1的电压被拉高或拉低，从而形成和A0的电压差；ENP由高电平切换为低电平，打开PMOS晶体管P8、P9，将NMOS晶体管N2和N3的源级电压拉高至电源电压，为锁存阶段放电过程提供初始电压；同时，PMOS晶体管P6和P7打开，Out0和Out1的输出电压被拉高至电源电压。

进一步的，主灵敏放大电路的输出A0和A1的电压稳定后读取放大阶段结束，进入锁存阶段；ENP由低电平切换至高电平，PMOS晶体管P6、P7、P8、P9关闭，NMOS晶体管N6开启；A0和A1的电压差导致通过NMOS晶体管N4和N5的放电电流不同，放电电流大的支路先到达低电平并关断NMOS晶体管N2和N3其中一个晶体管，打开PMOS晶体管P4和P5其中一个晶体管。

进一步的，电容C0和C1在放电过程中保持主灵敏放大电路的输出A0和A1的电压稳定，防止通过NMOS晶体管N4和N5的寄生电容泄露电流影响锁存结果；最终稳定后，Out1输出读取的结果，Out0输出Out1的反相。

本发明与现有技术相比的有益效果是：

(1)本发明所述电路结构在一个读周期开始前，通过ENN2控制N7和N8晶体管开启，N2和N3的源级电压稳定在地端电压，从而保持输出端Out0和Out1电压稳定，防止了在预充阶段因为N4和N5晶体管开启放电而引起锁存结构的错误输出。

(2)本发明所述电路结构在读取阶段开始时，通过ENP控制P8和P9晶体管开启，N6关闭，N2和N3的源级稳定在电源电压，为锁存阶段提供相同的初始电位。

(3)本发明所述电路结构在锁存阶段，通过C0和C1电容稳定主灵敏放大电路A0和A1的输出电压，防止了N6开启后A0和A1通过N4和N5晶体管的寄生电容放电而引起的电压不稳定，减小了错误输出的可能性。

(4)本发明主灵敏放大电路的输出A0和A1通过N4和N5决定锁存电路2条支路的放电电流大小。N6由锁存电路的使能信号ENP控制开关，决定锁存电路整体是否处于工作状态。

(5)本发明在锁存阶段，ENP从低电平切换至高电平时，N6晶体管开启，A0和A1会通过N4和N5的寄生电容放电而导致电压下降，电容C0和C1能够起到稳定A0和A1电压的作用。

(6)本发明在读取阶段，P6和P7开启将两条输出支路电压拉高至电源电压，保证锁存阶段两条支路开始放电前电压相同。在预充电阶段和锁存阶段晶体管P6和P7关闭。

(7)本发明在读取阶段，P8和P9开启将两端电压拉高至电源电压，保证锁存阶段两条支路开始放电前电压相同。在预充电阶段和锁存阶段晶体管P8和P9关闭。

(8)本发明在开始执行读操作前，将N4和N5的漏级电压拉低至地端，从而保持前一次读操作的输出结果Out0和Out1稳定在电源电压或地端电压。在开始执行读操作后，ENN2由高电平切换为低电平，N7和N8晶体管关闭。

附图说明

图1是本发明FLASH存储器灵敏放大电路中主灵敏放大电路原理图；

图2是本发明锁存电路原理图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的描述：

本发明提出一种灵敏放大器电路，包含主灵敏放大电路、预充电电路、锁存电路以及存储单元。所述主灵敏放大电路包含若干个PMOS晶体管和NMOS晶体管，其中包含相互对称的PMOS晶体管P0和P1，这一对晶体管的栅极与外部输入控制信号ENN1相连，在预充电阶段和锁存阶段关闭，放大读取阶段开启。

如图1所示，所述主灵敏放大电路还包含一对相互对称的PMOS晶体管P2和P3，P2和P3的栅极与P2的源级相连，构成镜像电流镜结构，作为灵敏放大电路的静态偏置负载。

所述主灵敏放大电路包含一对对称的NMOS晶体管N0和N1，这一对晶体管的栅极与外部输入偏置电压Vbias相连。所述主灵敏放大电路还包含预充电平衡开关S0和S1，S0的两端分别与N0和N1的漏级相连，S1的两端分别与N0和N1的源级相连。S1的两端还与预充电电路相连，在预充电阶段S0和S1闭合，在放大读取和锁存阶段S0和S1开启。外部输入参考电流与NMOS晶体管N0的源级相连，需要执行读操作的存储单元与NMOS晶体管N1的源级相连。

如图2所示，所述锁存电路包含若干个PMOS晶体管和NMOS晶体管，其中包含相互对称的PMOS晶体管P4和P5，P4的栅极与P5的源级相连，P5的栅极与P4的源级相连。

所述锁存电路还包含一对NMOS晶体管N2和N3，N2的栅极与N3的漏级相连，N3的栅极与N2的漏级相连。这一对NMOS晶体管和PMOS晶体管P4和P5构成了锁存结构的主体。

所述锁存电路还包含一对NMOS晶体管N4和N5，N4和N5的栅极分别与主灵敏放大电路的输出A0和A1相连。N4和N5的源级与NMOS晶体管N6的漏级相连，N6的栅极与锁存电路的外部输入使能信号ENP相连。

所述锁存电路还包含一对电容C0和C1，C0与NMOS晶体管N4和N6的栅极相连，C1与NMOS晶体管N5和N6的栅极相连。

所述锁存电路还包含两对PMOS晶体管P6和P7、P8和P9。这两对PMOS晶体管的栅极与使能信号ENP相连，其中P6和P7的源级分别与锁存电路的输出端Out0和Out1相连，Out1输出从存储单元中读取的结果，Out0输出的是Out1的反相。P8和P9的源级分别与N4和N5的漏级相连，漏级与电源电压相连。

所述锁存电路还包含一对NMOS晶体管N7和N8。这一对NMOS晶体管的栅极与外部输入使能信号ENN2相连，漏级分别与N4和N5的漏级相连，源级与地端相连。

实施例：

本实施例的FLASH存储器灵敏放大电路结构图，主要包含主灵敏放大电路、预充电电路、锁存电路和存储单元，在一个读取周期内分为三个工作阶段：预充电阶段、读取放大阶段和锁存阶段。

如图1所示，主灵敏放大电路包含4个PMOS晶体管、2个NMOS晶体管和两个开关。其中PMOS晶体管P0和P1的栅极与外部控制信号ENN1相连，漏级与主灵敏放大电路的电源VDDR相连。P2和P3的栅极与P2的源级相连，构成电流镜结构，作为主灵敏放大电路的偏置负载。NMOS晶体管N0和N1分别与P2和P3串联，栅极与外部输入的偏置电压Vbias相连。N0的源级和参考电流相连，N1的源级和需要执行读操作的存储单元相连。另外，N0和N1的源级还和预充电电路相连。开关S0的两端与N0和N1的漏级相连，开关S1的两端与N0和N1的源级相连，在预充电阶段闭合平衡两条支路的电压，在放大读取阶段打开。

如图2所示，锁存电路包含6个PMOS晶体管和5个NMOS晶体管和2个电容。其中PMOS晶体管P4的栅极和P5的源级相连，P5的栅极和P4的源级相连。NMOS晶体管N2的栅极和N3的漏级相连，N3的栅极和N2的漏级相连，这一对NMOS晶体管和P4、P5共同构成了锁存电路的主体结构。NMOS晶体管N4和N5分别与N2和N3串联，N4的栅极与主灵敏放大电路的输出A0相连，N5的栅极与主灵敏放大电路的A1相连。N4和N5的源级和NMOS晶体管N6的漏级相连，N6的栅极与外部输入控制信号ENP相连。电容C0的两端与N4和N6的栅极相连，电容C1的两端与N5和N6的栅极相连。

PMOS晶体管P6、P7、P8、P9的栅极都与ENP相连，P6、P7的源级分别与锁存电路的输出Out0、Out1相连，P8、P9的源级分别与N2和N3的源级相连。NMOS晶体管N7和N8的栅极与外部输入控制信号ENN2相连，N7和N8的漏级分别与N2和N3的源级相连。

具体的，电路在开始执行读操作前，ENN1处于高电平，P0和P1关闭，主灵敏放大电路的两条支路都无电流。ENN2此时处于高电平，N7和N8开启，将N2和N3的源级电压拉到地端。ENP此时处于高电平，锁存电路的输出端Out0和Out1保持上一个周期的输出结果。

灵敏放大器电路开始执行读操作后，首先进入预充电阶段，预充电路开启，将N0和N1源级的电压预充到存储单元位线所需的读电压。S0和S1开关闭合，用于平衡保持两条支路的电压一致。ENN2从高电平切换为低电平，N7和N8晶体管关闭。

预充电结束后进入读取放大阶段，ENN1由高电平切换为低电平，主灵敏放大电路的P0和P1晶体管开启，S0和S1开关断开。P2和P3晶体管构成的电流镜结构将参考电流从P2所在支路复制到P3所在支路，通过比较参考电流和执行读操作的存储单元的读电流，决定A1的电压被拉高或拉低，从而形成和A0的电压差。ENP由高电平切换为低电平，打开晶体管P8、P9，将N2和N3的源级电压拉高至电源电压，为锁存阶段放电过程提供初始电压。同时，晶体管P6和P7打开，Out0和Out1的输出电压被拉高至电源电压。

A0和A1的电压稳定后读取放大阶段结束，进入锁存阶段。ENP由低电平切换至高电平，晶体管P6、P7、P8、P9关闭，晶体管N6开启。A0和A1的电压差导致通过N4和N5的放电电流不同，放电电流大的支路会先到达低电平并关断N2和N3其中一个晶体管，打开P4和P5其中一个晶体管。C0和C1的作用是在放电过程中保持A0和A1的电压稳定，防止通过晶体管N4和N5的寄生电容泄露电流影响锁存结果。最终稳定后，Out1输出读取的结果，Out0输出Out1的反相。

本发明通过对灵敏放大器的锁存结构进行优化，提高了灵敏放大电路在读取锁存的电压稳定性，在不影响读取速度和功耗的前提下降低了对前一级输出电压差的要求，从而提高了FLASH存储电路的读写准确性。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种FLASH存储器灵敏放大电路，其特征在于包括：主灵敏放大电路、预充电电路、锁存电路和存储单元；

主灵敏放大电路包含PMOS晶体管P0～P3、NMOS晶体管N0、N1和两个开关S0、S1；其中PMOS晶体管P0和P1的栅极与外部控制信号ENN1相连，漏级与主灵敏放大电路的电源VDDR相连；PMOS晶体管P2和P3的栅极与P2的源级相连，构成电流镜结构，作为主灵敏放大电路的偏置负载；NMOS晶体管N0和N1分别与PMOS晶体管P2和P3串联，N0和N1的栅极与外部输入的偏置电压Vbias相连；NMOS晶体管N0的源级和参考电流相连，N1的源级和需要执行读操作的存储单元相连；另外，NMOS晶体管N0和N1的源级还和预充电电路相连；开关S0的两端与NMOS晶体管N0和N1的漏级相连，开关S1的两端与NMOS晶体管N0和N1的源级相连，在预充电阶段闭合以平衡两条支路的电压，在放大读取阶段打开；

PMOS晶体管P2的源级的引出信号作为主灵敏放大电路的输出信号A0，在NMOS晶体管N1和PMOS晶体管P3之间引出的输出信号作为主灵敏放大电路的输出信号A1；主灵敏放大电路的输出信号A0和A1作为锁存电路的输入信号；当执行读操作时，存储单元的读电流和参考电流相比较决定A1电压拉高或拉低，稳定后通过锁存电路放大A0和A1的电压差并输出。

2.根据权利要求1所述的一种FLASH存储器灵敏放大电路，其特征在于：PMOS晶体管P0和P1由控制信号ENN1决定开关，在放大读取和锁存阶段开启，预充电阶段关闭；PMOS晶体管P2和P3构成电流镜结构，将参考支路电流复制到存储单元支路；NMOS晶体管N0和N1由偏置电压Vbias控制，决定主灵敏放大电路A0和A1的静态偏置电位；所述参考支路是指PMOS晶体管P0、P2和NMOS晶体管N0一侧的支路，存储单元支路是指PMOS晶体管P1、P3和NMOS晶体管N1一侧的支路。

3.根据权利要求2所述的一种FLASH存储器灵敏放大电路，其特征在于：所述主灵敏放大电路的电源与VDDR相连，该电源由低压模块产生，与电路全局电源电压VDD不同。

4.根据权利要求1所述的一种FLASH存储器灵敏放大电路，其特征在于：锁存电路包含PMOS晶体管P4～P9、NMOS晶体管N2～N6、电容C0和C1；

其中PMOS晶体管P4的栅极和P5的源级相连，P5的栅极和P4的源级相连；NMOS晶体管N2的栅极和N3的漏级相连，N3的栅极和N2的漏级相连，NMOS晶体管N2、N3和PMOS晶体管P4、P5共同构成了锁存电路的主体结构；

NMOS晶体管N4和N5分别与N2和N3串联，N4的栅极与主灵敏放大电路的输出A0相连，N5的栅极与主灵敏放大电路的输出A1相连；NMOS晶体管N4和N5的源级和NMOS晶体管N6的漏级相连，N6的栅极与外部输入控制信号ENP相连；电容C0的两端与N4和N6的栅极相连，电容C1的两端与N5和N6的栅极相连；

PMOS晶体管P6、P7、P8、P9的栅极都与外部输入控制信号ENP相连，P6、P7的源级分别与锁存电路的输出Out0、Out1相连，P8、P9的源级分别与NMOS晶体管N2和N3的源级相连；NMOS晶体管N7和N8的栅极与外部输入控制信号ENN2相连，N7和N8的漏级分别与N2和N3的源级相连。

5.根据权利要求4所述的一种FLASH存储器灵敏放大电路，其特征在于：主灵敏放大电路的输出A0和A1通过NMOS晶体管N4和N5决定锁存电路两条支路的放电电流大小；NMOS晶体管N6由锁存电路的使能信号ENP控制开关，决定锁存电路整体是否处于工作状态。

6.根据权利要求4所述的一种FLASH存储器灵敏放大电路，其特征在于：电路在开始执行读操作前，ENN1处于高电平，PMOS晶体管P0和P1关闭，主灵敏放大电路的两条支路都无电流；ENN2此时处于高电平，NMOS晶体管N7和N8开启，将NMOS晶体管N2和N3的源级电压拉到地端；ENP此时处于高电平，锁存电路的输出端Out0和Out1保持上一个周期的输出结果。

7.根据权利要求4所述的一种FLASH存储器灵敏放大电路，其特征在于：灵敏放大器电路开始执行读操作后，首先进入预充电阶段，预充电路开启，将NMOS晶体管N0和N1源级的电压预充到存储单元位线所需的读电压；开关S0和S1闭合，用于平衡保持两条支路的电压一致；ENN2从高电平切换为低电平，NMOS晶体管N7和N8晶体管关闭。

8.根据权利要求7所述的一种FLASH存储器灵敏放大电路，其特征在于：预充电结束后进入读取放大阶段，ENN1由高电平切换为低电平，主灵敏放大电路的PMOS晶体管P0和P1开启，开关S0和S1断开；PMOS晶体管P2和P3晶体管构成的电流镜结构将参考电流从P2所在支路复制到P3所在支路，通过比较参考电流和执行读操作的存储单元的读电流，决定A1的电压被拉高或拉低，从而形成和A0的电压差；ENP由高电平切换为低电平，打开PMOS晶体管P8、P9，将NMOS晶体管N2和N3的源级电压拉高至电源电压，为锁存阶段放电过程提供初始电压；同时，PMOS晶体管P6和P7打开，Out0和Out1的输出电压被拉高至电源电压。

9.根据权利要求8所述的一种FLASH存储器灵敏放大电路，其特征在于：主灵敏放大电路的输出A0和A1的电压稳定后读取放大阶段结束，进入锁存阶段；ENP由低电平切换至高电平，PMOS晶体管P6、P7、P8、P9关闭，NMOS晶体管N6开启；A0和A1的电压差导致通过NMOS晶体管N4和N5的放电电流不同，放电电流大的支路先到达低电平并关断NMOS晶体管N2和N3其中一个晶体管，打开PMOS晶体管P4和P5其中一个晶体管。

10.根据权利要求9所述的一种FLASH存储器灵敏放大电路，其特征在于：电容C0和C1在放电过程中保持主灵敏放大电路的输出A0和A1的电压稳定，防止通过NMOS晶体管N4和N5的寄生电容泄露电流影响锁存结果；最终稳定后，Out1输出读取的结果，Out0输出Out1的反相。