JPH11504768A - スプリットゲートとソース側注入を用いたｅｅｐｒｏｍ - Google Patents

Abstract

(57)【要約】 セクタとして形成されたメモリアレイを備えた半導体ＥＰＲＯＮセル（１０１）であって、各セクタは、単一の列、若しくはその制御ゲート（１０８）が共通に接続された列の群として形成されている。

Description

【発明の詳細な説明】 スプリットゲートとソース側注入を用いたＥＥＰＲＯＭ関連出願 本出願は、１９９４年２月９日に出願された米国特許出願第０８／１９３，７ ０７号の一部継続出願であり、前記米国特許出願は、１９９４年５月１７日に付 与された米国特許５，３１３，４２１号である１９９２年１月１４日に出願され た米国特許出願第０７／８２０，３６４号の分割出願である。技術分野 本発明は、半導体メモリセル及びアレイに関し、より詳しくは、電気的に消去 可能なプログラム可能リードオンリメモリに関する。背景技術 消去可能なプログラム可能リードオンリメモリ（ＥＰＲＯＭｓ）及び電気的に 消去可能なプログラム可能リードオンリメモリ（ＥＥＰＲＯＭｓ）は当業者には よく知られている。これらのメモリデバイスは、データを不揮発形式で記憶する ことができ、一方所望に応じて消去及び再書き込みすることもできる。ＥＥＰＲ ＯＭデバイスは、通常、この集積回路デバイスに紫外線をあてることによって消 去され、ＥＥＰＲＯＭデバイスは、電気的に消去される。 ある一つの形式のＥＥＰＲＯＭデバイスは、「スプリットゲート」電極と呼ば れるものを含み、このデバイスでは、コントロールゲートが、フローティングゲ ートの上に重なる第１の部分と、チャネルの上に直接重なる第２の部分とを含む 。このようなスプリットゲートの構造が、「ａ５−Ｖｏｌｔ−Ｏｎｌｙ−Ｆａｓ ｔ Ｐｒｏｇｒａｍｍａｂｌｅ Ｆｌａｓｈ ＥＥＰＲＯＭ Ｃｅｌｌ Ｗｉｔ ｈ ａ Ｄｏｕｂｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｐｌｉｔ−Ｇａｔｅ Ｓｔ ｒｕｃｔｕｒｅ」(１ ９９１年２月の、Ｅｌｅｖｅｎｔｈ ＩＥＥＥ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｋｓｈｏｐ，Ｊ．Ｖａｎ Ｈｏｕｄｔらによ る）に開示されており、この構造では、電荷がセルのソース側からフローティン グゲートに注入される。米国特許第４，６５２，８９７号明細書には、スプリッ トゲートを用いず、装置のソース側からフローティングゲートへの注入を行うＥ ＥＰＲＯＭデバイスが開示されている。 上述された米国特許第４，６５２，８９７号明細書に記載されているように、 メモリセルは、通常、当業者によく知られているようにアレイとして配列されて いる。ある一つの形式のそのようなアレイは、埋め込み拡散を用いており、ソー ス領域及びアレイ領域が絶縁材料からなるかなり厚い層によって覆われている。 これは、例えば、米国特許第４，１５１，０２０号、第４，１５１，０２１号、 第４，１８４，２０７号、及び第４，２７１，４２１号に例示されている。その ような埋め込み拡散デバイスは、仮想グランドアプローチを用いており、メモリ セルの第１の列のソースに接続されている列が、メモリセルの隣接する列のドレ インにも接続されている。 多くのＥＥＰＲＯＭデバイスでは、多結晶シリコンの２つの層が用いられてお り、一方の層は、フローティングゲートを形成するために用いられ、もう一方の 層はコントロールゲートの形成と電気的な接続部の形成とのために用いられ、他 のＥＥＰＲＯＭデバイスでは多結晶シリコンの３つの層が用いられている。例え ば、米国特許第４，３０２，７６６号には、フローティングゲートのための第１ の多結晶シリコン層と、コントロールゲートのための第２の多結晶シリコン層と 、セルを消去するときに用いるための第１の多結晶シリコン層の一部に消去窓を 介して接続された第３の多結晶シリコン層とが開示されている。米国特許第４， ３３１，９６８号は、また、消去ゲートを形成するための第３の多結晶シリコン 層を用いており、一方米国特許第４，４６２，０９０号では、第３の多結晶シリ コン層を用いてアドレスゲート電極を形成している。米国特許第４，５６１，０ ０４号及び第４，８０３，５２９号はまた、その特定の構成内で３個の多結晶シ リコン層を用いている。 日本国特許公告公報６１−１８１，１６８号は、フローティングゲートに対す る容量性結合を提供するために３個の多結晶シリコン層を用いている。日本国特 許公告公報６３−２６５，３９１号では、仮想グランドを用いた、埋め込み拡散 アレイが開示されている。 ヨーロッパ特許出願０３７３８３０号には、２つの多結晶シリコン層を用いた ＥＥＰＲＯＭが開示されており、第２の多結晶シリコン層は２つの部分を有し、 一方の部分は消去機能を提供し、もう一方の部分はステアリング機能を提供して いる。 「Ａ Ｎｅｗ Ｆｌａｓｈ Ｅｒａｓｅ ＥＥＰＲＯＭ Ｃｅｌｌ Ｗｉｔｈ ａ Ｓｉｄｅｗａｌｌ Ｓｅｌｅｃｔ−Ｇａｔｅ ｏｎ ｉｔｓ Ｓｏｕｒｃ ｅ Ｓｉｄｅ」（ＩＥＤＭ−８９−６０３、Ｋ． Ｎａｒｕｋらによる）及び米 国特許第４，７９４，５６５号明細書には、トランジスタのソース側に設けられ た側壁セレクトゲートを用いたＥＥＰＲＯＭが開示されている。 「ＥＥＰＲＯＭ Ｃｅｌｌ Ｗｉｔｈ Ｈｉｇｈ Ｇａｔｅ Ｉｎｊｅｃｔｉ ｏｎ Ｅｆｆｉｃｉｅｎｃｙ」（ＩＥＤＭ ８２−７４１、Ｍ．Ｋａｍｉｙａら による）、及び米国特許第４，６２２，６５６号明細書には、セレクトゲートの 下のチャネル領域を高濃度にドープし、フローティングゲートの下のチャネル領 域を低濃度にドープするか反対の導電型にドープすることにより、チャネル領域 の遷移部分での表面の大きな電位差を形成することによってプログラミング電圧 が低減されたＥＥＰ ＲＯＭデバイスが開示されている。 近年では、より一般的なドレイン側のチャネルホットエレクトロン(ＣＨＥ)機 構の代わりに、スプリットゲートのソース側ホットエレクトロンプログラミング を用いた、高いキャパシタンスのＦＬＡＳＣＨメモリデバイスを製造することに 注目が集められている。 その理由は、本来的により低い書き込み電力（ＣＨＥの１／１０若しくはそれ 以下の電力）を必要とすることにより、低電圧動作が容易となり、かつ増強され た並列化（パラレリズム）によって、より高い書き込み速度が達成されるからで ある。加えて、スプリットゲートの構造は、「過消去」に関連する問題（ＥＴＯ Ｘなどの１つのゲートを用いたＦＬＡＳＣＨメモリでの問題）を引き起こさず、 スプリットゲートのＣＨＥプログラミングデバイスでの消去動作の後にプログラ ミングを妨げることのある強い過消去を原因とするプログラミングの困難さを伴 わないということである。 このような利点に基づいて、サンディスク・コーポレイションは、サンディス クの専用の厚い酸化膜と共に集積化されたソース側注入を用いて、及びポリツー ポリ消去トンネル技術を用いて、スケーラビリティ及び信頼性が高く、消費電力 の低いプログラミングセルを達成する（Ｄ．Ｃ． Ｇｕｔｅｒｍａｎ、 Ｇ． Ｓａｍａｃｈｉａｓａ、 Ｙ． Ｆｏｎｇ ａｎｄ Ｅ． Ｈａｒａｒｉによる 米国特許第５，３１３，４２１号として）特許付与されたＦＬＡＳＣＨメモリセ ル及びそのアレイを有する。 スプリットゲート構造を用いる多重ビット記憶不揮発性セルの主要な概念は、 Ｇ．Ｓ． Ａｌｂｅｒｔｓ 及びＨ．Ｎ. Ｋｏｔｅｃｈａ（Ｍｕｌｔｉ−ｂｉ ｔ ｓｔｏｒｅａｇｅ ＦＥＴ ＥＡＲＯＭ ｃｅｌｌ，ＩＢＭ Ｔｅｃｈｎｉ ｃｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏｌ．２４ Ｎｏ．７Ａ、ｐ．３３１１、１９８１年１２月）に記載されてい る。この文献には、直列接続された２ポリ３トランジスタ素子セルが説明されて おり、中間のトランジスタのチャネルは、ポリ２コントロールゲート（セル選択 ゲートとしても働く）によって直接制御されており、両端の２個のトランジスタ のチャネルの各々は、対応するポリ１フローティングゲートによって制御されて いて、このポリ１フローティングゲートはコントロールゲートと容量性結合され ており、１つの物理的なセル構造内で複数のビットを実現している。 最近、１９９４ＩＥＤＭにおいて、Ｂｒｉｇｈｔ Ｍｉｃｒｏｅｌｃｔｒｏｎ ｉｃｓがＨｙｕｎｄａｉと共に、非接触型仮想グランドアレイ内に集積化された 同様の二重ビットスプリットゲートセルを提供し、このセルではソース側注入プ ログラミングが用いられている（Ｙ．Ｙ．Ｍａ及びＫ．Ｃｈａｎｇ、米国特許第 ５，２７８，４３９号（以下Ｍａアプローチと呼ぶ））。ＩＢＭアプローチとの １つの構造的な相違点は、コントロールゲートを接続する容量性結合が分離して いることであり、この容量性結合はポリ２によって形成され、選択ゲートはポリ ３によって形成されている。 Ｍａアプローチでは、極薄ポリ１ゲート酸化膜（約１００Å以下）を介してト ンネル効果によって駆動される「通常の」ネガティブコントロールゲートを用い ている。この消去方法は、幾つかの重大な制限をもたらしている。２つの記憶ト ランジスタのうちの１つを消去する場合、極薄酸化膜を介したドレインへのトン ネル効果に対してフローティングゲートが用いられ、ドレインを７Ｖにバイアス し、対応するコントロールゲートを−１０Ｖにバイアスすることによって行われ る。これらのラインの両方は、セレクトゲートに直交して設けられているので、 同時に消去されるセルのブロック（例えば、セクタ）がビットラインに沿ってい なければならず、これは、より一般的なワードライン（セレクトゲート）に沿っ たブロックと反するものであり、即ち、このセクタは列に沿ったものでなければ ならず、従って行に沿ったものではない（例えば、セクタは、１つのビットライ ン／拡散領域をまたぐ２列のフローティングゲートからなり、左側セルのフロー ティングゲートペアの右側のフローティングゲートと、右側セルのローティング ゲートペアの左側のフローティングゲートとを含む）。 これによって、Ｍａアプローチに以下のような欠点がもたらされる。 （１）列セクタアーキテクチャに限定される、即ち、より高速の読み出し性能の 行に沿ったセクタアーキテクチャを支持できない（従って１つのセクタ内で、消 去アノードと対応するコントロールゲートとが、行ラインの方向と直交して設け られ、これによって、そのセクタ内の多数のセルに同時にアクセスできる、行に 沿ったセクタの「がっしりとした」並列実施が妨げられる。 （２）以下の制限をもたらす約１００Åの極薄のトンネル酸化膜が必要となる。 ＊利用可能な酸化膜の厚さの制限値を押し上げることに関するスケーリングの限 定と、それに応じた適切な結合容量を保つために必要な面積の増加とであり、こ れはそのような薄い酸化膜の単位面積当たりの本来的に高いキャパシタンスと相 容れないものである。 ＊極薄酸化膜を、拡散アノードに隣接する基板の強い電界に関連する寄生のバン ドツーバンドトンネリング／ホール注入と共に用いることにより本来的に存在す る無数の潜在的な保持／信頼性の問題。 ＊バンドツーバンド注入問題を制限し、プロセス及び回路の複雑さをもたらし、 潜在的なレイアウト面積を更に必要とすることをもたらすコントロールゲートに 対する負のバイアスの必要性。発明の開示 本発明の技術に基づけば、ソース側注入を用いた新規なメモリセルがもたらさ れる。ソース側注入によって、非常に微少なプログラミング電流を用いたプログ ラムが可能となる。所望に応じて、本発明に基づけば、列に沿ったプログラムさ れるべきセルが、同時にプログラムされ、これは各セルをプログラムするために 必要な電流が少ないので、どのような所望のプログラミング動作に対しても許容 出来ないほど大きなプログラミング電圧を必要とすることがない。本発明の或る 実施例では、メモリアレイはセクタから構成されていて、各セクタはそのコント ロールゲートが共通に接続された一列の若しくは複数の列のセルから構成されて いる。或る実施例では、ワードラインに対するデータをシリアルにシフトインす るために、行デコーダの代わりに高速シフトレジスタが用いられていて、１つの セクタの各ワードラインに対する全てのデータがそのシリアルローディングが終 了した時にシフトレジスタに含まれている。或る実施例では、パラレルロードバ ッファレジスタを用いて更に高速化が達成され、このパラレルロードバッファレ ジスタは、高速シフトレジスタからパラレルにデータを受け取り、このデータを 書き込み動作の間保持し、次の書き込み動作に用いるための書き込み動作の間に シリアルにロードされたデータをシフトレジスタが受け取ることのできるように する。或る実施例では、ベリファイが１つの列の全てのプログラムされるべきセ ルに対してパラレルに行われ、ビットラインの電流がモニタされる。全てのプロ グラムされるべきセルが適切にプログラムされていると、ビットラインの電流は 概ね０である。ビットラインの電流が検出されたときは、もう一度書き込み動作 がそのセクタの全てのセルに対して行われ、更にベリファイ動作が実行される。 この書き込み／ベリファイ動作は、ビットラインの電流が概ね０であることが検 出されて、ベリファイ が良好に行われるまで繰り返される。 本発明に基づいて構成された新規なセルの目的は、以下のプログラミングの制 限を解消することである。 １．プログラミングに必要とされる高いチャネル電流（電力） ２．消去のレベルが増加すると共に増加する高いドレイン電圧 ３．高濃度のチャネルへのドーピングよって増加するプログラミング効率に関連 する読み出し性能の低下 ４．プログラミングの目標とされるセルと目標とされてはいないがその電圧が印 加されるセルとを含めたそのバイアス電圧が印加されるセルの高いドレインバイ アス電圧を保持することに関連するプログラムの損耗 本発明の他の実施例では、３ポリ３トランジスタ直列接続セルを用いた複数ビ ットメモリセルが開示されており、中央のトランジスタのチャネルはポリ３コン トロールゲート（セルセレクトゲート及び消去アノードとしても働く）によって 直接制御され、両端のトランジスタの各チャネルが、対応するポリ１フローティ ングゲートによって制御され、このポリ１フローティングゲートは、ポリ２コン トロール若しくはステアリングゲートに容量性結合によって接続されており、こ れによって１つの物理的なセル構造内での複数のビットが実現される。 複数ビットのセルは、２個のフローティングゲート部分に由来して１つのメモ リセル当たり２つのビットを含み、２個のフローティングゲートの各々は、それ 自体のコントロールゲート（仮想グランドアレイでは、ビットラインと平行に延 在する）と、その間に物理的に配置された１つの選択ゲートとを占有する（仮想 グランドアレイでは、ビットラインと直交して延在する）。拡散ＢＮ＋ソース／ ドレインは、セレクトゲート／トランスファチャネルに隣接する両側のチャネル エッジにおいて２つのフローティングゲートをまたぐ。 １つのフローティングゲートを備えたセルとは異なり、直列接続された２つの フローティングゲートが設けられているので、各フローティングゲートのプログ ラムされた閾値電圧のレベルは、読み出し可能となるように（東芝のＮＡＮＤセ ルと同じように）その上限値までに制限されなければならない。このようにして 、一方のフローティングゲートのチャネルが、もう一方のフローティングゲート の状態を読み出す間に、その対応するコントロールゲートに適切なバイアス電圧 が印加されて無条件に（即ち、その記憶された状態と無関係に）ターンオンされ る。図面の簡単な説明 第１ａ図、第１ｂ図及び第１ｃ図は、各々、本発明のある実施例のセルレイア ウト、断面図、及び等価回路を表している。 第１ｄ図は、第１ａ図から第１ｃ図に例示された複数のセルからなるアレイの ある実施例の平面図である。 第１ｅ図は、適切な制御回路を備えたセクタによって構成されたメモリアレイ のブロック図である。 第１ｆ図は、第１ｅ図に例示されたセクタによって構成されたメモリアレイの 或る実施例の動作を表す図である。 第１ｇ図は、第１ａ図から第１ｃ図に表されたセルを用いた他の実施例を表す 平面図である。 第２ａ図は、第１ｂ図と同様の本発明の他の実施例を表す断面図である。 第２ｂ図は、第２ａ図の断面図に表されたセルを用いて構成されたメモリセル のアレイのある実施例の平面図である。 第２ｃ図は、第２ｂ図に例示されたアレイの構造及び動作条件を表す図である 。 第３図は、第１ｂ図のメモリセルの動作を表すグラフである。 第４図は、第５図のデバイスのチャネルに沿った電界分布を表す図である。 第５図は、本発明の２ポリセルのある実施例の断面図である。 第６図は、本発明の２ポリセルの他の実施例の断面図である。 第７ａ図、本発明のある実施例に基づいて用いられたプロセスシーケンスの一 部を表す平面図である。 第７ｂ図は、第７ａ図の平面図に表された実施例の断面図である。 第８図は、本発明の方法に基づいて使用されるのに適した製造過程を表す断面 図である。 第９ａ図及び第９ｂ図は、各々、本発明の複数ビットのメモリセル構造のある 実施例の平面図及び断面図である。 第１０ａ図は、本発明の１つの複数ビットセルの模式図である。 第１０ｂ図は、第９ａ図及び第９ｂ図に例示されたような本発明の複数ビット のメモリセルのアレイのある実施例を表す回路図である。 第１０ｃ図は、第１０ｂ図に例示されたセルのアレイの実施例と、ビットライ ン及びステアリングラインの両方のためのセグメントデコードトランジスタマト リクスの回路図である。 第１１ａ図から第１１ｅ図は、詳細な平面図及び詳細な断面図である。 第１２ａ図から第１２ｆ図は、本発明に基づく複数ビットのメモリセルを製造 するのに用いるために適した製造過程を表す断面図である。発明を実施するための最良の形態 ある実施例のセルのレイアウト、断面図、及び等価回路が、第１ａ図、第１ｂ 図、及び第１ｃ図に、各々、表されている。第１ａ図、第１ｂ図、及び第１ｃ図 では、同じ参照番号が用いられている。第１ｄ図の断面図として表された、本発 明の新規なＥＥＰＲＯＭセルのこの実施例は、埋め込みソース領域１０２と、埋 め込みドレイン領域１０とを含み、この 領域は、各々、比較的厚い誘電体層１０４及び１０５によって埋め込まれている 。チャネル領域１０６は、２つの部分に分割されており、第１の部分１０６−１ は、選択ゲートを構成す第３の多結晶シリコン層１０９の影響を受け、第２の部 分１０６−２は、第２の多結晶シリコン層からなるコントロールゲート１０８の 影響を受ける第１の多結晶シリコン層から形成されたフローティングゲート１０ ７の影響を受ける。当業者には良く知られているように、例えば熱成長された酸 化膜からなる適切な誘電体層が、チャネル１０６と、多結晶シリコン層１０９と 、多結晶シリコン層１０７との間に設けられている。同様に、酸化膜若しくは酸 化膜と窒化膜の組み合わせからなる適切な誘電体層は、３つの多結晶シリコン層 の間に形成されている。多結晶金属シリサイドが、多結晶シリコン層１０８及び １０９の１つ若しくは両方の代わりに用いられてもよい。所望に応じて、高濃度 にドープされたＰ＋領域１２０が、埋め込みドレイン領域１０３に隣接したチャ ネル１０６−２内に設けられてもよい。この領域１２０は、例えば、チャネル１ ０６−２を含むメモリトランジスタの閾値電圧Ｖｔを設定するために二重拡散さ れたＭＯＳ（ＤＭＯＳ）領域として形成される。これにより、１０６−１と１０ ６−２との間のギャップの近傍のゲート酸化膜に捕獲されたたくさんの電荷が、 プログラミングサイクルの数を増加させる場合でさえも、安定した閾値電圧がも たらされる。 第１ｂ図の実施例に関連する動作条件及び動作レベルの１つの例が、表１に例 示されている。高い効率のプログラミングが、フローティングゲートの下のチャ ネル１０６−２の高電界領域を同時に生み出せることによって達成され、この高 電界領域の同時的な発生は、表１のバイアス条件のもとで、低いチャネル電流を 保持しながらチャネル１０６−１と１０６−２との間のギャップの近傍で発生す る（理論的には上述された ＫａｍｉｙａのＩＥＤＭ出版物を参照されたい）。この高電界は、チャネル１０ ６−２のソース側の近くのフローティングゲート１０７への電子の注入を引き起 こすので、このタイプの動作は、「ソース側」注入と呼ばれる。このメカニズム は、高い効率、より低いプログラミング電力を、チャネルの閾値ＶＴ_p3付近での バイアス動作を用いたワードライン１０９のスロットリング（ｔｈｒｏｔｔｌｉ ｎｇ）による低いチャネル電流を保持することにより、達成する。このタイプの 動作の主な原因は、フローティングゲートの下のフローティングゲートチャネル １０６−２内の高い加速状態に対して（実際に電界が髭状に生じている）、プロ グラミング性能を低下させずに高性能の読み出しがもたらさせるということであ る。この原因は、チャネル１０６−９の選択トランジスタの非常に弱い加速状態 が、上述されたスロットリングによって達成され、ポリ３／ポリ１ギャップの近 傍内に強い電界が形成されるからである。これらの電界は、電子を十分なエネル ギーレベル（例えば、３．１ｅＶ以上）に加速し、電子が、フローティングゲー ト１０７のソース側のＳｉ／Ｓｉｏのインタフェース障壁を乗り越える。更に、 チャネル１０６の表面よりも上に電子を加速する電界の成分（即ち、Ｓｉ／Ｓｉ ｏ表面に直交する成分）が存在し、従ってフローティングゲート１０７への注入 が増強される。 この強電界状態を形成することにより、読み出し性能に対する不利益は生じな い。この点は、従来のドレイン側のプログラミングとは明らかな相違をなすもの であり、従来のドレイン側プログラミングでは、高い効率のプログラミングのた めには、強いチャネルの飽和が必要とされ、これにより、フローティングゲート のチャネルの高電界による駆動、強い過消去、若しくは弱くターンオンされた直 列接続された選択トランジスタが回避されてきた。これらのドレイン側のプログ ラミングに関する 問題点によって、大きいチャネル電流、過消去に対する配慮、潜在的な高いドレ イン電圧、及び望ましくない電界（ドレイン側の表面の下のチャネルを除去する 可能性があり、電子をフローティングゲートから下向きに駆動する電界）がもた らされていた。 従って、本発明の技術に基づけば、１０^-5から１０^-3の範囲のプログラミング 効率（Ｉ_G／Ｉ_D）が可能であり、プログラミングの間にＩ_Dは１ｍＡの程度であ り、これは、従来のドレイン側のプログラミングに比べ２桁若しくは３桁小さい 値である。これによって、１００倍の個数のメモリセルをパラレルにプログラミ ングすることができ、非常に高速なシステムレベルのプログラミングの可能性が もたらされ、従って従来のドレイン側のプログラミングに比較して１００倍の有 効なプログラミング速度が達成される。 本発明のセルの主な特徴は、選択機能を（この場合は第１ｂ図のポリ３選択ト ランジスタ１１０を）、ステアリング機能（ポリ２のコントロールゲート１０８ ）から切り離した点にある。これにより、プログラミングの間、ポリ３ワードラ イン１０９（ＶＴ_p3よりも僅かに高い値にバイアスされた）のバイアスを介した セルのセルのセレクト／ドレイン電流のスロットリングの制御が別個に行われ、 フローティングゲート１０７での強い正の電圧結合（ポリ２コントロールゲート １０８の電位を例えば約１２ボルトの高い電圧に上昇させることによる）が可能 となる。更に、本発明の技術に基づけば、ドレイン電圧が、ステアリング及びセ レクトトランジスタの電圧レベルと別個に調節されるので、プログラミングを最 適化できる。 読み出しの間、本発明のデカップリング（切り離し）構造によって、２つの重 要な利点と、１つの魅力的な副次的効果がもたらされる。 １．コントロールゲート１０８を、メモリの状態の検出のために最適な電圧レベ ルに設定できること、即ち、プログラムされた状態と消去された状態の両方に対 する最も平衡のとれた参照（レファレンス）ポイント。この独立性は、従来のセ ルと対照的であり、コントロールゲートは、セレクトトランジスタとしても働き 、セレクト（選択）と一致する電圧レベル（例えば、Ｖｃｃ＝５ｖ±１０％）を 設定する。 ２．固定された（一定に保たれた）参照電圧（リファレンス電圧）によって改良 された余裕が、ワードラインのバイアスレベルに対して本質的に±１０％のＶｃ ｃの変動を除去すること（このことのみによっても、フローティングゲートのメ モリのウィンドウを約０．６ボルト改善できる）。 ３．上述されたコントロールゲートの電圧バイアスを別個に設定できることの副 次的な効果は、複数の状態に（即ち、従来の２つの状態以上に） エンコードされたデータに対するメモリセルを再び参照するための簡単な方法が 可能となるということである。例えば、セルが３つのレベルの状態にエンコード されていた場合（論理１：強く消去された／高い導電性の状態、論理２：部分的 にプログラムされた／弱い導通状態、論理３：強くプログラムされた状態）、コ ントロールゲートの電圧は、２パス読み出し方法によって２つの異なるレベルに 設定される。例えば、第１のパス読み出しでは、コントロールゲートの電圧は、 およそ０ボルトに設定され、論理１の状態と、論理２若しくは論理３の状態とを 識別する。第２のパス読み出しでは、コントロール／ゲート電圧が、約２ボルト に設定され、論理３の状態と、論理１の状態若しくは論理２の状態とを識別する 。この２つのパス読み出しの情報を組み合わせることにより（例えば、表２に基 づいて）、３状態セルのはじめの状態が復元される。このバイアスは、センス増 幅器の基準セルを考慮せずに行えるので、１つのセンス増幅器／リファレンスセ ル回路が、複数のパス読み出し方法によって、異なる状態を検出することができ るようになる。 表１に例示された消去動作／バイアス条件に対する２つのオプションが、２つ の異なる集合の考察から生ずる。第１のオプションは、ポリ２コントロールゲー ト１０８を強い負の電圧に到達させ、ポリ３ワードライン１０９を低い電圧（例 えば、０Ｖから５Ｖ）に保持する。これは、望ましいことであり、その理由はワ ードラインとそのデコーダとが、高い性能を有するものであることが望ましく、 かつ高い密度で設定された要求のもとで何度も繰り返され、高い電圧のワードラ インを要求することがより困難となり、実際の資源が消費されるからである。一 方、ポリ２コントロール若しくはステアリングゲート１０８は、複数のワードラ インに対して共通にされ（例えば、１つのセクタが４個若しくはそれ以上のワー ドラインを有し）、実際の資源に対する要求を少なくし、性能に対する影響を最 小にする。このアプローチの生じうる得る欠点として、正及び負の極性の高い電 圧の回路を保持するためのプロセス及びデバイスに対する必須要件と、チャネル がグランド電位に若しくはグランド電位の付近に保持されていることによりステ アリングを増強出来ない（即ち、大きい負の電位にすることができない）といっ た低減されたステアリングの効率とがある。 ポリ２は、３つの動作の全ての間でステアリング電極としてのみ用いられると いうことが注目される。ポリ３は、Ｘデコーダに接続されたワードラインであり 、（消去オブション以外では）０Ｖから５Ｖのみを検出し、そのキャパシタンス はかなり小さい値にされている。書き込み及び消去動作は、読み出し動作に比べ 低速であり、ＤＣ電流をドレインに流す必要がないので、ポリ２に＋５Ｖと−１ ７Ｖを与えることは比較的容易である。−１７Ｖは、消去動作において高い電圧 のＰＭＯＳを必要とせず、ポリ３に＋５Ｖを与えることが、消去動作の間にポリ ２に必要とされる最大の負の電圧を低減することを援助する。 消去動作のために高い電圧のワードラインのバイアスを用いる第２のオプショ ンは、上述された２つの起こり得る欠点を解消するが、しかし、高性能の高密度 で配置されたワードライン／ドライバに、高い電圧の必要性を与える。 第１ｄ図は、第１ａ図から第１ｃ図に関して説明されたように構成された複数 のセルからなるアレイの或る実施例の平面図であり、等しい参照番号が用いられ ている。図示されているように、チャネルストップ領域には参照符号１８０が付 されている。 第１ｅ図は、第１ｄ図の平面図に例示されたものと同様のメモリアレイのブロ ック図であり、適切な制御回路を備えたセクタによって構成されている。セクタ によって構成されたそのようなメモリアレイのある実施例の動作が、第１ｆ図に 例示されており、以下の記号が用いられている。 ＦＬＴ＝フロート Ｖ_DE＝ビットライン消去電圧 Ｖ_WE＝ワードライン消去電圧 ＤＩ＝データイン ＤＩＶ＝ベリファイ動作中のデータイン Ｖ_CEU＝選択されていないコントロールゲートの消去電圧 Ｖ_CE＝選択されたコントロールゲートの消去電圧 Ｓ．Ａ．＝センス増幅器 Ｖ_CM＝コントロールゲートの余裕電圧（ベリファイ動作中の） Ｖ_CP＝コントロールゲートのプログラミング電圧 Ｖ_CR＝コントロールゲートの読み出し電圧 Ｖ_CE＝コントロールゲートの消去電圧 第１ｅ図及び第１ｆ図に例示されているように、この実施例では、セ クタは、共通に接続されたコントロールゲートを備えた列の集合若しくは１つの 列によって構成されている。これによって、行デコーダの代わりに高速シフトレ ジスタを用いて、ワードラインに対する列データの全体のブロックに、シリアル ローリングの完了時にシフトレジスタに保持されている各ワードラインに対する データを、シリアルにシフトインすることができる。そのような高速シフトレジ スタを用いることにより、通常は１つの行デコーダによって実行される２つのエ ンコーディング及びラッチ機能を行うことによって、集積回路の回路面積を節約 することができる。更に、高速シフトレジスタからパラレルにデータを受け取り 、書き込み動作の間にそのデータを保持するパラレルロードされたバッファレジ スタを含むことによって、速度が改善される。書き込み動作が、バッファレジス タ内に記憶されたデータに基づいて行われている間に、高速シリアルシフトレジ スタは、次の書き込み動作のためにバッファレジスタへ続いて伝達されるデータ の次のブロックを受け取る。本発明の或る実施例では、各セクタは、複数のタグ された（tagged）セクタの消去のための準備中のセクタを、タグするための関連 した１つのラッチを有する。 本発明のある実施例では、セクタは４個のセルの列からなる集合として形成さ れており、各列は共通のコントロールゲート及び対応するセクタラッチとを備え た線２４ビット長を有する。この実施例では、プログラミングのベリファイは、 １つの列の全てのプログラムされるべきセルに対してパラレルに実行される。論 理ゼロ状態のセルは、０Ｖのワードラインを有し、論理１状態のセルは、正の電 圧、例えば５Ｖのワードラインを有する。コントロールゲート及びドレインの電 圧が、ベリファイレベルまで低下され、適切な余裕のテストが行われ、ビットラ インの電流がモニタリングされる。プログラミングされるべき全てのセルが適切 にプログラムされているとき、ビットラインの電流は０もしくは概ね０となる。 ビットラインの電流が０もしくは概ね０ではないとき、その列内のプログラミン グされるセルの１つもしくは複数が適切にプログラミングされていないことがわ かり、もう一度書き込み動作が列全体に実行され、書き込まれるべきセルのうち の正しくプログラムされていないセルに再び書き込みが行われることが確実とさ れる。もう一度ベリファイ過程が行われ、その列が適切にプログラムされたこと がベリファイされる。 第１Ｂ図の断面図に表された構造を製造するのに適した過程のある実施例が以 下に説明される。この実施例は、仮想グランドを用いたときアイソプレーナ酸化 膜を用いる必要がないので非常に小さい面積内で実行することができ、これによ り拡散領域もしくは多結晶シリコンによって覆われていないその他の部分内にア イソレーションインプラントを配置することができ、ポリ１によって覆われてい ないフィールド絶縁領域内のＳＡＭＯＳに関連する基板がへこむ可能性が除去さ れる。これは、例えば、以下の方法によって達成される。 １．縦方向の帯状部分内にＢＮ⁺ビットラインを形成する。ＢＮ⁺の上に約１５０ ０Åの酸化膜を形成し、さらに約２００から３００Åのゲート酸化膜を形成する 。 ２．第７Ａ図及び第７Ｂ図に例示しているように、ポリ１を適切な導電率で形成 し、ＢＮ⁺拡散領域と直交する横方向の帯状部分としてエッチングする。ポリ１ の隣接する帯状部分の間の空間を、ＣＶＤ方法及びそれに続くエッチバックによ って形成された酸化膜で満たす。この方法は、フィールド絶縁領域を保護し、所 望に応じて、あらかじめ、ボロンのチャネルストップが注入されていてもよい。 上述された過程の過程１及び過程２の代わりに行われる過程として、 初めに絶縁酸化膜からなる横方向の帯状部分を形成し、次に、絶縁酸化膜の隣接 する帯状部分の間の横方向の溝を、Ｐ１を形成し次にＲＩＥ内でエッチバックす ることによって、充填しかつ平坦化する過程が用いられる。 ３．ポリ１の帯状部分を覆う、約３００から５００ÅのＯＮＯなどの厚い誘電体 層１４０を形成する。 ４．ポリ２を形成し、適切な厚みの誘電体層（例えば、ＣＶＤによって高密度に 形成された約２０００から３０００Åの酸化膜）を形成する。この酸化膜及びそ の下のポリ２を、ビットライン（ＢＮ⁺）の拡散領域と平行な長寸の縦方向の帯 状部分としてエッチングする。 ５．ポリ２のエッジに沿って酸化膜スペーサ６２を形成し、露出されたポリ１（ すなわち、ポリ２もしくはスペーサによって覆われていないポリ１）をエッチン グにより除去することで、フローティングゲートを画定するためにこれらのスペ ーサのエッジを用いる）。 ６．１９８９年３月１５日に出願された米国特許出願第３２３，７７９号に開示 されているような通常の方法で、ポリ１の露出されたエッジの上にトンネル消去 酸化膜と、セレクトトランジスタのチャネルの上にゲート酸化膜を形成する（第 １Ｂ図のチャネル１０６−１）。 ７．ポリ３もしくはポリシリサイドを形成し、横方向の帯状部分としてワードラ インを形成する。 予め形成された埋め込み拡散を用いない仮想グランドのセルを達成するための 他の実施例が、以下に説明される。ステップ１のＢＮ＋の代わりに、ステップ６ の後にフォトレジスト（ＰＲ）によってマスクされた砒素ソース／ドレインイン プラント１０３ａが用いられ、これは、ポリ１（１０７）の積層体が形成された 後に、ポリ２の一方のエッジと自動整合しているが、もう一方のエッジに沿った 注入されていない領域をポ リ３によって制御された選択トランジスタのチャネルとして残す（第８図）。以 前にポリ１の帯状部分の間に形成された絶縁酸化膜は、基板に凹みを形成しない ように自動整合されたポリ２／１の積層体のエッチングに耐えるだけの十分な厚 みを有するが、この積層体のエッチングの後に、ソース・ドレインの注入のため に基板を露出するよう除去されるように薄いものである。これによって、横方向 のスケーリングを容易にする砒素の接合部の熱的な駆動を低減するという利点が もたらされる。本発明のその他の過程は、前述された実施例と等しい。 要約すると、本発明の新規のセルによって以下の利点がもたらされる。 ＊非常に小さいプログラミング電流 ＊高い電圧の必要性を除去する低いプログラミングのためのドレイン電圧 ＊高いレベルの消去に対するプログラム可能性の免疫 ＊プログラム状態と消去状態の両方に対する最適化された読み出しのためのメモ リ状態の調節可能性 ＊ステアリング要素のばらつきを±１０％のＶｃｃの感度まで減少させたことに よる改良された余裕 ＊全く低い電圧のワードライン／デコーダの実現可能性 ＊複数の状態のセルの検出を容易にしたこと ＊ドレイン領域での分離された閾値制御領域を設けることによる、捕獲によるホ ットエレクトロンのソース側のプログラミングの発生の低減 第１ｄ図に例示されたものと等しいが、行に沿ったセクタ構造を形成するため に第１ｂ図に例示されたセルの実施例を用いている第２のアレイの実施例が、第 １ｇ図に例示されている。１つのセクタは、この場合には４個の行からなる集合 から構成されていて、これらの行は同時に消去される。この行に沿ったセクタ構 造に対して、消去動作では表１のオ プション２が用いられ、セクタの全てのポリ３ワードラインを高い電圧に駆動す る。ポリ２ステアリングゲートは、Ｎ個のセクタからなる１つの集合において共 通であり、ここでＮは、１から、メモリアレイの全体の寸法までの値をとる。同 様に、ＢＮ⁺列は、アレイの全長にわたって連続して広がっているか、より短い 長さの、ローカルな列の集合に分割されていてもよい。これらは、さらに他のレ ベルのデコーディングによって駆動されているセレクトトランジスタを介してグ ローバルな（アレイの全長の）列に接続されている。ローカルな列は、１からＮ 個までのセクタからなる。好ましい実施例では、ローカルな列は、ポリ２ステア リングゲートと等しい個数のセクタに亘って広がっている。ローカルな列及びポ リ２ステアリングゲートにがまたがったセクタの好ましい個数Ｎは、およそ８で ある。この理由は、Ｎが８に満たない場合、ローカルな列のセクションのデバイ スと、ポリ２ステアリングゲートのルーティングとの重なる面積が、アレイ上に 配置されたセルの面積に対して高い割合を占め、Ｎが８よりも大きい場合に、ロ ーカルな列とポリ２ステアリングゲートとを備えている利点が打ち消されるから である。 これらの利点は、（１）ビットラインのキャパシタンスが低減されることによ り、読み出し性能が改善されること、（２）Ｎセクタグループ内の１つのセクタ をプログラミングする時に、選択されていないセクタにドレインとステアリング 電極の高い電圧が繰り返し印加されることが低減され、それに関連する潜在的な 妨害的な現象が低減されること、(３)アレイに関連する故障の制限が高められ、 これによりそれら故障を直すための効率が増加すること、である。読み出し若し くはプログラミングの間の読み出し、プログラミング、及び選択されていない状 態が、表１に表されている。選択されたセクタ内の選択された行のポリ３ワード ラインは、導通状態となり、読み出し動作では５Ｖ、プログラミングのた めにはおよそ１Ｖとなる。同時に、ドレインとソース間のバイアス状態が、その 列に与えられ、プログラミングのためには約５Ｖの、読み出しのためには約１． ０から１．５Ｖの状態となる。ある実施例では、１つの選択された行のその他の ビットも同時にプログラムされ、これにより、１つの選択された行内の全てのビ ットが、２つのプログラミング動作を用いてプログラムされるようになる。同様 に、この他の実施例では、選択された行の他のビットが、同時に読み出し（ベリ ファイ）され、これにより選択された行の全てのビットが２つの読み出し（また はベリファイ）動作を用いて読み出される（ベリファイされる）ことができるよ うになる。 そのセクタの１つの行の読み出し若しくは書き込みが終わると、次の行が選択 され、同様なことが、セクタの最後まで繰り返される。このようにしてもたらさ れた行に沿ったセクタ構造及びアレイ動作は、第１の実施例の列に沿ったセクタ 構造よりもより一般的であり、従って、その動作もより伝統的なものである。本 発明の両方の実施例は、それ事態の消費電力は低く、しかしその代わり、行に沿 ったセクタ構造の実施例は、並列書き込み及びベリファイ機能を支持するための データレジスタによる十分な補充が必要となる。 第２ａ図は、埋め込まれた形式の領域を用いていない本発明の他のアレイの実 施例を表している。即ち、ソース領域１０２とドレイン領域１０３とは、通常の 方法によって形成され、第１ｂ図の実施例におけるように厚い誘電体層によって 埋め込まれてはいない。第２ａでは、典型的なアレイ構造の断面に沿った複数の メモリセルが例示されており、第１ｂ図の対応する構造に対応する参照符号が、 これらの要素に付されている。表３は、この第２ａ図の実施例に適した動作条件 の１つの例を表している。これは、埋め込み拡散セルに比べより伝統的なセルの 製造方法 であり、ソース／ドレイン拡散領域は、全ての多結晶シリコン構造が形成された 後に形成される。この方法では、２個のセルごとに金属ビットラインに対する１ つのドレイン接触部が必要となり、同じレイアウトの埋め込み拡散セルに比べ約 ３０％から５０％大きくなる。その他の点では、この第２の実施例は、第１ｂ図 の埋め込み拡散型の実施例に対して述べられたものと等しい利点を提供する。 第２ｂ図は、第２ａ図に関して説明されたメモリセルのアレイのある実施例の 平面図である。 第２ｃ図は、適切な動作条件と電圧とが、示された、セクタ内の１つのメモリ アレイとして構成されたものを表す等価回路である。１つのセクタとして構成さ れたアレイに対する好適な実施例は、対応するポリ２ステアリングゲートとソー スラインに沿った、１つのセクタの部分としてのソースラインをまたぐ２つのワ ードラインを用いている。全体の１つのセンタは、そのような組み合わせ（即ち 、各々のワードラインが、１２８のバイトのオーバヘッドセルを含み、２つのソ ースラインをまたぐ、そのようなペアの２つ、若しくは４つのワードラインが、 １つのセクタを構成する）の複数のものから構成されている。 第２ｃ図の実施例に表されているように、ステアリングラインは、ソースライ ンのように、１つのセクタ（即ち、同じ集合に分類されかつ共通のドライバによ って駆動されている行ラインからなる１つのセクタ）内で互いに接続されている 。ここで説明されている実施例は、書き込まれるべきセクタへの書き込み動作を 制限し、ビットラインのバイアス条件（読み出し動作の時には２．５Ｖ、可能ま 書き込み動作の間には約５Ｖ）が、セルに対して妨害をすることがなく、その理 由は、このバイアスがセルの選択トランジスタ側に供給され、フローティングゲ ート側に供給されないからである。２状態のセルでは、セルを論理１に書き込む ために、ビットラインは０Ｖに保たれ、セルがソース側注入によってプログラム される。逆に、書き込みを禁止するためには、ビットラインが高い電圧（通常は 約５Ｖ）に保たれ、これによりチャネルが遮断（カットオフ）され、セルが消去 された状態に保たれる。 セクタの消去は、選択されたセクタをタグ（ｔａｇ）し、対応する行ラインを フローティングゲートが所望の消去されたレベルに消去されるのに十分に高い電 圧まで上昇させて行われる。 ソース側注入に関連する低いプログラミング電流（セルごとに約１から５μＡ ）のために、密度の高い並列プログラミングが実現され、例えば、約１０００個 の行全体のセルが、約１から５ｎＡ未満の全体の電流での一回の動作でプログラ ムされ、これにより、従来のドレイン側プログラミングアレイに比べ１００倍も 効率の高いプログラミングが行われる。 第３図は、選択トランジスタ１１０のＶP2をその閾値電圧に保った状態での、 ポリ１ゲート電圧（ＶPOLY１）の関数としての第１Ｂ図のポリ１ゲート１０７へ のゲート電流（その測定を可能にするために第３図のテスト装置ではフロート状 態にされていない）を表すグラフである。このように、第１図のチャネル１０６ 内での電圧降下のほとんどは、セレクトトランジスタ１１０のゲート１０９のチ ャネル部分１０６−１で生じ、このチャネルで加速された電子が、フローティン グゲート１０７へ注入される。第３図から、この装置のホットエレクトロンプロ グラミング注入の効率が、著しく高いということがわかる。 第１Ａ図から第１Ｂ図の実施例に基づく構造を製造するために適した方法の様 々な実施例が以下に説明される。本発明の出願人であるサンディスクに譲渡され た継続中の米国特許出願第３２３，７７９号（１９８９年３月１５日に出願され 、米国特許第５，０７０，０３２号として付与された）が参照される。本出願の 明細書中で上述された製造方法もまた参照される。使用されるスターティング基 板は、例えばＰ型基板（もしくはＮ型基板内のＰ型ウェル領域）である。酸化膜 が形成され、次に窒化シリコン膜が形成される。次に、窒化シリコン膜がパター ン化されて、Ｎ＋ソース領域及びＮ＋ドレイン領域が形成される部分を露出する 。次に、Ｎ＋ソース領域及びＮ＋ドレイン領域が、例えば約１×１０²⁰ｃｍ^-3の 濃度で砒素のイオン注入によって形成される。次に、このウェハが酸化されて、 酸化膜１０４及び１０５が形成され、ソース領域及びドレイン領域１０２及び１ ０３が埋め込まれる。第２Ａ図の実施例では、この酸化過程が用いられる。した がってソース領域及びドレイン領域が埋め込まれないことに注意されたい。その かわり、このソース領域及びドレイン領域は、従来のように、全ての多結晶シリ コン層が形成された後に形成される。 次に、窒化膜の残りの部分が除去され、チャネル領域１０６−１及び１０６− ２を覆う酸化膜が除去される。チャネル領域１０６−１及び１０６−２を覆う、 例えば、厚さ１５０Åから３００Åの新たなゲート酸化膜が形成され、所望の閾 値電圧（例えば、約−１Ｖから＋１Ｖ）に注入されて形成される。次に、多結晶 シリコンがウェハの上に形成されてパターン化され、フローティングゲート領域 １０７が形成される。 所望に応じて、多結晶シリコンが水平方向のストリップ（帯状部分）としてパ ターン化され（第１Ａ図の方向に）、第２の多結晶シリコンのパターン化と同時 に水平方向に延在するパターンとして形成される。これについては以下に説明さ れる。多結晶シリコン層１０７の形成の後に、酸化膜もしくは酸化膜／窒化膜の 誘電体層が多結晶シリコン層１０７の残りの部分の上に形成される。 次に、第２の多結晶シリコン層１０８が形成され、例えば約３０Å／ｃｍ²の 所望の導電率にまでロープされる。次に、第２の多結晶シリコン層が（再び、第 １Ａ図の方向で）縦方向のストリップとしてパターン化される。横方向の多結晶 シリコン層１０７があらかじめ形成されていない場合、このパターン化過程は、 第１の多結晶シリコン層が第２の多結晶シリコン層のパターン化と同時にパター ン化される領域内で第１の多結晶シリコン層と第２の多結晶シリコン層との間の 誘電体層を除去するためにも用いられる。第１のパターン化の後に、ウェハの上 にさらに誘電体層が形成され、チャネル領域１０６−１の上と、第３の多結晶シ リコン層からゲートが形成されるシリコン基板内の他の任意の領域の上にゲート 絶縁膜が形成される。 次に、これらの領域に、所望の閾値電圧（例えば、約０．５Ｖから１．５Ｖの ）まで注入が行われる。次に、トランジスタのための第３の多結晶シリコン層（ ２００Åから５００Åの範囲の厚みの）が、形成され、 例えば２０Å／ｃｍ²の適切な導電率までロープされる。次に、多結晶シリコン 層１０９がパターン化され、ワードライン１０９が形成される。 本発明のある実施例では、多結晶シリコン層１０７がパターン化され、横方向 のストリップが形成され、チャネルストップのドーパント（例えばボロン）が多 結晶シリコン層１０７の間で露出された領域に注入され、メモリアレイの隣接す る行の間の高い閾値電圧のチャネルストップ領域が形成される。 チャネル１０６−２と多結晶シリコンのフローティングゲート１０７との間の ゲート絶縁膜の厚みは、性能のトレードオフに応じて、およそ１５０Åもしくは それ以下の厚みから、およそ３００Åもしくはそれ以上の厚みの範囲で変更され る。読み出しのための強いドライブのためには、薄いゲート酸化膜が望まれ、多 結晶シリコンと、シリコン制御ゲート１０８及びフローティングゲート１０７と の間の強い結合（プログラミング中には望ましい）のためには、より厚いゲート 酸化膜が望まれる。第２の実施例 第５図は、２ポリの実施例を表しており、この実施例では、プログラミングは 、ドレイン３０３を高い電位に、例えば約１０Ｖにし、コントロールゲート３０ ８をセレクトトランジスタ３１０をターンオンさせるための最低の電圧に上昇さ せることによって、行われる。このＶCG電圧は、用いられるデバイスに応じて変 化できるので、最適な注入条件が、ＶCGを約３Ｖに保ち、かつソース（仮想グラ ンド）３０２を、約１ミリ秒のオーダーの周期で、約０から３Ｖに上昇させそし て再び０Ｖに減少させるノコギリ刃状に変化させることによって、達成される。 これにより、このノコギリ刃状のうちのいずれかの値の電圧で、最適な注入状 態が得られる。１９８９年８月１２日に出願されたヨーロッパ特許出願第８９３ １２７９９．３が参照される。さらにプログラミング の効率を増加させるために、ある実施例では、プログラミング効率インプラント ３３０（波線で表されている）がソース側に導入される。デバイスを読み出すた めに、ソース領域は０Ｖに、ドレイン領域は約１．０Ｖに、ＶCGは約４．５から ５Ｖにされる。消去するために、フローティングゲート３０７（ワードライン３ ０８内の）の間のポリ１−ポリ２トンネリングを用い、このポリ１−ポリ２は、 トンネル酸化膜（４００Åから７００Å）に対応するフローティングゲート３０ ７のエッジ、側壁、上部エッジの隅部、上部の一部、及び底部の一部のうちの１ つもしくは複数からなる。消去は、約１２から２２ＶのＶCG、０ＶのＶB、０Ｖ のＶSによって行われる。容量性結合誘電体層（約１５００Åから２０００Åの 厚みの）３４０が、ポリ１の上部の上に形成され、ポリ１とポリ２との間のキャ パシタを減少させる。 本発明のある実施例では、強い電界領域が、従来のデバイスではドレインの付 近に配置された反転フィールド領域から隔てられたチャネル内に形成されている 。これは、例えば、チャネル３０６−１及び３０６−２（フローティングゲート ３０７の下の）の間の境界での高いドーパント濃度の領域３３０を用いることに よって達成される。ある実施例では、この領域３３０の幅は、０．１μｍのオー ダーである。領域３３０の寸法をより大きくすると、逆の効果を招き、効率を高 めることなくセレクトトランジスタの駆動能力を低減させることになる。 第４図は、Ｐ＋領域３３０を伴うもしくは伴わない構造のチャネル３０６−１ 及び３０６−２に沿った電界分布を表している。領域３３０を伴わない構造及び セレクトトランジスタが不適切にバイアスされた構造では、電子の注入は、ドレ イン３０３の付近の高い電界の領域内で起こる。ドレイン３０３の近くの逆の垂 直な電界の領域のために、結果としてもたらされる注入効率が低減される。領域 ３３０を伴う構造では、注 入は、この逆の垂直な電界の領域から遠ざけられた領域３３０に配置された強い 電界の領域内で起こる。このために、高い注入効率が達成さる。 製造の観点から、適切に解決されなければならない３つの問題点が存在する。 １．ドープされていないシリコンよりも早く酸化されるＢＮ⁺の上に十分薄く 高品質のゲート酸化膜を形成すること。 ２．ポリ１と埋め込みＮ＋ドレイン拡散領域との間の不整合が、プログラミン グ及び消去のための結合率に強く影響を及ぼすこと。これは、仮想グランドアレ イを用いずに代わりに占有されたソースアレイを用いることによって、セルの面 積を増加させるという犠牲の元で克服される。 ３．このアレイは、専用に用いられるソース構造内の埋め込みＮ⁺拡散領域を 完全にフローティングゲート３０７が覆うことを可能にするが、この整合の感度 を低下させる。さらに、このアレイは、チャネル３０６−２から離れる方向にＢ Ｎ＋を越えて延在するポリ１が隣接するセル内のトランジスタを形成することを 妨げることになる、ＢＮ⁺に隣接する特別な絶縁用の空間を必要とする。 埋め込み拡散領域に沿った方向のセルの寸法を小さくするために、隣接するセ ルの間にチャネルストップ絶縁領域が用いられ、さらにポリ２とポリ１とを同時 に線引するための自己整合された積層体のエッジが用いられる。これは、隣接す るセルの間に露出されたポリ１をエッチングするとき、基板だけでなく露出され たＢＮ⁺をもへこませずに行うことは難しい。これは、特に、ポリ１を露出する ために、ポリ１の上面の絶縁酸化膜（１５００から２０００Åの厚みの）をエッ チングするときには避けることが難しく、その理由は、ポリ１によって保護され ていない基板もまた露出されており、ポリ１がエッチングされるとき、これらの 領域内の基板もへこまされるからである。 したがって、ポリ２ワードラインの間の空間内の基板を保護するための厚い絶 縁領域をフィールドアイソレーションプロセスの一部として形成することが必要 とされている。これは、本件出願の出願人であるサンディスクに譲渡された１９ ８９年３月１５日に出願された米国特許出願第３２３，７７９号明細書に開示さ れた方法を用いて行われる。この方法は、実際、溝絶縁を形成するものであるが 、この溝に当接するＢＮ⁺を伴うものであり、このＢＮ⁺導電体の一部の損失と同 様に大きな接合時のリークを覚悟しなければならない。この第２の実施例のセル は、魅力的なものであり、その理由は、このセルが、二重ポリ、低プログラミン グ電流、超高速プログラミング、ドレイン接合部から離れたプログラミング、小 型かつスケーラブルなセルであるからである。セルの寸法は、３つの代表的な形 状に対して以下に示されているような極めて魅力的なものである。 １．０ｍジオメトリ：セル＝４．０×２．０＝８．０ｍ² ０．８ｍジオメトリ：セル＝３．２×１．６＝５．２ｍ² ０．６ｍジオメトリ：セル＝２．３×１．２＝２．８ｍ² 第３の実施例 第６図は、埋め込まれたＮ＋ドレイン４０３との強い結合によって援助された 、プログラミングにソース側注入を用いる、第２のコントロールゲートとして働 く２ポリセルの他の実施例の断面図を表している。消去は、薄いポリスペーサを 用いて例えば約１００Åの厚みで形成された小さな薄い酸化領域を通してチャネ ル４０６へのホーラー・ノードハイムのトンネル効果によって行われる。これら のプロセスは、以下のようになる。一旦ドレイン酸化膜（すなわち、ドレイン４ ０３の上の酸化膜）が形成されると、第１のポリ層（約２０００Åから４０００ Åの厚み）が堆積され、薄い窒化膜絶縁層がその上に堆積される。これらの層は 、 次に、ポリ１マスクを用いて、エッチングされて、ポリ１の横方向に延在する部 分（第６図に例示されている）が線引される。次に、第２の窒化膜が堆積され、 下側の酸化膜が異方性でエッチバックされ、ポリ１の上部の初めの窒化膜と、ポ リ１の側壁に沿った窒化膜スペーサとが残される。これが、次の酸化過程でポリ の側壁を保護し、以下に説明されるように電気的な接続部が形成される。次に、 基板のチャネル部分の上の露出された酸化層が除去され、トンネル効果のために 必要な厚さ１００Åまで再成長され、一方、フォトレジストでマスクされたパタ ーンが、ポリ１の露出されたＢＮ⁺側の上の酸化膜を除去されることから保護す る。ポリ１を取り囲む窒化膜が、そのポリ１の上に酸化膜が形成されることを防 ぐ。次に、薄い窒化膜が、１００Åの厚みのトンネル酸化膜に化学的作用を及ぼ したり浸食することのない選択性の高いエッチング（例えば、高温のリン酸を用 いたエッチングもしくはプラズマエッチング）を用いてエッチングにより除去さ れる。次に、その上面及び側壁で第１のポリと電気的に接触する第２のポリが堆 積される。この構造は、次に、等方性多結晶シリコンエッチングを用いてエッチ ングされ、このエッチングは、第２の堆積されたポリ層の下の基板の上の酸化膜 が再び露出されるまで行われる。これによって、第６図に例示されたポリ１フロ ーティングゲートの帯状構造が形成される。残りのプロセスは、第２の実施例の ものと同様である。 この実施例では、プログラミングは、ドレイン４０３を約＋８Ｖに保ち、コン トロールゲートを約１．５Ｖに保った状態で、グランドに接続されたソースの拡 散４０２から注入されたホットエレクトロンによって行われる。かわりに、プロ グラミングは、第２の実施例に関してすでに説明されたように、０Ｖから約３． ５Ｖのピーク電圧値の範囲で変化するノコギリ刃状のコントロールゲート電圧を 用いて、ソースの拡散４０ ２からのホットエレクトロンを用いて行われる。読み出しは、ＶDS＝１．５Ｖ、 ＶS＝０Ｖ、ＶCG＝＋５Ｖに於いて行われる。消去は、ＶCG＝−２２Ｖ、ＶS＝Ｖ d＝０Ｖに於いて行われる。この実施例では、ポリ２ワードライン４０８は、読 み出し動作の間＋５Ｖであり、消去動作の間−２２Ｖであり、これによりＸデコ ーダがこの目的で動作することになる。結合に関する問題が、ＣP2P1＞ＣP1Bで あることを必要とし、これはプログラミングのためには好ましくない。したがっ て、セルは、最適な転写に対する酸化膜の厚さとフローティングゲートの閾値電 圧とを調節することによって、プログラミングに対する消去のバランスを保つよ うに最適化されなければならない。ポリ１の方向のセルの間のフィールド領域の くぼみに関する問題はない（その理由は、ポリ１とポリ２の酸化膜もしくはＯＮ Ｏが薄いからである）。これによって、第２の実施例で説明されたさらに形成さ れる厚い酸化膜フィールド領域が必要ではなくなる。しかしながら、厚い酸化膜 領域と、この厚い酸化膜領域をソース拡散領域から十分遠くに配置するために必 要な特別のスペースとを形成するためのプロセスの複雑さが存在する。他の動作方法 上述された実施例で説明されたソース側注入のセルをプログラミングするため に、様々な他の方法が可能である。第２の実施例及び第３の実施例では、強い容 量性結合（例えば、薄いＯＮＯを用いた）が、プログラミングのために、ポリ２ とポリ１との間、及びポリ２とドレインとの間に、各々、必要とされる。動作の 間、ある実施例では、５Ｖから７ＶのＶDと、０ＶのＶSとが供給され、コントロ ールゲートの電圧ＶCGが、コントロールゲートのチャネルをターンオンさせる値 に上昇され、ＶP2が約１２Ｖ以上まで上昇される。代わりに、ソースボディ効果 が用いられてもよい。この他の実施例では、コントロールゲートの電圧を、 チャネルを導通状態とするための特定な値にする代わりに、コントロールゲート がチャネルを導通状態にするための最低限の値よりも高い値（例えば、１Ｖ高い 値）にされ、およそ１μＡの電流をソースの逆バイアスによって供給するための プルダウン回路（例えば、高インピーダンスの抵抗もしくは電流シンク）が用い られる。代わりに、コントロールゲートの電圧ＶCGが、ヨーロッパ特許出願第８ ９３１２７９９．３号に関して上述されたように０Ｖから約＋３Ｖの間のノコギ リ刃状に動作されてもよい。複数ビットのセル 本発明の他の実施例では、第９Ａ図及び第９Ｂ図に例示されているように、複 数の分離ゲートセルを含む新規な構造が開示されており、この構造では、ソース 側注入のプログラミングと、消去のためのポリツーポリトンネリングとが用いら れている。以下の説明は、本発明のそのような構造のある実施例の動作について さらに詳しく説明したものである。 そのようなセルに対する基本的な読み出し動作は、適切なコントロールゲート バイアス（例えば、８Ｖ、表４参照）を読み出されない領域（以下便宜的に伝達 部分と呼ぶ）に供給する過程と、同時に、必要な読み出しコントロールゲートの バイアスを、フェンスされる部分に供給する(複数の状態では、これはその状態 を検出（センス）するために適したレベルのバイアス)を有する。ある実施例で は、セレクトゲートのバイアスは、約１．５Ｖに保持され、フローティングゲー トの導通レベルとは無関係に、全体のセルの電流をある制限された値（例えば、 約１μＡ）に保つ。セレクトゲートのバイアスが、任意の所望のレベル（例えば 約５Ｖ）に、電流検出（センシング）の要求に応じて保持される。同様に、伝達 部分に供給されたバイパス（約１２Ｖ）をプログラムし、かつ書き込みポテンシ ャル（ここで再び複数の状態では、この値は書き込まれる 状態に適したバイアスのレベル）をコントロールゲート部分にプログラムするた めに、セレクトゲートのバイアスが、ソース側注入に適した値（約１．５Ｖ）に され、ドレインビットライン（プログラミングされるべきフローティングゲート に隣接するビットライン）を約５Ｖにプログラミングのために上昇させるために 、伝達部分に隣接したそのソースビットラインがグランドに接続される。 本発明のこの実施例の複数ビットのセルのいくつかの主な利点が以下に表され ている。 （１）「２＊λ」²のセルのサイズへのアプローチ （２）高い自動整合性 （３）書き込みの間に、より高いパラレリズムを可能とする、低い電力及び低い 電圧を必要とする、高い効率のソース側プログラミング （４）スケーラビリティの魅力性 （５）全体としての過消去に対する免疫性 このセルは、（２・λ）²のセルのサイズを達成し、ここでλは、最小のリソ グラフィによる長さであり、その理由は（１）そのワードラインとそのビットラ インの方向で、その横方向の構成要素の部分の各々が、この最小のλの長さを用 いて形成され、（２）様々な臨界的な構成要素が互いに自動整合し、リソグラフ ィによるレジストレーションの重ね合わせで必要とされる要求を満足するための 大きなセルのサイズの必要性を除去するからである。 例えば、行ラインの方向またはワードラインの方向からみた場合、フローティ ングゲートのポリ１とポリ２は自動整合して積み重ねられ、それらの下側のチャ ネルは、リソグラフィの最小の長さである幅（λ）で形成され、伝達チャネル及 びビットラインの拡散が、リソグラフィの最小の長さ（λ）で同時に線引きされ 、この方向に沿った「２＊λ」の最小のピッチが与えられる。 同様に、ビットライン方向のポリ２ステアリングゲートに沿ってみた場合、ポ リ１フローティングゲートとポリ３ワードラインの下のチャネル領域は、最小の リソグラフィ長さ（λ）を用いて形成され、ワードラインのチャネルの間の絶縁 領域は、最小のリソグラフィ長さ（λ）によって形成され、再び最小のピッチ（ ２＊λ）が達成される。このように して、セルは、「２＊λ」²の最小のレイアウト面積で形成される。これは、自 動整合された交差点のセルと、ポリ２／ポリ１の積層体と、対応するチャネルと が、伝達チャネルとビットラインの拡散部分とに十分に自動整合しており、かつ それとは直交する方向では、絶縁部分がチャネル領域に自動整合しているからで ある。 この特徴と、ソース側注入のプログラミングメカニズムを用いることによって 可能とされた低い要求電圧とによって、依然としてさらにスケーリングする（す なわち、より小さいλ）ための理想的な素子が達成される。こうして、過消去に 対する免疫性が、以下の２つの要因からもたらされる。 （１）消去の程度とは無関係に、選択されていないときにセルの導通を十分に遮 断する、複数のトランジスタのチャネル選択領域の存在と、 （２）強いレベルの消去によって阻止される従来のドレイン側の注入とは対照的 な強い過消去によって強化されるソース側注入メカニズム。 ある実施例では、従来技術のＭａアプローチに於けるように消去動作のために １００Åのトンネル酸化膜を用いるのではなく、第９Ａ図及び第９Ｂ図で例示さ れたように厚い酸化膜によって形状的に強化されたポリツーポリトンネルアプロ ーチが用いられ、ここで、ポリ３ワードラインは、セル選択と消去アノードとの ２つの機能を果たす（上述されたサンディスクの特許第５，３１３，４２１号で 開示されている構造的アプローチ及び動作的アプローチのうちの１つ）。第１０ Ａ図及び１０Ｂ図は、このセル／アルイの等価回路を表しており、表４はその動 作を表している。 この実施例の利点には以下のものが含まれる。 ＊行ラインに従う消去ユニット(行に沿ったセクタリングをもたらす) ＊負の電圧を用いる必要性の除去、これは、消去が、消去ポテンシャ ル（約２０Ｖ）まで上昇されるポリ３ワードライン（選択されたセクタの）以外 は、全ての電極をグランドに保持することによって行われる。 ＊厚い酸化膜を介したトンネリングによる本質的な高い信頼性 ＊垂直方向の高いレベルの集積度（セレクトゲートと消去電極との２つの役割 を果たす垂直方向に積み重ねられたポリ３ワードライン）と組み合わされた、厚 いインターポリ酸化膜の使用から本質的にもたらされる改善されたスケーラベリ ティ（及びその結果としての、より大きな厚みと側壁の近傍に制限された少ない トンネル面積とを原因とする低減された寄生容量） このようなセルアプローチによって、物理的に最小の（４＊λ²）高い自動整 合性の交差部分のセルの達成可能性がもたらされ、これは、非常に信頼性が高く （厚い酸化膜を用い、メモリアレイ内での接合部での高い電圧を必要としない） と、スケーラブルなものである（ソース側注入要素と、その低減された電圧と、 より緩和されたプロセス制御の条件と、垂直方向に集積化された厚い酸化膜のイ ンターポリ消去エレメントの固有のスケーラビリティとによる）。したがって、 物理的な観点から、０．２５μ技術に基づくギカバイト（もしくはそれ以上の） のレベルの実施例が、約０．２５μ²の単位ビット面積を有する。 二重ゲートセルの直列的な特性にもかかわらず、４つのレベルの複数の状態が （１つのフローティングゲートあたり２つの論理ビット、もしくは二重ゲートセ ルあたり４つの論理ビット）が実施できる。主要な条件は、最も強くプログラム された状態と伝達フローティングゲートのコントロールゲートのバイアスレベル とが、読み出しに対する妨害を生ずることなく、メモリのフローティング部分の 完全な複数の状態の条件を表すように最適に選択されるということである。上述 された例に基づけば、４つのレベルの複数の状態の実施例は、０．１μ²（約０ ．１２５ μ²）に近づくビットあたりの面積を与える。 要約すると、上述された二重ゲートセル（厚い酸化膜と行に沿った消去アプロ ーチに基づく）は、新規なかつ進歩性を有する実施例をもたらし、スケーラビリ ティ、信頼性、及び性能に関して非常に優れている。負のステアリングセル動作を用いた他の実施例 読み出しのためのコントロールゲート（またはステアリング）のバイアス電圧 のレベル若しくはレベルの範囲は、プログラミング動作の間にメモリウインドウ の電圧位置と、対応するステアリング要素のための範囲とを設定し、消去動作の 間にポリ３コントロール／消去エレメントのための対応する範囲を設定する、有 力なパラメータとして寄与する。このレベル若しくはこのレベルの範囲を０Ｖ以 下にすることにより、フローティングゲートの電圧メモリウインドウ（その関連 する変化を原因とする）を、ステアリングゲートの結合率によって調節された比 例した量だけ上昇させる。その結果、センシング及びプログラミングの両方のた めの最大のステアリングゲートの電圧レベルが、負の方向にシフトされた量だけ 低減される。同様に、消去の間にステアリングゲートを０Ｖ未満にすることによ って、最大の消去電圧もまた低減され、その低減された量はステアリングゲート の結合率に比例する値である。 ステアリング電圧の大きさを決定する重要なパラメータは、ステアリングゲー ト結合率、即ち、ＲＣＧ（若しくはＲ２１）＝Ｃ２１／ＣＤＯＴであり、ここで Ｃ２１は、ポリ１フローティングゲートとポリ２ステアリングゲートとの間のキ ャパシタンスであり、ＣＤＯＴは、フローティングゲートの全体のキャパシタン スである。例えば、読み出し及びプログラミングのための全体の条件が、フロー ティングゲートの電位を静電容量的に１０Ｖシフトすることである場合、ＲＣＤ が５０％であり、ステアリング電圧の振幅は、１／ＲＣＧだけ増加されなければ ならず、 ２０Ｖの振幅となる。一方、もしＲＣＧが６６．７％増加される場合、ステアリ ング電圧の振幅は１５Ｖに低下し、５Ｖが節約される。この６６．７％の値を用 いることにより、読み出しステアリングバイアス電圧のレベル若しくは範囲）が ７．５Ｖだけ低減される場合、ポリ３消去電圧は、ＲＣＧ×７．５Ｖだけ低減さ れ、低減されていないバイアス状態に比べて５Ｖが節約される。 Ｎチャネルのバイアスされたグランドに接続された基板のメモリアレイにおい て、負のステアリングを実行するために、ある実施例は、このバイアスを発生し 分配するために、負のグランドにすることのできるＰチャネル回路を用いている 。十分にステアリングするための電圧のダイナミックレンジを支持するために、 そのようなＰチャネル回路Ｎウェルが、必要とされる最大の正の電圧にバイアス され、Ｐチャネル回路は(メモリアレイのグランドの電位とは無関係に)、必要と される最も負の値に、最大の正の電圧から変化して任意の電位を供給される。正 及び負の電圧の制限値は、外部の供給源若しくはチップ内で発生され（例えば、 正のバイアスのためにはＮチャネルベースのチャージポンプによって、負のバイ アスのためにはＰチャネルベースのチャージポンプによって）供給され、その理 由は、ステアリングのためには（容量性負荷の充電のためには）直流電流が必要 とされないからである。 ある実施例では、完全に列方向に配列されたアレイの区分が、１つのセクタ若 しくは行に沿ったセクタの集合を形成するために実行され、ここで１つのセクタ は任意の時刻において読み出し若しくはプログラムが行われる。１つのセクタ内 の全てのセルは同時に消去され、１つ若しくは複数のセクタが同時に消去するた めに選択される。列に基づく区分は、１つのセルを複数の区分されたサブアレイ に分割し、これにより、キャパシタンス及びリーク電流などの累積された大きな 寄生容量を除去する。 各サブアレイは、ローカルビットラインの拡散領域と、ポリ２ステアリングライ ンとのそれ自体の集合を有し、この集合は、セグメント選択トランジスタマトリ クスによって、対応するグローバルビットライン及びステアリングラインに選択 的に接続される。 第１０ｃ図は、そのようなセグメント化された実施例を表しており、Ｎ行のセ ル（例えば、Ｎは３２）からなるＳＥＧＭＥＮＴ１によって表された１つのセグ メントを表している。例えば、各行は、２０４８個の二重ゲートセル若しくは等 価な４０９６個のフローティングゲート記憶素子からなる１つのセクタを形成し ている。代わりに、１つのセクタは２つ若しくはそれ以上の行の集合から形成さ れていてもよい。長い連続したグローバルビットライン（通常は金属によって構 成されている）ＢＬＫが、ＳＥｉラインによって駆動されているセグメントビッ トライン伝達セレクトトランジスタ１００１及び１００２を介して、選択的にロ ーカルセグメントに接続される。同様に、長い連続したグローバルステアリング ライン（通常は金属によって形成されている）Ｓｋが、ＳＴＤＯＤＤＩ 及びＳ ＴＤ ＥＶＥＮｉによって駆動されているステアリング駆動伝達セレクトトラン ジスタ２００１及び２００２を介して選択的にローカルセグメントステアリング ゲートに接続される。このようにして、アレイのセグメントは互いに分離されて おり、大きい累積された漏れ電流若しくはキャパシタンスといった寄生容量を除 去し、列に関連する欠陥及び繰り返し発生する妨害についての制限が提供される 。 １つの行のうちのできるだけ多くのセルに同時に動作することによって（ここ で１つの行は１Ｋから４Ｋのフローティングゲートメモリトランジスタを有する ）、性能が向上され、これによりパラレリズムが最大化される。このセルアプロ ーチによる読み出し及び書き込み動作の両方での本来的な低いセルの動作電流に よって、ピーク時の電力は、このよ うな実施例では制限とはない。従って、１つの行の同時に動作するフローティン グゲートトランジスタの数は、アドレシングの制約とセグメントのデコードの制 限のみによって限定される。第１０ｃ図に例示された実施例に対しては、これに より、表５に表されたように、４番目のフローティングゲートごとに同時にアド レス指定及び動作が行われ、これにより、以下に示すように行全体が４つのパス でアドレス指定及び動作される。 各パスの間では、２つの隣接する拡散領域がドレイン電位に駆動され、次にグ ランドに駆動され、このバイアスパターンがセルの全体の行に亘って繰り返され る。このようにして、グローバルなドレイン／ソースバイアスが対称的な様式で 選択されたセルに対して行われ、奇数番目の選択されたセルのフローティングゲ ートのバイアス状態は、偶数番目の選択されたセルのバイアス状態の反転したも のとなる。表５に例示されているように、適切なバイアスがグローバルステアリ ングラインに供給され、表４に例示された目標とされたフローティングゲートの 動作を満足し、一方選択されていないセルのローカルステアリングラインは放電 され、グローバルステアリングラインから切り離された状態に保たれる。こうし て、グローバルビット／グランドラインと、目標とされた／目標とされなかった フローティングゲートのステアリングラインの両方に対するバイアス状態が、対 応しながら交換され、選択されたセル内のフローティングゲートのペアの他方に 動作するように交換される。この過程が終了すると、同様な動作がセルの他の集 合（即ち、以前には選択されなかった集合）にも繰り返され、４つのパス内の全 体の行のプログラミングが完了する。 このアプローチの高速という発想を、プログラミングに対して用いれば、４０ ９６のフローティングゲート素子からなる物理的な行と、セルのプログラミング のための単位パスあたり１０μ秒の時間を仮定すれば、１ビットあたり１０ｎ秒 までの有効なプログラミング時間、若しくは４０μ秒当たり４０９６ビット、若 しくは１２．５Ｍバイト／秒（即ち、４×１０μ秒）の行プログラミング速度が 達成される。この実施例で負にシフトされたステアリングを実行するためには、 ステアリングセグメント化トランジスタマトリクスがＰチャネルベースの回路内 で正にバイアスされたＮウェル内で実行される。 上述されたように、必要とされる最大の電圧レベルを減少させるためには、ス テアリングゲートの結合率を、比較的高く、例えば約６０％以上（セル等価回路 のある実施例に対する第１０ａ図を参照）とすることが望ましい。ある実施例で は、セル構造及びプロセスアプローチと組み合わされてＯＮＯインターポリ２／ １誘電体層（例えば、２００Åの有効なｔｏｘを伴った）が用いられ、基板の寄 生容量とインターポリ３／１のキャパシタンスとを低減する。 基板とドレインとの寄生容量は、或る実施例では、より厚いフィールド酸化膜 領域（米国特許第５，３４３，０６３号明細書に開示された絶縁構造のような） によって制限された狭いチャネル構造を用いることによって小さい値に保たれる 。例えば、そのフローティングゲートが厚いフィールド領域に概ね重なりあった (約０．３μｍ全体で重なっている)１５００Å以上の厚みのフィールド領域によ って制限された約３００Åの厚みのゲート酸化チャネル領域（例えば約０．１μ ｍの幅の狭い）を備えたセルは、スケーリングされたＯＮＯインターポリ２／１ と共に、フローティングゲートと基板／ドレインに対するキャパシタンスよりも およそ５倍の大きさのステアリングキャパシタンスをもたらす。 インターポリ３／１のキャパシタンスを減少させるために、この二重フローテ ィングゲートフラッシュセルでは、ポリ３がポリ１フローティングゲートの２つ のエッジ部分に接近しているので、ポリ３が１つのポリ１のエッジ部分に接近し ているセルのインターポリ３／１のキャパシタンスのおよそ２倍のキャパシタン ス(その寄生結合率は通常約１５％)であることに注意しなければならない。二重 エッジ構造は、消去トンネル素子に対する利点を提供する（例えば、電圧レベル と電圧分布）が、この利点は、関連するより低い結合効率をオフセットするため に必要とされるより高い消去及びプログラミングゲート電圧によって打ち消され る。従って、この２つのエッジの一方のキャパシタンスの影響を消去することが 、たとえそうすることによって消去トンネリングの寄与が打ち消されるとしても 、望ましい。以下の説明は、これを実行するための方法のある実施例に関するも のであり、その方法は、自動整合拡散（ＢＮ⁺）形成方法として集成されている 。 自動整合したＢＮ＋セルを実現するために、ＮＢ＋ソース／ドレインが、ポリ ２／１積層体のエッジ（即ち、自動整合したポリ２）が、後に形成されなければ ならず、これにより、物理的に最小なセルが形成される。今回の試みは、Ｓ／Ｄ 領域の上の一部からフィールド酸化膜を除去して、ＢＮ＋へのＡＳの注入を可能 とし、一方同時にポリ３とポリ２との間の高い電気的な絶縁のためのポリ２ステ アリングラインを取り囲む十分に厚い誘電体層を保つことである。以下の説明は 、上述された例示的なプロセスの詳細に関するものである。 断面図（第１１ａ図から第１１ｅ図までの平面図及び様々な断面図、特に第１ １ｅ図）の双子のセルをみると、自己整合されたＢＮ＋の形成と、ポリ３／ポリ １結合の減少の２つを達成するためのこの方法の戦略は、２つの別個の領域、即 ち、（１）ＢＮ＋に関連する縦方向の帯状の 領域と、（２）セレクトチャネル部分を含む縦方向の帯状部分とを、別個に処理 できるということに基づく。このようにすることで、ポリ３／１トンネルエッジ は、セレクト帯状部分に隣接して構成されるように制限され、一方、ＢＮ＋の帯 状部分を広げるようなポリ１のエッジに沿った形成は完全に防止される。 これは、以下のように行われる。（以下の幾つかの重要な過程に関して、行ラ インの方向から見た断面図である第１２ａ図を参照のこと。注意：ポリ３行ライ ンは、ここでは、横方向に延在するように定義され、ＢＮ＋列は縦方向に延在す るように定義されている）。例えば、以下の説明は、０．２５μ技術（最小のピ ッチを達成するために、幅及び間隔の両方である寸法最小のリソグラフィ長さを プリントする）を仮定して、寸法及び厚みの代表的な値が用いられている。 厚さ約１５００Åでフィールド酸化膜１１００を形成し、このフィールド酸化 膜を横方向の帯状部分としてエッヂングし、この過程の前若しくはこの過程の間 に適切なチャネル／フィールドインプラントを加える。酸化膜スペーサ方法を用 いて、チャネルの幅を減少させる（例えば、スペーサを形成した後に約０．２５ μｍからエッチングによって約０．１μｍに減少させ、コントロールゲートの結 合を改善する）。フローティングゲート酸化膜１１０１を成長させる（約３００ Åのゲート酸化膜）。サンディクスの米国特許第５，３４３，０６３号に表され ているように、ポリ１１０２の形成を介した厚さ約１５００Å以上の整合過程が 実行される。次に、ポリ１が、チャネル領域を多いチャネルの何れかの側面のフ ィールド領域を覆う横方向の帯状部分としてエッチングされる。チャネルの幅と 同様に、スペーサを用いる方法は、エッチングされたポリ１の間隔を減少させる ために用いることができ、従って、フィールド酸化膜を覆う全体のポリ１を、若 しくは「ウィング」を増加させる。例えば、 スペーサを用いる過程の後に、ポリ１の間隔は約０．１μｍまで減少され、両側 で約０．１５μｍのポリ１のウィングを与え、この様子は、ポリ１のウィング（ フィールド酸化膜の上の）の例を表した列の方向に沿ったチャネルを介した断面 図を表した第１１ｂ図が参照される。ポリ１の厚みと比べチャネルの幅が狭いの で、ポリ１（１１０２）は、完全に溝を満たし、その結果ほぼ平坦な表面が形成 される。次に、ポリ１帯状部分の状面及びエッジ部分に沿って薄い（例えば、約 ２００Åのｔｏｘを有する）ＯＮＯ１１０３を形成する。他の実施例では、上部 に形成された膜の一部は、はじめに堆積されたポリ１層の積層体の一部として形 成されている。 第１２ａ（１）図と第１２ａ（２）図を参照すると、ポリ２（１１０４）（約 １５００Å）と、厚いポリ３／２絶縁酸化膜１１０５（約２０００Åと、十分に 厚いエッジ帯状層１１０６（酸化膜をエッジングする場合に下側の酸化膜が除去 されることを防ぐもの）と、上部の酸化層１１０７とからなる積層体層とが堆積 される。パターン化されたフォトレジストマスク層１１０８を用いて、次に、列 方向に沿って帯状にポリ１層までエッジングされ、ポリ２ステアリングゲートラ インが形成される。これらの露出されたポリ１領域は、セレクトチャネル及びＢ Ｎ＋となる領域を覆っている。 第１２ｂ（ｉ）図及び第１２ｂ（ｉｉ）図には、セレクトチャネル領域の上の 露出されたポリ１を保護し覆うための帯状の以前のフォトレジスト及びパターン 新フォトレジスト層１１０９が選ばれている。露出されたポリ１（１１０２）と 、形成されるべきＢＮ＋領域を覆うその下側の酸化膜１１０１とをエッチングす る。エッチストップ層１０６の上の酸化層１１０７が、ポリ１（１１０２）が除 去される時にエッチストップ層１１０６がエッチングにより除去されることを防 ぐために用いられ る。エッチストップ層１１０６（例えば、酸化膜のエッチング速度に比べて低い エッチング速度でなければならない薄いドープされていない多結晶シリコン若し くは窒化シリコン）が、フォトレジスト１１０９によって覆われていない厚いポ リ３／２絶縁酸化膜１１０５の部分がポリ１１０２の下の酸化膜１１０１がエッ ジングによって除去されるときにエッチングされることを防ぐために用いられる 。使用される酸化エッチングシステムは、下側のシリコン基板に比べより高い異 方性を有し（例えば、ＲＩＥ）、より選択的であり、これにより、基板をエッチ ングすることがなく、フィールド酸化膜(約１５００Å)とゲート酸化膜領域(約 ３００Å)との間で除去される酸化膜の厚みに大きな差を与える。全てのエッチ ングが完了した後に、フォトレジスト１１０９が除去される。第１２ｃ（１）図 及び第１２ｃ（２）図には、ＢＮ＋接合部に隣接するＰ＋ＤＭＯＳタイプのドー ピング分布を形成するための十分な量のボロンドーパントを注入しドライブする オプションが例示されている(代わりに、砒素のＢＮ＋が注入されてもよいが、 その結果形成された横方向の拡散は、フローティングゲートのチャネルを不必要 に短いものにする)。 第１２ｃ（１）図及び第１２ｃ（２）図に例示されているように、酸化膜が形 成され、反応性イオンエッジングによるエッジバックがシリコンまで達し、側壁 スペーサ１１１０が形成される（約７５０Åが厚みであり、この厚みは、インタ ーポリ３／２の消去のための高電圧、例えば、約２５Ｖの絶縁の必要条件によっ て決定される）。次に、砒素のＢＮ＋帯状部分が注入される。 第１２ｄ（ｉ）図及び第１２ｄ（ｉｉ）図には、新たにパターン化されたフォ トレジスト層１１１１が加えられ、ＢＮ＋帯状部分を覆い保護している。チャネ ル帯状部分の上の露出されたポリ１がエッチングされ、選択されたチャネル領域 が露出される（幾つかのポリ１が、チャネル領 域を覆い、従って、より厚くなり、フィールド酸化膜を覆う他の部分、他の部分 はフィールド酸化膜を覆いより薄く、酸化膜エッチングに対する同じような配慮 が、上述されたように選択的にＢＮ＋エッチングに対する酸化膜に対する酸化膜 に対して行われる）。 第１２ｅ（ｉ）図及び第１２ｅ（ｉｉ）図には、フォトレジスト１１１１が除 去された後、酸化膜が形成され、（例えば、熱酸化若しくは組み合わせ酸化膜） ポリ１側壁１１１２と、隅部のインターポリ３／１トンネル酸化膜１１１３（例 えば、約３５０Åの）と、セレクトチャネルの上のポリ３ゲート酸化膜１１１４ と、ＢＮ＋の上の酸化膜１１１５(例えば、約３０Å未満、これら２つの酸化膜 に対する必要条件は、基板に対する消去電圧にたいする信頼性を保つだけの十分 の厚みを有すること)とを、を同時に形成する。セレクトトランジスタの閾値電 圧を調整するインプラントが、所望に応じてこの時導入されてもよい（例えば、 チャネルのドーパント濃度を増加させることにより、閾値電圧Ｖｔを上昇させ、 相補的な注入を行うことによって閾値電圧Ｖｔを減少させることができる。 第１２ｆ（ｉ）図と第１２ｆ（ｉｉ）図には、ポリ３の堆積及びパターン化の 後の（或る実施例では、このポリ３にはワードラインの遅れを低減させるために ポリシリサイドからなる）、基本的な多重ゲートセル構造が表されている。本発 明のある実施例では、強電界領域が、従来のデバイスではドレイン及びソース領 域の近くに配置されている反転フィールド領域から遠くに配置されたチャネル内 で、強化されている。これは、例えば、チャネル１２０１及び１２０２と、伝達 チャネル領域１２０３との間の境界で、高いドーピング濃度の領域１２００を用 いることによって達成される。ある実施例では、領域１２００の幅は、０．１μ ｍのオーダーである。 上述された寸法及び膜の厚さの例示された値を用いることにより、全体のフロ ーティングゲートのキャパシタンスは、約０．４フェムトファラド（１０^-15Ｆ ）となり、結合率はステアリングゲート（Ｒ２１）ではおよそ７０％、消去ゲー トではおよそ２０％、フローティングゲートと基板及びドレインではおよそ１０ ％となる。このＲ２１の値は、上述された値とはいくらか異なることがあり、そ の理由は、意欲的なセルのスケーリングという条件の元においても、他の端子か らの電界がカウントされていないからであり、この近似は適切な結合率が二重ゲ ートセルにおいて達成されていることを示しているからである。 上述された方法のプロセス変数は、さらに消去結合を減少させるものであり、 ＢＮ＋が形成された後にＢＮ＋の上の領域を酸化膜で完全に満たすものである。 これは、例えば、十分な厚みの密度の高められていない酸化層を形成し（従って 下側の密度の高い酸化膜に比べエッチングによって除去することの容易な）、Ｂ Ｎ＋をエッチングから保護するためにＢＮ＋の上にフォトレジストストの帯状部 分をパターン化し、セレクトチャネルの帯状部分の上の密度の高められていない 露出されたフィルムをエッチングによって除去することによって行われる。この 過程及びレジスタの除去の後に、ポリ３／１トンネル酸化膜プロセスが、上述さ れたように行われ、この間に、ＢＮ＋の上の酸化膜フィラーの密度が高められる 。 上述された方法及びその変数は、上述された所望の二重フローティングゲート セルを所望のアレイとして実現するための様々な可能な方法の一つを述べたもの である。 要約すると、様々な概念が、双子（ツイン）のＦＧセルを実現するために開発 されてきた。 セルに対する基本的な概念は、それが低電力のソース側プログラミン グメカニズムであり、低電力での行に沿ったポリツーポリ消去エレメントである ということである。さらに、その独立したステアリング及びセレクト機能が、低 電力の複数の状態の読み出し動作及びプログラミング動作を容易にする。 ＯＮＯインタポリ２／１は、集積化されて、高い容量性結合の漏れ電流の非常 に少ないステアリング素子を提供する。ある実施例では、列に沿ったセグメント の構成を用いて、ビットラインの寄生容量と漏れ電流とを実質的に低減している 。 負の方向にシフトされた電圧ステアリングの実施例によって、プログラミング の間のポリ２ステアリングラインと、消去動作の間のポリ３ワード／消去ライン とに対する最大の電圧の最高限度の低下が達成される。このような実施例のもと で、列に沿ってセグメント化されたアレイ構造に対する１つの好適な実施例は、 Ｎウェルによって分離されたＰチャネルステアリング選択マトリクスを用いるも のである。 高いステアリング率が、狭いチャネルと、ウィングとを形成できるようにする フィールド酸化膜法によって達成される。好適な実施例は、自動整合されたＢＮ ＋形成プロセスの一部としてインターポリ３／１の寄生容量を減少させるものと して説明されてきた。これは、２つの潜在的なトンネルエッジのうちの一方に隣 接するより薄いトンネル酸化膜を、より厚い絶縁酸化膜によって置き換えるもの である。使用された例に基づけば、この方法は、７０％に達するステアリング結 合率と、２０％までに下げられた寄生容量結合とを有するセルを与える。さらに 、この例に基づけば、（４・λ²二重フローティングゲートポリ３ワード／消去 ラインセルに対して０．２５μｍの技術を用いる、ここでλは最小のリソグラフ ィ長さである）、０．２５μｍ²の物理的なセル面積が可能と実現され、これは 、８（１６）レベルの複数の状態に対して、１論理ビ ットあたり０．０８μｍ²（０．０６μｍ²）に達する有効なセルの寸法をもたら す。これらの寸法は、フラッシュメモリの４ＭＥＧ及び８ＭＥＧ世代で用いられ ている、同等の大の寸法、及び同じ寸法での同等のコストのセルの物理的な寸法 の約１／１００であり、ギガバイトの密度レベルのフラッシュメモリを構成する ために適している。 本明細書中で言及された刊行物及び特許出願は、それら個々の刊行物もしくは 特許出願が言及されたことによって本出願の一部とされるように見なされる。 以上で本発明が十分に説明されたが、当業者には、多くの変形及び変更が添付 の請求の範囲の技術的視点を逸脱せずに可能なことは明らかであろう。

【手続補正書】 【提出日】１９９７年１０月２９日 【補正内容】 （請求の範囲） １．メモリ構造の製造方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１の導電型のドレイン領域を形成する過程と、 前記ソース領域に隣接して、前記第１の導電型と相異なる第２の導電型の第１ のチャネル領域を形成する過程と、 前記ドレイン領域に隣接して、前記第２の導電型の第２のチャネル領域を形成 する過程と、 前記第１のチャネル領域と前記第２のチャネル領域との間に、前記第２の導電 型の伝達チャネル領域を形成する過程と、 前記第１のチャネル領域の上に第１のフローティングゲートを形成する過程と 、 前記第２のチャネル領域の上に第２のフローティングゲートを形成する過程と 、 前記第１のフローティングゲートに、前記第１のフローティングゲートに対応 するステアリング素子として働く第１のコントロールゲートを形成する過程と、 前記第２のフローティングゲートの上に、前記第２のフローティングゲートに 対応するステアリング素子として働く第２のコントロールゲートを形成する過程 と、 前記伝達チャネル領域の上に、アクセストランジスタのコントロールゲートと して働きかつ前記第１コントロールゲート及び前記第２コントロールゲートの少 なくとも一部を覆う第３のコントロールゲートを形成する過程と、 前記第１のフローティングゲートと前記第３のコントロールゲートの間に、前 記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一部 、及び底部の一部のうちの少なくとも１つ若しくは複数を含む第１のトンネルゾ ーンを形成する過程と、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に、 前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一 部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネル領域を形成 する過程とを有することを特徴とするメモリ構造の製造方法。 ２．メモリ構造の製造方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１導電型のドレイン領域を形成する過程と、 前記ソース領域に隣接して、前記ソース領域に隣接する部分が前記第１チャネ ル領域よりも高いドーパント濃度を有する前記第１導電型とは相異なる第２導電 型の第１チャネル領域を形成する過程と、 前記ドレイン領域に隣接して、前記ドレイン領域に隣接した部分が前記第２の チャネル領域よりも高いドーパント濃度を有する前記第２導電型の第２チャネル 領域を形成する過程と、 前記第１チャネル領域と前記第２チャネル領域との間に、前記第２導電型の伝 達チャネル領域を形成する過程と、 前記第１チャネル領域の上に第１フローティングゲートを形成する過程と、 前記第２チャネル領域の上に第２フローティングゲートを形成する過程と、 前記第１フローティングゲートの上に、前記第１フローティングゲートに対応 するステアリング素子として働く第１コントロールゲートを形成する過程と、 前記第２フローティングゲートの上に、前記第２フローティングゲートのステ アリング素子として働く第２コントロールゲートを形成する過程と、 前記伝達チャネル領域の上に、アクセストランジスタのコントロールゲートと して働く第３コントロールゲートを形成する過程と、 前記第１フローティングゲートと前記第３コントロールゲートとの間に、前記 第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一部、及 び底部の一部のうちの１つ若しくは複数を含む第１トンネルゾーンを形成する過 程と、 前記第２フローティングゲートと前記第３コントロールゲートとの間に、前記 第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一部、及 び底部の一部のうちの１つ若しくは複数を含む第２トンネルゾーンを形成する過 程とを有することを特徴とするメモリ構造の製造方法。 ３．メモリ構造の製造方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１の導電型のドレイン領域を形成する過程と、 前記ソース領域に隣接して、前記第１の導電型とは相異なる第２の導電型の第 １チャネル領域を形成する過程と、 前記ドレイン領域に隣接して、前記第２導電型の第２チャネル領域を形成する 過程と、 前記第１チャネル領域と前記第２チャネル領域との間に、前記第２導電型の伝 達チャネル領域を形成する過程と、 前記第１チャネル領域の上に第１フローティングゲートを形成する過程と、 前記第２チャネル領域の上に第２フローティングゲートを形成する過程と、 前記第１フローティングゲートの上に、前記第１フローティングゲートに対応 するステアリング素子として働く第１コントロールゲートを形成する過程と、 前記第２フローティングゲートの上に、前記第２フローティングゲートに対応 するステアリング素子として働く第２コントロールゲートを形成する過程と、 前記伝達チャネル領域の上に、アクセストランジスタのコントロールゲートと して働く第３コントロールゲートを形成する過程と、 前記第１フローティングゲートと前記第３コントロールゲートとの間に、前記 第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一部、及 び底部の一部のうちの１つ若しくは複数を含む第１トンネルゾーンを形成する過 程と、 前記第２フローティングゲートと前記第３コントロールゲートとの間に、前記 第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一部、及 び底部の一部のうちの１つ若しくは複数を含む第２トンネルゾーンを形成する過 程と、 前記第１チャネル領域と前記伝達チャネル領域との境界に、前記第１チャネル 領域及び前記伝達チャネル領域よりも高いドーパント濃度の前記第２導電型にド ープされた第１ドープ領域を形成する過程と、 前記第２チャネル領域と前記伝達チャネル領域との境界に、前記第２チャネル 領域及び前記伝達チャネル領域よりも高いドーパント濃度の前記第２導電型にド ープされた第２ドープ領域を形成する過程とを有することを特徴とするメモリ構 造の製造方法。 ４．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が 、前記ソース領域に隣接して配置された第１チャネル領域と、前記ドレイン領域 に隣接して配置された第２チャネル領域と、前記第１チャネル領域と前記第２チ ャネル領域との間には位置された伝達チャネル領域とを有する、前記複数の拡散 ラインを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域 の上に配置された、複数の第１フローティングゲートを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域 の上に配置された複数の第２フローティングゲートを形成する過程と、 各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前 記第１フローティングゲートの各々に対応するステアリング素子として働く、前 記第２の方向に沿って延在する複数の第１コントロールラインを形成する過程と 、 各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前 記第２フローティングゲートに対応するステアリング素子として働く、前記第１ の方向に沿って延在する複数の第２コントロールラインを形成する過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３コントロールゲート の集合を形成しかつ前記第１コントロールゲートと前記第２コントロールゲート のうちの対応するコントロールゲートの少なくとも一部を覆い、かつ前記対応す るメモリセルのアクセストランジスタのコントロールゲートとして働く、前記第 １の方向とほぼ直交する第２の方向に沿って延在する複数の行ラインを形成する 過程とを有し、 前記メモリセルの各々が、前記拡散ラインのうちの１つと前記行ラインのうち の１つとの交差部分に対応し、 前記メモリセルの各々が、 前記第１フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第１トンネル領域を含み 、 前記メモリセルの各々が、 前記第２フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第２トンネル領域を含む ことを特徴とするメモリアレイの製造方法。 ５．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が 、前記ソース領域に隣接した部分が前記その残りの部分よりも高いドーパント濃 度で前記第２導電型にドープされている、前記ソース領域に隣接して配置された 第１チャネル領域と、前記ドレイン領域に隣接した部分がその他の部分よりも高 いドーパント濃度で前記第２導電型にドープされている、前記ドレイン領域に隣 接して配置された第２チャネル領域と、前記第１チャネル領域と前記第２チャネ ル領域との間に配置された伝達チャネル領域とを有する、前記複数の拡散ライン を形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域 の上に配置された複数の第１フローティングゲートを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域 の上に配置された複数の第２フローティングゲートを形成する過程と、 各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前 記第１フローティングゲートに対応するステアリング素子として働く、前記第１ の方向に沿って延在する複数の第１コントロールゲートラインとを形成する過程 と、 各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前 記第２フローティングゲートの各々に対応するステアリング素子として働く、前 記第１の方向に沿って延在する複数の第２コントロールゲートラインを形成する 過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３コントロールゲート の集合を形成しかつ対応するメモリセルのアクセストランジスタのコントロール ゲートとして働く、前記第１の方向とは概ね直交する第２の方向に沿って延在す る複数のワードラインを形成する過程とを有し、 前記メモリセルの各々が、前記拡散ラインの１つと前記行ラインの１つとの交 差部分に対応し、 前記メモリセルの各々が、 前記第１フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第１トンネル領域を含む 、 前記メモリセルの各々が、 前記第２フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第２トンネル領域を含む ことを特徴とするメモリアレイの製造方法。 ６．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が 、前記ソース領域に隣接して配置された第１のチャネル領域と、前記ドレイン領 域に隣接して配置された第２のチャネル領域と、前記第１のチャネル領域と前記 第２のチャネル領域との間に配置された伝達チャネル領域とを有する、前記複数 の拡散ラインを形成する過程と、 前記第１チャネル領域と前記伝達チャネル領域との境界に、前記第１チャネル 領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記第２導電型にド ープされた第１ドープ領域を形成する過程と、 前記第２チャネル領域と前記伝達チャネル領域との境界に、前記第２チャネル 領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記第２導電型にド ープされた第２ドープ領域を形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域 の上に配置された複数の第１フローティングゲートを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域 の上に配置された複数の第２フローティングゲートを形成する過程と、 各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前 記第１フローティングゲートの各々に対応するステアリング素子とした働く、前 記第１の方向に沿って延在する複数の第１コントロールゲートを形成する過程と 、 各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前 記第２フローティングゲートの各々に対応するステアリング素子として働く、前 記第１の方向に沿って延在する複数の第２コントロールゲートラインを形成する 過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロールゲー ト履修号を形成しかつ前記対応するメモリセルのアクセストランジスタのコント ロールゲートとして働く、前記第１の方向とは概ね直交する第２の方向に沿って 延在する複数の行ラインを形成する過程とを有し、 前記メモリセルの各々が、前記拡散ラインの１つと前記行ラインの１つとの交 差部分に対応し、 前記メモリセルの各々が、 前記第１フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第１トンネルゾーンを含 み、 前記メモリセルの各々が、 前記第２フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む第２トンネル領域を含む ことを特徴とするメモリアレイの製造方法。 ７．前記第１の導電型が、Ｎ型であり、前記第２の導電型がＰ型であることを特 徴とする請求項１乃至６の何れかに記載の方法。 ８．前記第２導電型が、ボロンドーパントによって提供されることを特徴とする 請求項７に記載の方法。 ９．前記第１フローティングゲート及び前記第２フローティングゲートが、第１ の多結晶シリコン層を有し、 前記第１コントロールゲートが、第２の多結晶シリコン層を有し、 前記第３のコントロールゲートが、第３の多結晶シリコン層を有することを特 徴とする請求項２乃至６の何れかに記載の方法。 １０．前記メモリアレイが、２つ以上の論理状態を記憶できることを特徴とする 請求項１乃至６の何れかに記載の方法。 １１．前記第１フローティングゲートと、前記第２フローティングゲートとが、 ２以上の複数の論理状態を記憶するための複数の電荷レベルのうちの１つを形成 することを特徴とする請求項１０に記載の方法。 １２．前記ソース領域と前記ドレイン領域とが、埋め込み拡散層を有することを 特徴とする請求項１乃至６の何れかに記載の方法。 １３．前記埋め込み拡散層を覆う厚い誘電体操を形成する過程を更に有すること を特徴とする請求項１２に記載の方法。 １４．前記伝達チャネル領域が、前記第１チャネル領域及び前記第２チャネル領 域よりも高いドーパント濃度で前記第２導電型にドープされていることを特徴と する請求項１乃至６の何れかに記載の方法。 １５．前記伝達チャネル領域が、前記第１チャネル領域及び前記第２チャネル領 域よりも全体で低いドーパント濃度で前記第２導電型にカウンタドープされてい ることを特徴とする請求項１乃至６の何れかに記載の方法。 １６．前記メモリアレイが、複数のセクタとして構成されていて、 前記セクタの各々が、その全てのセルが同時に消去されるように構成された１ つ若しくは複数の行を有することを特徴とする請求項４乃至６の何れかに記載の 方法。 １７．前記メモリアレイが、仮想グランドアレイとして構成されていることを特 徴とする請求項４乃至６の何れかに記載の方法。 １８．１つの特定の行の１つおきのセルの第１フローティングゲート若しくは第 ２フローティングゲートの何れかが、プログラムされるべき前記メモリセルの各 々に対応するデータを、対応する拡散ラインに与えることによって同時にプログ ラムされることを特徴とする請求項４乃至６の何れかに記載の方法。 １９．１つの行全体が、４つのプログラム動作を用いてプログラムされることを 特徴とする請求項１に記載の方法。 ２０．前記第１フローティングゲートと前記第１コントロールゲートとを形成す る前記過程と、前記第２フローティングゲートと前記第２コントロールゲートと を形成する前記過程とが、 前記第１チャネル領域及び前記第２チャネル領域の上に前記第１チャネル領域 及び前記第２チャネル領域から絶縁されて、第１の方向に沿って延在する複数の 多結晶シリコンの帯状部分を形成する過程と、 前記複数の多結晶シリコンの帯状部分の上に前記複数の多結晶シリコンの帯状 部分から絶縁されて多結晶シリコン層を形成する過程と、 前記複数の多結晶シリコンの帯状部分と、前記多結晶シリコン層とを、前記第 １の方向とは概ね直交する第２の方向に延在する帯状部分としてパターン化し、 前記第１のフローティングゲートと、前記第２のフローティングゲートと、前記 第１のコントロールゲートと、前記第２のコントロールゲートとを形成する過程 とを有することを特徴とする請求項１乃至３の何れかに記載の方法。 ２１．前記第１のフローティングゲートと前記第１のコントロールゲートとを形 成する前記過程と、前記第２のフローティングゲートと前記第２のコントロール ゲートとを形成する前記過程とが、 前記第１のチャネル領域及び前記第２のチャネル領域の上に前記第１のチャネ ル領域及び前記第２のチャネル領域から絶縁された、前記第２の方向に沿って延 在する複数の多結晶シリコンの帯状部分を形成する過程と、 前記複数の多結晶シリコンの帯状部分の上に、前記複数の多結晶シリコンの帯 状部分から絶縁された多結晶シリコン層を形成する過程と、 前記複数の多結晶シリコンの帯状部分と、前記多結晶シリコン層とを、前記第 １の方向に沿って延在する帯状部分としてパターン化し、前記第１のフローティ ングゲートと、前記第２のフローティングゲートと、前記第１のコントロールゲ ートと、前記第２のコントロールゲートとを形成する過程を有することを特徴と する請求項４乃至６のいずれかに記載の方法。 ２２．前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパター ン化する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さの 幅を用いて実行されることを特徴とする請求項２０に記載の方法。 ２３．前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパター ン化する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さの 幅を用いて実行されることを特徴とする請求項２１に記載の方法。 ２４．前記伝達チャネル領域と前記複数領域と前記ドレイン領域とを形成する前 記過程が、前記伝達チャネル領域と、前記ソース領域と、前記ドレイン領域とを 、同時に線引する過程を有することを特徴とする請求項２１乃至６のいずれかに 記載の方法。 ２５．前記伝達チャネル領域と、前記ソース領域と、前記ドレイン領域とを同時 に線引する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さ の面積を用いて実行されることを特徴とする請求項２４に記載の方法。 ２６．トンネル酸化膜を、前記伝達チャネル領域に隣接する前記第１のフローテ ィングゲート及び前記第２のフローティングゲートのエッジのみの上に形成する 過程を更に有することを特徴とする請求項１乃至６のいずれかに記載の方法。 ２７．前記トンネル領域として働くトンネル酸化膜を、前記伝達チャネル領域に 隣接する前記第１フローティングゲート及び前記第２フローティングゲートのエ ッジの上のみに形成する過程を更に有し、 前記トンネル酸化膜を形成する過程が、 複数の多結晶シリコンの帯状部分を形成する過程と、 前記第１の多結晶シリコン層の上に前記第１の多結晶シリコンから絶縁された 第２の多結晶シリコン層を形成する過程と、 前記第２の多結晶シリコン層をパターン化して、前記複数の第２のコントロー ルゲートと前記複数の第１のコントロールゲートとを形成する過程と、 前記第１の多結晶シリコン層をパターン化して、前記第１コントロールゲート と前記第２コントロールゲートの隣接する対の間の前記第１の多結晶シリコン層 の部分を除去する過程と、 前記第１の多結晶シリコン層及び前記第２の多結晶シリコン層の露出された側 壁にスペーサ誘電体を形成する過程と、 前記第１の多結晶シリコン層の露出された部分を除去する過程と、 前記第１多結晶シリコン層の前記露出された側壁にトンネル酸化膜を形成する 過程と、 第３の多結晶シリコン層を形成する過程とを有することを特徴とする請求項４ 乃至６のいずれかに記載の方法。 ２８．各々、前記ソース領域と前記ドレイン領域とに隣接する前記第１チャネル 領域の部分と前記第２のチャネル領域の部分とが、前記スペーサ誘電体層を形成 する過程の前に、前記チャネル領域の残りの部分よりも高いドーパント濃度でド ープされ、前記ソース領域及び前記ドレイン領域が、前記スペーサ誘電体層を形 成する過程の後に形成されることを特徴とする請求項２７に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 フォング、ユーピン・ケイ アメリカ合衆国カリフォルニア州94539・ フリモント・スプリングウォータドライブ 2100 (72)発明者 ハラリー、エリヤフ アメリカ合衆国カリフォルニア州95030・ ロスガトス・オーゼレイスコート 104

Claims (1)

1. 【特許請求の範囲】 １．メモリ構造であって、 第１の導電型のソース領域と、 前記第１の導電型のドレイン領域と、 前記ソース領域に隣接して配置された、前記第１の導電型とは相異なる第２の 導電型の第１のチャネル領域と、 前記トレイン領域に隣接して配置された、前記第１の導電型とは相異なる前記 第２の導電型第２のチャネル領域と、 前記第１のチャネル領域と前記第２のチャネル領域との間に配置された、前記 第２の導電型の伝達チャネル領域と、 前記第１のチャネル領域の上に配置された第１のフローティングゲートと、 前記第２のチャネル領域の上に配置された第２のフローティングゲートと、 前記第１のフローティングゲートに対応するステアリング素子として働く、前 記第１のフローティングゲートの上に配置された第１のコントロールゲートと、 前記第２のフローティングゲートに対応するステアリング素子として働く、前 記第２のフローティングゲートの上に配置された第２のコントロールゲートと、 アクセストランジスタのコントロールゲートとして働く、前記伝達チャネル領 域の上に配置されかつ前記第１のコントロールゲート及び前記第２のコントロー ルゲートの少なくとも一部の上に配置された第３のコントロールゲートと、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第１のフローティングゲートのエッジ、側壁、 上部エッジの隅部、上部の一部、及び底部の一部のうちの１つ若しくは複数を含 む第１のトンネルゾーン、 前記第２のフローティングゲートと、前記第３のコントロールゲートとの間に 形成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅 部、上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネ ルゾーンとを有することを特徴とするメモリ構造。 ２．メモリ構造であって、 第１の導電型のソース領域と、 前記第１の導電型のソース領域と、 前記第１の導電型のドレイン領域と、 前記ソース領域に隣接して配置された、前記第１の導電型とは相異なる第２の 導電型の第１のチャネル領域であって、前記ソース領域に隣接する前記第１のチ ャネル領域の一部が、前記第１のチャネル領域の他の部分よりも高いドーパント 濃度で前記第２の導電型にドープされている、前記第１のチャネル領域と、 前記ドレイン領域に隣接して配置された、前記第１の導電型とは相異なる前記 第２の導電型の第２のチャネル領域であって、前記ドレイン領域に隣接した前記 第２のチャネル領域の一部が、前記第２のチャネル領域の他の部分よりも高いド ーパント濃度で前記第２の導電型にドープされている、前記第２のチャネル領域 と、 前記第１のチャネル領域と前記第２のチャネル領域との間に配置された、前記 第２の導電型の伝達チャネル領域と、 前記第１のチャネル領域の上に配置された第１のフローティングゲートと、 前記第２のチャネル領域の上に配置された第２のフローティングゲー トと、 前記第１のフローティングゲートに対応するステアリング素子として働く、前 記第１のフローティングゲートの上に配置された第１のコントロールゲートと、 前記第２のフローティングゲートに対応するステアリング素子として働く、前 記第２のフローティングゲートの上に配置された第２のコントロールゲートと、 アクセストランジスタのコントロールゲートとして働く前記伝達チャネル領域 の上に配置された第３のコントロールゲートと、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、底部の一部の内の１つ若しくは複数を含む第１のトンネルゾーン と、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、及び底部の一部の内の１つ若しくは複数を含む第２のトンネルゾ ーンとを有することを特徴とするメモリ構造。 ３．メモリ構造であって、 第１の導電型のソース領域と、 前記第１の導電型のドレイン領域と、 前記ソース領域に隣接して配置された、前記第１の導電型と相異なる第２の導 電型の第１のチャネル領域と、 前記ドレイン領域に隣接して配置された、前記第１の導電型とは相異なる前記 第２の導電型の第２のチャネル領域と、 前記第１のチャネル領域と前記第２のチャネル領域との間に配置された、前記 第２の導電型の伝達チャネル領域と、 前記第１のチャネル領域の上に配置された第１のフローティングゲートと、 前記第１のチャネル領域の上に配置された第２のフローティングゲートと、 前記第１のフローティングゲートに対応するステアリング素子として働く、前 記第１のフローティングゲートの上に配置された第１のコントロールゲートと、 前記第２のフローティングゲートに対応するステアリング素子として働く、前 記第２のフローティングゲートの上に配置された第２のコントロールゲートと、 アクセストランジスタのコントロールゲートとして働く、 前記伝達チャネル領域の上に配置された第３のコントロールゲートと、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に配 置された、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部及び底部の一部の内の複数を含む第１のトンネル領域と、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部及び底部の一部の内の１つ若しくは複数を含む第２のトンネル領域 と、 前記第１のチャネル領域と前記伝達チャネル領域との境界に配置された、前記 第１のチャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記 第２の導電型にドープされた第１のドープされた領域と、 前記第２のチャネル領域と前記伝達チャネル領域との境界に配置された、前記 第２のチャネル領域及び前記伝達チャネル領域よりも高いドー パント濃度で前記第２の導電型にドープされた第２のドープされた領域とを有す ることを特徴とするメモリ構造。 ４．複数のメモリセルを有するメモリアレイであって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に延在 する複数の拡散されたラインであって、前記メモリセルの各々が、前記ソース領 域に隣接して配置された第１のチャネル領域と、前記ドレイン領域に隣接して配 置された第２のチャネル領域と、前記第１のチャネル領域と前記第２チャネル領 域との間に配置された伝達チャネル領域とを備えた、前記複数の拡散されたライ ンと、 各々が、前記メモリセルの内の対応するメモリセルの前記第１のチャネル領域 の上に配置された複数の第１のフローティングゲートと、 各々が、前記メモリセルの内の対応するセルの前記第２のチャネル領域の上に 配置された複数の第２のフローティングゲートと、 各々が、前記第１のフローティングゲートの対応する集合の上に配置されかつ 前記第１のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に延在する複数の第１のコントロールゲートラインと、 各々が、前記第２のフローティングゲートの対応する集合の上に配置されかつ 前記第２のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に延在する複数の第２のコントロールゲートラインと、 前記第１の方向と概ね直交する第２の方向に沿って延在する複数の行ラインで あって、各メモリセルの前記伝達チャネル領域の上に配置された第３のコントロ ールゲートの集合を形成し、前記第１のコントロールゲートと前記第２のコント ロールゲートの内の対応するコントロールゲートの少なくとも一部の上に配置さ れ、かつ対応するメモリセルのアク セストランジスタのコントロールゲートとして働く、前記複数の行ラインを有し 、 前記メモリセルの各々が、前記拡散されたラインの１つと前記行ラインの１つ との交差部分に対応し、 前記メモリセルの各々が、前記第１のフローティングゲートと前記第３のコン トロールゲートとの間に形成され、前記第１のフローティングゲートのエッジ、 側壁、上部エッジの隅部、上部の一部、及び底部の一部のうちの１つ若しくは複 数を含む第１のトンネルゾーンを有し、 前記メモリセルの各々が、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成され、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、 上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネル領 域を有することを特徴とするメモリアレイ。 ５．複数のメモリセルを備えたメモリアレイであって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在いる複数の拡散されたラインであって、前記メモリセルの各々が、前記ソ ース領域に隣接して配置された第１のチャネル領域と、前記ドレイン領域に隣接 して配置された第２のチャネル領域と、前記第１のチャネル領域と前記第２のチ ャネル領域との間に配置された伝達チャネル領域とを有し、前記ソース領域に隣 接した前記第１のチャネル領域の部分が、前記第１のチャネル領域の残りの部分 よりも高いドーパント濃度で前記第２の導電型にドープされており、前記第２の チャネル領域の前記ドレイン領域と隣接する部分が、前記第２のチャネル領域の 残りの部分よりも高いドーパント濃度で前記第２の導電型にドープされている、 前記複数の拡散されたラインと、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１のチ ャネル領域の上に配置された、複数の第１のソーティングゲートと、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２のチャネル領 域の上に配置された複数の第２のフローティングゲートと、 各々が、前記第１のフローティングゲートの対応する集合の上に配置されかつ 前記第１のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に延在する複数の第１のコントロールゲートラインと、 各々が、前記第２のフローティングゲートの対応する集合の上に配置されかつ 第２のフローティングゲートの各々と対応するステアリング素子として働く、前 記第１の方向に延在する複数の第２のコントロールゲートラインと、 前記第１の方向と概ね直交する第２の方向に延在する複数の行ラインであって 、各メモリセルの前記伝達チャネル領域の上に第３のコントロールゲートの集合 を形成し、対応するメモリセルのアクセストランジスタのコントロールゲートと して働く、前記複数の行ラインとを有し、 前記メモリセルの各々が、前記拡散されたラインのうちの１つと前記行ライン のうちの１つとの交差部分に対応し、 前記メモリセルの各々が、 前記第１のフローティングゲートと、前記第３のコントロールゲートとの間に 形成され、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、及び底部の一部のうちの複数を含む第１のトンネル領域を有し、 前記メモリセルの各々が、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成され、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、 上部の一部、及び底部の一部を含む第２のトンネル領 域を有することを特徴とするメモリアレイ。 ６．複数のメモリセルを有するメモリアレイであって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散されたラインであって、前記メモリセルの各々が、前記ソ ース領域に隣接して配置された第１のチャネル領域と、前記ドレイン領域に隣接 して配置された第２のチャネル領域と、前記第１のチャネル領域と前記第２のチ ャネル領域との間に配置された伝達チャネル領域とを有する、前記複数の拡散さ れたラインと、 前記第１のチャネル領域と前記伝達チャネル領域との境界に配置された、前記 第１のチャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記 第２の導電型にドープされた第１のドープされた領域と、 前記第２のチャネル領域と前記伝達チャネル領域との境界に配置された、前記 第２のチャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記 第２の導電型にドープされた第２のドープされた領域と、 各々が、前記メモリセルの対応するメモリセルの前記第１のチャネル領域の上 に配置された複数の第１のフローティングゲートと、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２のチャネル領 域の上に配置された複数の第２のフローティングゲートと、 各々が、前記第１のフローティングゲートの対応する集合の上に配置され前記 第１のフローティングゲート各々と対応するステアリング素子として働く、前記 第１の方向に延在する複数の第１のコントロールゲートラインと、 各々が、前記第２のフローティングゲートの対応する集合の上に配置され前記 第２のフローティングゲートの各々と対応するステアリング素 子として働く、前記第１の方向に沿って延在いる複数の第２のコントロールゲー トラインと、 前記第１の方向とほぼ直交する第２の方向に沿って延在する複数の行ラインで あって、前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロー ルゲートの集合を形成し、対応する前記メモリセルのアクセストランジスタのコ ントロールゲートとして働く、前記複数の行ラインとを有し、 前記メモリセルの各々が、前記拡散されたラインの１つと前記行ラインの１つ との交差部分に対応し、 前記メモリセルの各々が、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に形 成され、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、 上部の一部及び底部の一部のうちの１つ若しくは複数を含む第１のトンネルゾー ンを有し、 前記メモリセルの各々が、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成され、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、 上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネル領 域を有することを特徴とするメモリアレイ。 ７．前記第１の導電型が、Ｎ型であり、前記第２の導電型がＰ型であることを特 徴とする請求項１ないし６の何れかに記載のメモリ構造。 ８．前記第２の導電型が、ボロンドーパントによって提供されることを特徴する 請求項７に記載のメモリ構造。 ９．前記フローティングゲートが、多結晶シリコンからなる第１の層を有し、 前記第１のコントロールゲートが、多結晶シリコンからなる第２の層 を有し、 前記第３のコントロールゲートが、多結晶シリコンからなる第３の層を有する ことを特徴とする請求項１ないし６の何れかに記載のメモリ構造。 １０．２以上の論理状態を記憶することができることを特徴とする請求項１ない し６の何れかに記載のメモリ構造。 １１．前記フローティングゲートが、２以上の複数の論理状態を記憶するための 複数の予め決められた電荷レベルのうちの１つを形成することを特徴とする請求 項１０に記載のメモリアレイ。 １２．前記ソース領域及び前記ドレイン領域が、埋め込み拡散領域を有すること を特徴とする請求項１ないし６の何れかに記載のメモリ構造。 １３．前記埋め込み拡散領域を覆う比較的厚い誘電体層を更に有することを特徴 とする請求項１２に記載のメモリ構造。 １４．前記伝達チャネル領域が、前記第１のチャネル領域及び前記第２のチャネ ル領域よりも高いドーパント濃度で前記第２の導電型にドープされていることを 特徴とする請求項１乃至何れかに記載のメモリ構造。 １５．前記第１のチャネル領域が、全体としてのドーパント濃度が前記第１のチ ャネル領域及び前記第２のチャネル領域よりも低くなるように、カウンタドープ されて前記第２の導電型となっていることを特徴とする請求項１乃至６の何れか に記載のメモリ構造。 １６．各々が、１つ若しくは複数の行を有しかつその中の全てのセルの消去が同 時に行われる複数のセクタとして構成されていることを特徴とする請求項４乃至 ６の何れかに記載のメモリアレイ。 １７．仮想グランドアレイとして構成されていることを特徴とする請求項４乃至 ６の何れかに記載のメモリアレイ。 １８．所定の行の１つおきのセルの前記第１のフローティングゲート若 しくは前記第２のフローティングゲートの何れかが、同時にベリファイされるこ とを特徴とする請求項４乃至６の何れかに記載のメモリアレイ。 １９．１つの行全体が、４つのベリファイ動作を用いてベリファイされることを 特徴とする請求項１８に記載のメモリアレイ。 ２０．１つの所定の行の１つ置きのセルの前記第１のフローティングゲート及び 前記第２のフローティングゲートの一方が、プログラミングされるべき各メモリ セルに対応するデータを対応する拡散ラインに与えることによって、同時にプロ グラムされることを特徴とする請求項４乃至６の何れかに記載のメモリアレイ。 ２１．１つの行全体が、４つのプログラム動作を用いてプログラムされることを 特徴とする請求項２０に記載のメモリアレイ。 ２２．メモリ構造を形成する方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１の導電形式のドレイン領域を形成する過程と、 前記ソース領域に隣接した、前記第１の導電型とは相異なる第２の導電型の第 １のチャネル領域を形成する過程と、 前記ドレイン領域に隣接した、前記第２の導電型の第２のチャネル領域を形成 する過程と、 前記第１のチャネル領域と前記第２のチャネル領域との間に、前記第２の導電 型の伝他チャネル領域を形成する過程と、 前記第１のチャネル領域の上に第１のフローティングゲートを形成する過程と 、 前記第２のチャネル領域の上に第２のフローティングゲートを形成する過程と 、 前記第１のフローティングゲートの上に、前記第１のフローティングゲートに 対応するステアリング素子として働く第１のコントローラゲー トを形成する過程と、 前記第２のフローティングゲートの上に、前記第２のフローティングゲートに 対応するステアリング素子として働く第２のコントロールゲートを形成する過程 と、 前記伝達チャネルの上に、アクセストランジスタのコントロールゲートとして 働きかつ前記第１のコントロールゲートと前記第２のコントロールゲートの少な くとも一部を覆う第３のコントロールゲートを形成する過程と、 前記第１のフローティングゲートと、前記第３のコントロールゲートとの間に 、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、底部の一部の１つ若しくは複数を含む第１のトンネル領域を形成する過程 と、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に、 前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一 部、及び底部の一部の１つ若しくは複数を含む第２のトンネル領域を形成する過 程とを有することを特徴とするメモリ構造の製造方法。 ２３．メモリ構造の製造方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１の導電型のドレイン領域を形成する過程と、 前記ソース領域に隣接して、前記ソース隣接した部分が前記ドレイン領域に隣 接していない残りの部分よりも高いドーパント濃度で第２の導電型にドープされ た前記第２の導電型の第１のチャネル領域を形成する過程と、 前記ドレイン領域に隣接して、前記ドレイン領域に隣接した部分が前記ドレイ ン領域に隣接していない残りの部分よりも高いドーパント濃度 でドープされた前記第２の導電型の第２のチャネル領域を形成する過程と、 前記第１のチャネル領域と前記第２のチャネル領域との間に、前記第２の導電 型の伝達チャネル領域を形成する過程と、 前記第１のチャネル領域の上に第１のフローティングゲートを形成する過程と 、 前記第２のチャネル領域の上に第２のフローティングゲートを形成する過程と 、 前記第１のフローティングゲートの上に、前記第１のフローティングゲートと 対応するステアリング素子として働く第１のコントロールゲートを形成する過程 と、 前記第２のフローティングゲートの上に、前記第２のフローティングゲートに 対応するステアリング素子として働く第２のコントロールゲートを形成する過程 と、前記伝達チャネル領域の上に、アクセストランジスタのコントロールゲート として働く第３のコントロールゲートを形成する過程と、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に、 前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一 部、及び底部の一部のうちの１つ若しくは複数を含む第１のトンネル領域を形成 する過程と、 前記第２のフローティングゲートと、前記第３のコントロールゲートとの間に 、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、底部の一部のうちの１つ若しくは複数を含む第２のトンネルゾーンを形成 する過程を有することを特徴とするメモリ構造の製造方法。 ２４．メモリ構造の製造方法であって、 第１の導電型のソース領域を形成する過程と、 前記第１の導電型のドレイン領域を形成する過程と、 前記ソース領域に隣接して、前記第１の導電型と相異なる第２の導電型の第１ のチャネル領域を形成する過程と、 前記ドレイン領域に隣接して、前記第２の導電型の第２のチャネル領域を形成 する過程と、 前記第１のチャネル領域と前記第２のチャネル領域との間に、前記第２の導電 型の伝達チャネル領域を形成する過程と、 前記第１のチャネル領域の上に、第１のフローティングゲートを形成する過程 と、 前記第２のチャネル領域の上に、第２のフローティングゲートを形成する過程 と、 前記第１のフローティングゲートの上に、前記第１のフローティングゲートに 対応するステアリング素子として働く第１のコントロールゲートを形成する過程 と、 前記第２のフローティングゲートの上に、前記第２のフローティングゲートに 対応するステアリング素子として働く第２のコントロールゲートを形成する過程 と、 前記伝達チャネル領域の上に、アクセストランジスタのコントロールゲートと して働く第３のコントロールゲートを形成する過程と、 前記第１のフローティングゲートと前記第３のコントロールゲートとの間に、 前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一 部、及び底部の一部のうちの１つ若しくは複数を含む第１のトンネルゾーンを形 成する過程と、 前記第１のチャネル領域と前記伝達チャネル領域との境界に、前記第１のチャ ネル領域及び前記伝達チャネル領域よりも高いドーパント濃度 で前記第２の導電型にドープされた第１のドープされた領域を形成する過程と、 前記第２のチャネル領域と前記伝達チャネル領域との境界に、前記第２のチャ ネル領域と前記伝達チャネル領域よりも高いドーパント濃度で前記第２の導電型 にドープされた第２のドープされた領域を形成する過程とを有し、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に、 前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部、上部の一 部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネルゾーンを形 成する過程とを有することを特徴とするメモリ構造の製造方法。 ２５．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域とドレイン領域として働く、第１の方向に沿って 延在する複数拡散されたラインを形成する過程であって、前記各メモリセルは、 前記ソース領域に隣接して配置された第１のチャネル領域と、前記ドレイン領域 に隣接して配置された第２のチャネル領域と、前記第１のチャネル領域と前記第 ２のチャネル領域との間に配置された伝達チャネル領域とを有する、前記複数の 拡散されたラインを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１のチャネル領 域に配置された複数の第１のフローティングゲートを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２のチャネル領 域の上に配置された複数の第２のフローティングゲートを形成する過程と、 各々が、前記第１のフローティングゲートの対応する集合の上に配置 され、かつ前記第１のフローティングゲートの各々に対応するステアリング素子 として働く前記第１の方向に沿って延在する複数の第１のコントロールゲートラ インを形成する過程と、 各々が、前記第２のフローティングゲートの対応する集合の上に配置されかつ 前記第２のフローティングゲートの各々に対る応するステアリング素子として働 く前記第１の方向に沿って延在する複数の第２のコントロールゲートラインを形 成する過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロールゲー トの集合を形成しかつ前記第１のコントロールゲートと前記第２のコントロール ゲートのうちの対応するコントロールゲートの少なくとも一部を覆いかつ対応す る前記メモリセルのアクセストランジスタのコントロールゲートとして働く前記 第１の方向とは概ね直交する第２の方向に沿って延在する複数の行ラインを形成 する過程とを有し、 前記メモリセルの各々が、前記拡散されたラインの１つと前記行ラインの１つ との交差部分に対応し、 前記メモリセルの各々が、 前記第１のフローティングゲート前記第３のコントロールゲートとの間に形成 された前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、上 部の一部及び、底部の一部のうちの少なくとも１つ若しくは複数を有する第１の トンネルゾーンを含み、 前記メモリセルの各々が、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネル ゾーンを含むことを特徴とするメモリアレイの製造方法。 ２６．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散されたラインを形成する過程であって、前記メモリセルの 各々が、前記ソース領域と隣接する部分が前記第１のチャネル領域よりも高いド ーパント濃度で第２の導電型にドープされた前記ソース領域に隣接して配置され た第１のチャネル領域と、前記ドレイン領域に隣接した部分は前記第２のチャネ ル領域よりも高いドーパント濃度で前記第２の導電型にドープされた前記ドレイ ン領域に隣接して配置された第２のチャネル領域と、前記第１のチャネル領域と 前記第２のチャネル領域との間に配置された伝達チャネル領域とを有する、前記 複数の拡散されたラインを形成する過程と、 各々が、前記メモリセルの対応するメモリセルの前記第１のチャネル領域の上 に形成された複数の第１のフローティングゲートを形成する過程と、 各々が、前記メモリセルのうちの対応するメモリセルの前記ラインのチャネル 領域の上に配置された複数のラインをフローティングゲートを形成する過程と、 各々が、前記第１のフローティングゲートの対応する集合の上に配置されかつ 前記第１のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に延在する複数の第１のコントロールゲートラインを形成する 過程と、 各々が、前記第２のフローティングゲートの対応する集合の上に配置されかつ 前記第２のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に延在する複数の第２のコントロールゲートラインを形成する 過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロ ールゲートの集合を形成しかつ対応する前記メモリセルのアクセストランジスタ のコントロールゲートとして働く、前記第１の方向とは概ね直交する第２の方向 に沿って延在する、複数の行ラインを形成する過程とを有し、 前記メモリセルの各々が、前記拡散されたラインの１つと前記行ラインの１つ との交差部分に対応し、 前記メモリセルが、 前記第１のフローティングゲートと、前記第３のコントロールゲートとの間に 形成され、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第１のトンネル ゾーンを含み、 前記メモリセルの各々は、 前記第２のフローティングゲートと、前記第３のコントロールゲートとの間に 形成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅 部、上部の一部、底部の一部のうちの１つ若しくは複数を含む第２のトンネルゾ ーンを含むことを特徴とするメモリアレイの製造方法。 ２７．複数のメモリセルを有するメモリアレイの製造方法であって、 前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿っ て延在する複数の拡散されたラインを形成する過程であって、前記メモリセルの 各々が、前記ソース領域に隣接して配置された第１のチャネル領域と、前記ドレ イン領域に隣接して配置された第２のチャネル領域と、前記第１のチャネル領域 と前記第２のチャネル領域との間に配置された伝達チャネル領域とを有する、前 記複数の拡散されたラインを形成する過程と、 前記第１のチャネル領域と前記第２のチャネル領域との境界に、前記 第１のチャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で第２ の導電型にドープされた第１のドープされた領域を形成する過程と、 前記第２のチャネル領域と前記伝達チャネル領域との境界に、前記第２のチャ ネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記第２の導電 型にドープされた第２のドープされた領域を形成する過程と、 各々が、前記メモリセルの対応するメモリセルの前記第１のチャネル領域の上 に配置された複数の第１のフローティングゲートを形成する過程と、 各々が、前記メモリセルの対応するメモリセルの前記第２のチャネル領域の上 に配置された複数の第２のフローティングゲートを形成する過程と、 各々が、前記第１のフローティングゲートの対応する集合の上に配置されかつ 前記第１のフローティングゲートの各々に対応するステアリング素子として働く 、前記第１の方向に沿って延在する複数の第１のコントロールゲートラインを形 成する過程と、 各々が、前記第２のフローティングゲートの対応する集合の上に配置されかつ 前記第２のフローティングゲートの各々と対応するステアリング素子として働く 、前記第１の方向に沿って延在する複数の第２のコントロールゲートラインを形 成する過程と、 前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロールゲー トの集合を形成しかつ関連する前記メモリセルのアクセストランジスタのコント ロールゲートとして働く、前記第１の方向とは概ね直交する第２の方向へ沿って 延在する複数の行ラインを形成する過程とを有し、 前記メモリセルの各々は、前記拡散されたラインと前記行ラインとの交差部分 に対応し、 前記メモリセルの各々は、 前記第１のフローティングゲートと前記第３のコントロールゲートの間に形成 された、前記第１のフローティングゲートのエッジ、側壁、上部エッジの隅部、 上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第１のトンネルゾ ーンを含み、 前記メモリセルの各々は、 前記第２のフローティングゲートと前記第３のコントロールゲートとの間に形 成された、前記第２のフローティングゲートのエッジ、側壁、上部エッジの隅部 、上部の一部、及び底部の一部のうちの１つ若しくは複数を含む第２のトンネル ゾーンを含むことを特徴とするメモリアレイの製造方法。 ２８．前記第１の導電型がＮ型であり、前記第２の導電型がＰ型であることを特 徴とする請求項２２乃至２７の何れかに記載の方法。 ２９．前記第２の導電型がボロンドーパントによって提供されることを特徴とす る請求項２８に記載の方法。 ３０．前記フローティングゲートが、多結晶シリコンからなる第１の層を有し、 前記第１のコントロールゲートが、多結晶シリコンからなる第２の層を有し、 前記第３のコントロールゲートは、多結晶シリコンからなる第３の層を有する ことを特徴とする請求項２２乃至２７のうちの何れかに記載の方法。 ３１．２つ以上の論理状態を記憶することができることを特徴とする請求項２２ 乃至２７の何れかに記載の方法。 ３２．前記フローティングゲートが、２以上の複数の論理状態を記憶するための 複数の予め決められた電荷レベルの１つを形成することを特徴とする請求項３１ の方法。 ３３．前記ソース領域及び前記ドレイン領域が、埋め込み拡散領域を有すること を特徴とする請求項２２乃至２７の何れかに記載の方法。 ３４．前記埋め込み拡散領域の上に形成された比較的厚い誘電体層を形成する過 程を更に有することを特徴とする請求項３３に記載の方法。 ３５．前記伝達チャネルが、前記第１のチャネル領域及び前記第２のチャネル領 域よりも高いドーパント濃度で前記第２の導電型にドープされていることを特徴 とする請求項２２乃至２７の何れかに記載の方法。 ３６．前記伝達チャネルが、前記第１のチャネル領域及び前記第２のチャネル領 域よりも全体として低いドーパント濃度となるように前記第２の導電型にカウン タドープされていることを特徴とする請求項２２乃至２７の何れかに記載の方法 。 ３７．各々が、１つ若しくは複数の行を有しかつそのうちの全てのセルが同時に 消去されるように構成された複数のセクタとして構成されていることを特徴とす る請求項２５乃至２７の何れかに記載の方法。 ３８．仮想グランドアレイとして構成されていることを特徴とする請求項２５乃 至２７の何れかに記載の方法。 ３９．所定の１つの行の１つ置きのセルの前記第１フローティングゲート及び前 記第２のフローティングゲートのうちの１つが同時にベリファイさせることを特 徴とする請求項２５乃至２７の何れかに記載の方法。 ４０．１つの行全体が、４つのベリファイ動作を用いてベリファイされることを 特徴とする請求項３９．に記載の方法。 ４１．所定の１つの行の１つ置きのセルの前記第１のフローティングゲートと前 記第２のフローティングゲートのうちの一方が、プログラムさ れるべき各メモリセルに対応するデータを対応拡散されたラインに与えることに よって同時にプログラムされることを特徴とする請求項２５乃至２７の何れかに 記載の方法。 ４２．１つの行全体が、４つのプログラム動作を用いてプログラムされることを 特徴とする請求項２０に記載の方法。 ４３．前記第１フローティングゲートと前記第１コントロールゲートとを形成す る前記過程と、前記第２フローティングゲートと前記第２コントロールゲートと を形成する前記過程とが、 前記第１チャネル領域及び前記第２チャネル領域の上に前記第１チャネル領域 及び前記第２チャネル領域から絶縁されて第１の方向に沿って延在する複数の多 結晶シリコンの帯状の部分を形成する過程と、 前記複数の多結晶シリコンの帯状部分から絶縁されて前記複数の多結晶シリコ ンの帯状部分の上に多結晶シリコン層を形成する過程と、 前記複数の多結晶シリコンの帯状部分と、前記多結晶シリコン層とを、前記第 １の方向とは概ね直交する第２の方向に延在する帯状部分としてパターン化し、 前記第１のフローティングゲートと、前記第２のフローティングゲートと、前記 第１のコントロールゲートと、前記第２のコントロールゲートとを形成する過程 を有することを特徴とする請求項２２乃至２４の何れかに記載の方法。 ４４．前記第１フローティングゲートと前記第１コントロールゲートとを形成す る前記過程と、前記第２フローティングゲートと前記第２コントロールゲートと を形成する前記過程とが、 前記第１チャネル領域及び前記第２チャネル領域から絶縁されて前記第１チャ ネル領域と前記第２チャネル領域の上に前記第２の方向に延在する複数の多結晶 シリコンの帯状部分を形成する過程と、 前記複数の多結晶シリコンの帯状部分から絶縁されて前記複数の多結 晶シリコンの帯状部分の上に多結晶シリコン層を形成する過程と、 前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とを、前記第１ の方向に延在する帯状部分としてパターン化し、前記第１のフローティングゲー トと、前記第２のフローティングゲートと、前記第１のコントロールゲートと、 前記第２のコントロールゲートとを形成する過程を有することを特徴とする請求 項２５乃至２７の何れかに記載の方法、 ４５．前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパター ン化する前記過程が、製造過程で利用できる最小のリソグラフ長さの幅を用いて 行われることを特徴とする請求項４３に記載の方法。 ４６．前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパター ン化する前記過程が、製造過程で用いることのできる最小のリソグラフ長さの幅 によって実行されることを特徴とする請求項４４に記載の方法。 ４７．前記伝達チャネル領域と、前記ソース領域と、前記ドレイン領域とを形成 する前記過程が、前記伝達チャネル領域と、前記ソース領域と、前記ドレイン領 域とを同時に線引きする過程を有することを特徴とする請求項２２乃至２７の何 れかに記載方法。 ４８．前記伝達チャネル領域と前記ソース領域と前記ドレイン領域とを同時に線 引きする過程が、製造過程で用いることができる最小のリソグラフ長さの面積を 用いて実行されることを特徴とする請求項４７に記載の方法。 ４９．トンネル酸化膜を、前記伝達チャネル領域に隣接した前記第１フローティ ングゲート及び前記第２フローティングゲートの前記エッジのみの上に形成する 過程を更に有することを特徴とする請求項２２乃至２７の何れかに記載の方法。 ５０．前記トンネルゾーンとして働く、トンネル酸化膜を、前記伝達チャネル領 域に隣接する前記第１フローティングゲート及び前記第２フローティングゲート の前記エッジの上のみに形成する前記過程を有し、 複数の多結晶シリコンの帯状部分を形成する過程と、 前記第１の多結晶シリコン層から絶縁され前記第１多結晶シリコン層の上に第 ２のシリコン層を形成する過程と、 前記第２多結晶シリコン層をパターン化して、前記複数の前記第１のコントロ ールゲートと、前記複数の前記第２のコントロールゲートとを形成する過程と、 前記第１の多結晶シリコン層をパターン化して、前記第１のコントロールゲー トと前記第２のコントロールゲートとの隣接する組の間の前記第１の多結晶シリ コン層の部分を除去する過程と、 前記第１の多結晶シリコン層と前記第２の多結晶シリコン層の露出された側壁 の上にスペーサ誘電体を形成する過程と、 前記第１の多結晶シリコン層の露出された部分を除去する過程と、 前記第１の多結晶シリコン層の前記露出された側壁にトンネル酸化膜を形成す る過程と、 第３の多結晶シリコン層を形成する過程とを更に有することを特徴とする請求 項２５乃至２７の何れかに記載の方法。 ５１．前記スペーサ誘電体膜を形成する過程の前に、前記第１チャネル領域と前 記第２チャネル領域の内前記ソース領域と前記ドレイン領域とに隣接する部分が 、各々、前記チャネル領域の残りの部分よりも高いドーパント濃度でドープされ 、前記ソース領域と前記ドレイン領域とが、前記スペーサ誘電体層を形成する過 程の後に形成されることを特徴とする請求項５０に記載の方法。 ５２．複数のセグメントを有するメモリアレイであって、前記セグメン トの各々がサブアレイを含み、前記サブアレイが、 第１の方向に沿って延在して対応する複数の列を形成する複数の隣接するビッ トラインと、 前記第１の方向に沿って延在する複数のステアリングラインと、 前記第１の方向と概ね直交する第２の方向に延在して対応して複数の行を形成 する複数のワードラインと、 各々が、前記ビットラインの１つと前記ワードラインの１つとの交差部分に対 応する複数のメモリセルとを有することを特徴とするメモリアレイ。 ５３．前記ワードラインが前記消去ラインとして働くことを特徴とする請求項５ ２に記載のメモリアレイ。 ５４．１つ若しくは複数のセクタを含み、 前記各セクタが、１つ若しくは複数の前記ワードラインと、対応する消去ライ ンとを含み、 前記セクタの各々が、同時に消去することのできる複数のメモリセルを含むこ とを特徴とする請求項５３に記載のメモリアレイ。 ５５．１つ若しくは複数のセクタを含み、 前記セクタの各々が、消去ラインとしても働く１つ若しくは複数の前記ワード ラインを含み、 前記セクタの各々が、同時に消去できる複数のメモリセルを含むことを特徴と する請求項５３に記載のメモリアレイ。 ５６．前記メモリセル内に２個以上の論理状態のうちの１つを記憶する過程を更 に有することを特徴とする請求項５２に記載の方法。 ５７．仮想グランドアレイとして構成されていることを特徴とする請求項５２に 記載のメモリアレイ。 ５８．前記ビットラインとして働きかつ前記メモリセルのソース領域及 びドレイン領域を形成する、前記第１の方向に沿って延在する複数の拡散された ラインであって、前記メモリセルの各々が、前記ソース領域に隣接して配置され た第１のチャネル領域と、前記ドレイン領域に隣接して配置された第２のチャネ ル領域と、前記第１のチャネル領域と前記第２のチャネル領域との間に配置され た伝達チャネル領域とを有する、前記複数の拡散されたラインと、 各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域 の上に配置された複数の第１フローティングゲート、 各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域 の上に配置された複数の第２フローティングゲートと、 各々が、前記のフローティングゲートの対応する集合の上に配置されかつ前記 第１フローティングゲートの各々に対応する前記ステアリングラインに対して働 く、前記第１の方向に沿って延在する複数の第１コントロールゲートラインと、 各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前 記第２フローティングゲートの各々に対応する前記ステアリングラインに対して 働く、前記第１の方向に沿って延在する複数の第２コントロールゲートラインと 、 前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロールゲー トの集合を形成し、前記第１のコントロールゲート及び前記第２コントロールゲ ートのうちの対応するコントロールゲートの少なくとも一部の上に配置され、対 応するメモリセルのアクセストランジスタのコントロールゲートとして働く、前 記第１の方向と概ね直交する第２の方向に沿って延在する前記ワードラインとし て働く複数の行ラインとを有し、 前記メモリセルの各々は、前記拡散されたラインのうちの１つと前記 行ラインのうちの１つとの交差部分に対応し、 前記メモリセルの各々が、 前記第１フローティングゲートと前記第３コントロールゲートとの間に形成さ れ、前記第１フローティングゲートのエッジ、側壁、上部エッジの隅部、上部の 一部、及び底部の一部のうちの１つ若しくは複数を含む、第１トンネルゾーンを 含み、 前記メモリセルの各々が、 前記第２フローティングゲートと、前記第３コントロールゲートとの間に形成 され、前記第２フローティングゲートのエッジ、側壁、上部エッジの隅部、上部 の一部、及び底部の一部のうちの１つ若しくは複数を含む第２トンネルゾーンを 含むことを特徴とする請求項５２に記載のメモリアレイ。 ５９．１つの所定の行の１つ置きのセルの第１フローティングゲートと前記第２ フローティングゲートの１つが同時にベリファイされることを特徴とする請求項 ５８．に記載のメモリアレイ。 ６０．１つの行全体が、４つのベリファイ動作を用いてベリファイされることを 特徴とする請求項５９に記載のメモリアレイ。 ６１．１つの所定の行の１つ置きのセルが、プログラムされるべき前記メモリセ ルの各々に対応するデータを対応するビットラインに与えることよよって同時に プログラムされることを特徴とする請求項５８に記載のメモリセル。 ６２．１つの行全体が、４つのプログラム動作を用いてプログラムされることを 特徴とする請求項６１に記載のメモリセル。 ６３．０Ｖ未満のステアリングバイアス電圧レベルを供給することのできるステ アリングバイアス回路を更に有することを特徴とする請求項１乃至６の何れか若 しくは５２に記載のメモリセル。