CN105761740A - 用于改善存储器控制电路负偏压温度不稳定性的恢复电路 - Google Patents

Abstract

本发明公开了一种用于改善存储器控制电路负偏压温度不稳定性的恢复电路，具体为在其传统的时钟控制电路中增设一个电源转换电路，该电源转换电路连接在时钟控制电路的复制单元和传输链之间，该电源转换电路由第二PMOS管和NMOS管组成；第二PMOS管的源极连电源，NMOS管的源极接地；第二PMOS管的栅极和NMOS管的栅极构成电源转换电路的转换控制信号输入端；第二PMOS管的漏极和NMOS管的漏极构成电源转换电路的输出端，并别与复制单元和传输链的虚拟电源连接。本发明降低了NBTI效应对嵌入式存储器控制电路中关键PMOS管的影响，使得嵌入式存储器控制电路能够长时间稳定工作，并能够提高芯片的可靠性指标。

Description

用于改善存储器控制电路负偏压温度不稳定性的恢复电路

技术领域

本发明属于嵌入式存储器领域，具体而言，涉及一种用于改善嵌入式存储器控制电路负偏压温度不稳定性的恢复电路。

背景技术

随着半导体工艺的持续进步，晶体管的尺寸和工作电压也会按比例缩减，然而晶体管的阈值电压却并不会随之按比例缩减。与此同时，由随机参杂等引起的工艺波动带来的晶体管参数的波动也会给电路性能带来较坏的影响，尤其是在工艺进入到65nm以下时。另外，因为现代高性能数字系统的要求，使得嵌入式存储器的集成度越来越高，而且工作频率也越来越大，最高已达到数GHz，这就对晶体管的可靠性带来极高的要求。传统的设计方法是假定晶体管的电气特性和物理特性是确定的，并且在器件整个寿命当中都可预测。不过随着半导体工艺进入深亚微米之后，晶体管的特性在整个寿命中并不是确定的。主要原因就是负偏压温度不稳定性(NBTI)导致的时间可靠性下降。在长时间高频率运行时，NBTI会使晶体管参数恶化从而导致电路不稳定，乃至失效。

负偏压温度不稳定性(negative bias temperature instability, NBTI)是限制PMOS可靠性的主要因素，它会导致PMOS晶体管阈值电压绝对值增大而载流子迁移率减小。进而PMOS饱和电流和跨导的减小，从而使电路的驱动电流和驱动能力下降。当PMOS的源极加载一个较高的正电压或者栅极加载负电压时会形成负偏压，负偏压使得源极-栅氧-栅极上存在一个强电场。其实NBTI是由晶体管中Si-SiO₂接触面持续形成的陷阱引起的。在强电场下，Si-SiO₂接触面移除悬挂硅原子的氢钝化过程会形成Si-H键，而这些陷阱就是源自这些Si-H键。不过在持续的强电场和高温下，这些键很容易随着时间而破裂，形成正的接触陷阱，这些正接触陷阱就会引起晶体管阈值电压的上升。由于近年来工艺的进步，使得栅氧化层也随之按比例缩减，这些栅氧化层非常薄，在32nm以下时厚度将低于10Å，这样薄的栅氧实质上使得氧化层垂直方向电场Eox强度高达数个MV/cm，这反过来又引起更严重的NBTI效应以及相应的阈值电压上升。此外，用来降低栅极漏电流的掺氮氧化物还会促进晶体管退化过程。

晶体管按比例缩减还会使得NBTI引起的性能退化的统计波动性。和我们所熟知的随机掺杂波动RDF一样，在短沟道晶体管中Si-H键数量并不多，根据具体技术的不同在几十到几百对的范围内，在bulk CMOS工艺中Si-H键平均数量大约10^12/cm²。因为Si-H键数量有限，它们的破坏和重组在退化的过程中会经历统计性的波动，这就使得阈值电压在常规标称退化的基础上产生额外的随机波动。和随机掺杂波动引起的随机参数波动不同，NBTI引起的阈值电压波动还和晶体管的工作温度及有效高压时间密切相关。

在嵌入式存储器当中，时序控制电路是用来产生灵敏放大器(sense amplifier,SA)使能信号的关键电路，如图1所示，其中最主要的是replica cell模块和反相器链(E1-E5)模块，它们受晶体管特性影响非常大的电路，在读操作过程中，过早或者过晚打开灵敏放大器都会使电路性能急剧下降。而因为长时间的读操作，replica cell和反相器链中的PMOS管都会受到严重的NBTI效应的影响，导致阈值电压上升，晶体管变弱，一方面使得replica cell的放电速度降低，另一方面也使得反相器链的传输延时增大。在这样的条件下，SA使能信号很容易在不恰当的时间形成，导致读取失败或者其它方面的失效。

发明内容

为了解决上述问题，本发明通过引入辅助电路，提供一种用于改善嵌入式存储器控制电路负偏压温度不稳定性的恢复电路，旨在降低NBTI效应对嵌入式存储器控制电路中关键PMOS管的影响，使得嵌入式存储器控制电路能够长时间稳定工作，并能够提高芯片的可靠性指标。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种用于改善存储器控制电路负偏压温度不稳定性的恢复电路，包括一个时钟控制电路、一个灵敏放大器以及由若干个内嵌式存储单元组成的存储器，所述时钟控制电路包含有由5个反相器组成的传输链、若干个复制单元（replica cell）以及第一PMOS管、或非门、与非门和4个反相器，在所述时钟控制电路中设有一个电源转换电路，所述电源转换电路连接在所述复制单元和所述传输链之间，所述电源转换电路由第二PMOS管和NMOS管组成；所述第二PMOS管的源极与电源连接，所述NMOS管的源极接地；所述第二PMOS管的栅极和所述NMOS管的栅极构成所述电源转换电路的转换控制信号输入端；所述第二PMOS管的漏极和所述NMOS管的漏极构成所述电源转换电路的输出端，所述电源转换电路的输出端分别与每个所述复制单元和所述传输链的虚拟电源连接。

进一步的，所述复制单元中的两个第一上拉PMOS管的源极分别经所述虚拟电源与所述电源转换电路的输出端连接。

进一步的，所述传输链中每个反相器的第二上拉PMOS管的源极分别经所述虚拟电源与所述电源转换电路的输出端连接。

当存储器处于读操作模式时，电源转换电路的转换控制信号输入端为低电平，这时其输出端为高电平，也就是复制单元（replica cell）及传输链的虚拟电源连接到电源上，这时，时钟控制电路正常工作。而当存储器不再处于读模式时，电源转换电路的转换控制信号输入端为高电平，其输出端为低电平，也即是复制单元及传输链的虚拟电源接地。这个时刻，一方面，在复制单元中虚拟电源会接地，而它的源极同样会接地，这时，复制单元的电压上下摆幅为零，没有电压降，复制单元中的PMOS管的栅极和源极电压都为零，没有NBTI效应的影响。此外，在没有电压降的情况下在复制单元也不会存在漏电流。另一方面，在传输链中的反相器中，同样可以看到源极和虚拟电源都是接地的，电压的上下摆幅为零，没有电压降，传输链反相器中上拉PMOS管的栅极和源极电压都为零，不受NBTI效应的影响，而且也不存在漏电流的情况。

本发明的有益效果是：

1.、本发明有效地降低因为NBTI效应而导致的replica bitline（复制位线）放电速度下降以及传输链传输高电压速度的下降，进而抑制灵敏放大器使能信号时间偏差，保证存储器能够长时间正确地工作，提高存储器的可靠性指标。

2、本发明有效地降低因为NBTI效应导致的replica bitline（复制位线）放电速度下降，进而引起的电路级别的字线电压脉冲宽度上升，以此减小电路的读取功耗和存储单元中存取管引起的栅漏电流，同时可以减小读操作时字线电压脉冲对半选单元造成的扰动。

3、本发明有效地降低存储器的操作时钟周期，从而提高存储器的工作频率和性能，同时降低电路的操作功耗。

4、本发明的开销仅仅包括新引入的电压转换电路中的一个PMOS晶体管和一个NMOS晶体管，另外还有replica cell（复制单元）及传输链反相器中所需的虚拟电源所用到的金属线，总体的额外开销非常小，成本也很低，具有较强的使用价值和较高的商业价值。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为传统的嵌入式存储器控制电路的电路图；

图2为本发明的恢复电路的电路图；

图3为本发明的电源转换电路与复制单元连接的电路图；

图4为本发明的电源转换电路与传输链连接的电路图；

图5为本发明中存储器读模式下控制电路的波形图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

参见图2所示，一种用于改善存储器控制电路负偏压温度不稳定性的恢复电路，包括一个时钟控制电路、一个灵敏放大器SA以及由若干个内嵌式存储单元MC组成的存储器，所述时钟控制电路包含有由5个反相器E1，E2，E3，E4，E5组成的传输链1、若干个复制单元RC以及第一第一PMOS管P1、或非门B2、与非门D3和4个反相器B1，D1，D2，D4，在所述时钟控制电路中设有一个电源转换电路，所述电源转换电路连接在所述复制单元RC和所述传输链1之间，所述电源转换电路由第二PMOS管SP和NMOS管SN组成；所述第二PMOS管SP的源极与电源VDD连接，所述NMOS管SN的源极接地GND；所述第二PMOS管SP的栅极和所述NMOS管SN的栅极构成所述电源转换电路的转换控制信号输入端RM；所述第二PMOS管SP的漏极和所述NMOS管SN的漏极构成所述电源转换电路的输出端，所述电源转换电路的输出端分别与每个所述复制单元RC和所述传输链1的虚拟电源VVDD连接。

进一步的，参见图3所示，所述复制单元RC中的两个第一上拉PMOS管PL1，PL2的源极不载连接电源VDD，而是分别与所述虚拟电源VVDD连接，同时与所述电源转换电路的输出端连接。

进一步的，参见图4所示，所述传输链1中每个反相器的第二上拉PMOS管INP的源极不再连接电源VDD，而是分别与所述虚拟电源VVDD连接，同时与所述电源转换电路的输出端连接。

参见图2所示，当存储器处于读操作模式时，电源转换电路的转换控制信号输入端RM为低电平，这时电源转换电路的输出端为高电平，也就是复制单元RC及传输链1的虚拟电源VVDD连接到电源VDD上，这时，时钟控制电路正常工作。首先，第一PMOS管P1的输入端PRCH为低电平，第一PMOS管P1打开并且对replica bitline充电，rbl为高电压，通过反相器E1后P点为低电压，此时块选信号bs为低电平，通过反相器B1和或非门B2后rwl为低电平，并且再通过反相器D1和D2, 与非门D3以及反相器D4后wl为低电平。随后全局字线gwl变成高电平，并且块选信号bs也变成高电平，这样，经过反相器B1和或非门B2后rwl变成高电平。rwl的高电平打开第一个复制单元RC1，并且第一个复制单元RC1对replica bitline放电，经过trbl时间间隔后rbl由高电平转换为低电平。与此同时，经过反相器D1、反相器D2、 与非门D3以及反相器D4的延时时间tdd后wl变成高电平，打开存储器中最后一个嵌入式存储单元MCm，最后一个嵌入式存储单元MCm对位线对bl/blb放电，并且在bl/blb上形成一个微小的电压差，输入到灵敏放大器SA的输入端A/B上。同时，低电平的rbl经过传输链中五个反相器E1，E2，E3，E4，E5的延时ted后，在灵敏放大器SA使能信号端SAE形成高电平，打开灵敏放大器SA使其工作。与此同时，低电平的rbl经过反相器E1后在P点形成高电平，经过或非门B2后在rwl处形成低电平，第一个复制单元RC1不再放电，经过五个反相器E1，E2，E3，E4，E5后使得wl转换成低电平，最后一个嵌入式存储单元MCm不再放电。传输链中的五个反相器E1，E2，E3，E4，E5的传输延时和反相器D1， 反相器D2，与非门D3和反相器D4路径的传输延时相同，而最后一个嵌入式存储单元MCm放电形成的bl/blb电压差与第一个复制单元RC1放电形成的rbl电压降的比例则取决于bl/blb上所挂载的存储单元MC的数量m以及replica bitline上所挂载的复制单元的数目k，恰当选取的k值会在bl/blb上形成合理电压差，并经灵敏放大器SA放大形成有效输出。参见图5所示，图5表示当存储器在读模式下的波形变化。

参见图2所示，当存储器不处于读取模式时，电源转换电路的转换控制信号输入端RM为高电平，这时第二PMOS管SP关断，NMOS管SN打开，这时电源转换电路的输出端通过NMOS管SN接地，参见图3所示，也即是复制单元RC及传输链1的虚拟电源VVDD接地。此刻，一方面，结合图3，在复制单元RC中两个第一上拉PMOS管PL1，PL2的源极不再连接电源VDD，而是通过虚拟电源VVDD接地，此时它的源极也接地，因此复制单元RC的电压上下摆幅为零，没有电压降，这时复制单元RC中的两个上拉PMOS管PL1，PL2的栅极和源极电压都为零，没有NBTI效应的影响，同时也处于NBTI效应的恢复期，阈值电压的绝对值不再上升，有效降低了NBTI效应的影响，此外，在没有电压降的情况下在复制单元RC也不会存在漏电流；另一方面，结合图4，在传输链1的5个反相器E1，E2，E3，E4，E5的第二上拉PMOS管INP的源极均不再连接电源VDD，而是均通过虚拟电源VVDD接地，此时5个反相器E1，E2，E3，E4，E5的源极也接地，因此传输链1中的5个反相器E1，E2，E3，E4，E5的电压摆幅为零，这时5个反相器E1，E2，E3，E4，E5中的第二上拉PMOS管INP的栅极和源极电压都为零，没有NBTI效应的影响，同样也处于NBTI效应的恢复期，INP的阈值电压的绝对值不再上升，有效降低了NBTI效应的影响，而且也不存在漏电流的情况。这样，在时钟控制电路中，在长时间的工作模式中由NBTI效应带来的复制单元RC中的PMOS管老化以及传输链反相器中的PMOS管老化就可以有效得到抑制，从而形成更精准的SAE信号，保证电路的可靠性。

而本发明的开销仅仅包括新引入的电压转换电路中的一个PMOS晶体管和一个NMOS晶体管，另外还有复制单元RC及传输链反相器E1，E2，E3，E4，E5中所需的虚拟电源VVDD所用到的金属线。总体的额外开销非常小，成本也很低，具有较强的使用价值和较高的商业价值。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.用于改善存储器控制电路负偏压温度不稳定性的恢复电路，包括一个时钟控制电路、一个灵敏放大器（SA）以及由若干个内嵌式存储单元（MC）组成的存储器，所述时钟控制电路包含有由5个反相器（E1，E2，E3，E4，E5）组成的传输链（1）、若干个复制单元（RC）以及第一PMOS管（P1）、或非门（B2）、与非门（D3）和4个反相器（B1，D1，D2，D4），其特征在于：在所述时钟控制电路中设有一个电源转换电路，所述电源转换电路连接在所述复制单元（RC）和所述传输链（1）之间，所述电源转换电路由第二PMOS管（SP）和NMOS管（SN）组成；所述第二PMOS管（SP）的源极与电源（VDD）连接，所述NMOS管（SN）的源极接地（GND）；所述第二PMOS管（SP）的栅极和所述NMOS管（SN）的栅极构成所述电源转换电路的转换控制信号输入端（RM）；所述第二PMOS管（SP）的漏极和所述NMOS管（SN）的漏极构成所述电源转换电路的输出端，所述电源转换电路的输出端分别与每个所述复制单元（RC）和所述传输链（1）的虚拟电源（VVDD）连接。

2.根据权利要求1所述的用于改善存储器控制电路负偏压温度不稳定性的恢复电路，其特征在于：所述复制单元（RC）中的两个第一上拉PMOS管（PL1，PL2）的源极分别经所述虚拟电源（VVDD）与所述电源转换电路的输出端连接。

3.根据权利要求1所述的用于改善存储器控制电路负偏压温度不稳定性的恢复电路，其特征在于：所述传输链（1）中每个反相器的第二上拉PMOS管（INP）的源极分别经所述虚拟电源（VVDD）与所述电源转换电路的输出端连接。