JPH11242531A

JPH11242531A - ドライバ回路およびクロック信号駆動装置

Info

Publication number: JPH11242531A
Application number: JP10303837A
Authority: JP
Inventors: Charles S Stephens; チャールズ・エス・スティーブンス; Raymond A Davis; レイモンド・エイ・ディビス
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-10-29
Filing date: 1998-10-26
Publication date: 1999-09-07
Also published as: EP0913937A2; DE69810426D1; EP0913937B1; DE69810426T2; EP0913937A3

Abstract

(57)【要約】【課題】出力信号の波形選択を可能にするドライバを提
供することにある。【解決手段】電圧源とアースの間に結合された複数の
ＭＯＳトランジスタ出力を互いに結合することによっ
て、ドライバ回路出力が形成される。前記ＭＯＳトラン
ジスタの１つ以上を選択可能に使用可能にし、選択され
るＭＯＳトランジスタの抵抗成分と負荷容量で時定数が
選択され、出力クロック信号の波形の遷移形状が変えら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック・ドライ
バ及びクロック・ツリーに関するものであり、とりわ
け、プログラマブル出力特性を備えたクロック・ドライ
バ及びクロック・ツリーに関するものである。

【０００２】

【従来の技術】特定用途むけ集積回路（ＡＳＩＣ）及び
他の集積回路でも、クロック信号は、数千、場合によ
り、数万の「場所」に分配される可能性がある。この分
配は、普通、クロック・ツリーを利用して実施され、典
型的なクロック・ツリーは、各段の出力が入力より多
い、複数段に配置された複数のバッファ・ドライバから
構成される。

【０００３】代表的なクロック・ツリーが、各段毎に
１：１０の入力対出力比をもたらし、４段を備えている
場合、クロック信号ライン数は、それぞれ、段１〜４に
おいて１から１０、１０から１００、１００から１，０
００、１，０００から１０，０００に増大する。この信
号ライン数の段階的増大によって、同時またはほぼ同時
のクロック信号の遷移（例えば、正から負または負から
正への）数も同様に増大することになる。クロック信号
の遷移は、電磁妨害雑音（ＥＭＩ）源になるため、多数
の同時クロック信号遷移は、望ましくない大量のＥＭＩ
を生じる。この問題は、半導体テクノロジの進歩につれ
て、さらに悪化する。集積回路の特徴サイズを縮小する
と、単位面積当たりのクロック信号遷移密度が高くな
る。さらに、動作速度が速くなると、ＥＭＩ及び他の寄
生素子に対する回路の感度が増すことになる。

【０００４】

【発明が解決しようとする課題】従って、本発明の目的
は、出力クロック信号の波形選択を可能にするクロック
信号ドライバを提供することにある。

【０００５】本発明のもう１つの目的は、信号の修正量
をプログラム可能なクロック信号ドライバを提供するこ
とにある。

【０００６】本発明のもう１つの目的は、抵抗値の選択
可能なクロック・ドライバを提供し、これらの抵抗値と
負荷容量値を組み合わせて、選択可能な時定数が効果的
に得られるようにすることにある。

【０００７】

【課題を解決するための手段】本発明の以上の及び関連
する目的は、本明細書に記載のように、プログラマブル
出力特性を備えたクロック・ドライバを用いて実現され
る。

【０００８】実施態様の１つでは、本発明には、電圧源
とアースの間に結合されており、第１の出力を備えた第
１のＭＯＳトランジスタと；電圧源とアースの間に結合
されており、その第２の出力と前記第１の出力を互いに
結合することによって、ドライバ回路出力が形成される
第２のＭＯＳトランジスタと；前記第１と第２のＭＯＳ
トランジスタに結合されて、前記ＭＯＳトランジスタの
１つ以上を選択可能に使用可能にし、前記選択される１
つ以上の前記ＭＯＳトランジスタからの抵抗成分を含む
時定数の影響下において遷移する出力クロック信号を送
り出す選択論理回路とを具備するドライバ回路が含まれ
ている。選択論理回路は、クロック信号、第１のＭＯＳ
トランジスタ選択信号、及び、第２のＭＯＳトランジス
タ選択信号を受信して、前記第１のＭＯＳトランジスタ
に伝搬する第１のＭＯＳトランジスタ使用可能信号、及
び、前記第２のＭＯＳトランジスタに伝搬する第２のＭ
ＯＳトランジスタ使用可能信号を送り出すように構成す
ることが可能である。第１及び第２のＭＯＳトランジス
タは、ＣＭＯＳトランジスタが望ましい。ＭＯＳトラン
ジスタは、その出力導体を介して信号の駆動を可能にす
るためトライステート式にできる。

【０００９】もう１つの実施態様の場合、本発明には、
クロック信号ドライバの第１、第２、及び、第３段を形
成するように配置された複数のクロック信号ドライバを
具備しており；前記クロック信号ドライバの少なくとも
１つに、出力の結合された第１と第２のＭＯＳトランジ
スタと、前記ＭＯＳトランジスタの１つ以上を選択可能
に使用可能にする選択論理回路が設けられているクロッ
ク・ツリーが含まれている。前記クロック信号ドライバ
の少なくとも１つは、前記選択された１つ以上の前記ト
ランジスタからの抵抗成分を含む時定数の影響下におい
て遷移する、出力クロック信号を送り出すのが望まし
い。

【００１０】さらにもう１つの実施態様において、本発
明には、クロック信号入力と前記クロック信号入力に結
合されて、前記入力から受信したクロック信号を緩衝記
憶し、その出力から緩衝記憶したクロック信号を送り出
すクロック信号バッファと；前記緩衝記憶クロック信号
の遷移形状の修正を可能にする論理回路を具備した、ク
ロック信号駆動装置が含まれている。バッファには、選
択可能な半導体抵抗素子が含まれているのが望ましい。
抵抗素子は、ＭＯＳトランジスタとして構成することが
可能であり、修正論理回路は、ＭＯＳトランジスタを使
用禁止にできるように選択することが可能である。

【００１１】当該技術者であれば、図面と共に示された
本発明に関する下記のさらに詳細な説明の検討が済む
と、本発明の以上の及び関連の利点及び特徴の達成が、
より分かりやすくなるはずである。

【００１２】

【発明の実施の形態】図１を参照すると、本発明による
クロック・ツリーの略ブロック図が示されている。図１
の実施態様には、４段を備えた典型的なクロック・ツリ
ーが示されているが、認識しておくべきは、本発明から
逸脱することなく、クロック・ツリーの段を増減させる
ことができるという点である。

【００１３】クロック・ツリー５には、通常は水晶発振
器等であるクロック源８が含まれている。クロック源８
から出力されるクロック信号は、ライン９によって第１
段１０のバッファ・ドライバ１１（今後は、単にドライ
バと呼ぶことにする）まで伝搬する。ドライバ１１の出
力は、４つのドライバ２１〜２４のみが示されている、
複数の第２段２０のドライバに送られる。４つのドライ
バが示されているが、認識しておくべきは、この数は、
既知のファン・アウト、または、インピーダンス、導体
長等といった負荷決定要素によって許容される数に増減
することができるという点である。第２段２０のドライ
バの出力は、さらに、第３段３０のドライバ３１〜３６
の入力に結合され、第３段３０のドライバは、同様に、
第４段４０のドライバ４１〜４６に結合される。例示の
実施態様の場合、第４段４０から出力されたクロック信
号は、負荷５１〜５６によって表示の宛先（機能論理回
路）に送られる。認識しておくべきは、段数及び各段内
のドライバ数は、周知のように、クロック信号のを送り
付ける必要のある場所の数、及び、各ドライバのファン
・アウト能力等によって決まるという点である。

【００１４】本発明によれば、ドライバ１１、２１〜２
４、３１〜３６、４１〜４６の一部または全ては、出力
クロック信号のプログラマブル波形整形を可能にするよ
うに構成されている。各ドライバは、個別に、セット単
位で（例えば、ドライバ３１〜３３、３４〜３６、４１
〜４３、及び、４４〜４６は、それぞれ、ドライバ・
「セット」とみなすことが可能である）、段単位で、あ
るいは、回路設計者が所望する別のやり方で制御するこ
とが可能である。認識しておくべきは、クロック・ツリ
ーの後の方の段（たとえば図１の第３及び第４段など）
では、ほぼ同時のクロック信号遷移の数が増大するの
で、プログラム可能なクロック信号整形の実施は、これ
らの段ではより重要になる可能性があるという点であ
る。また、認識しておくべきは、第２段２０のドライバ
２１〜２４から出力されたクロック信号のタイミングま
たは波形形状を変動することによって、クロック・ツリ
ー１０全体にわたってクロック信号の遷移に変動が生じ
ることになる。

【００１５】出力クロック信号をプログラムする能力
は、ドライバの設計（図２に関連してさらに詳細に後述
する）と適合する制御信号の配信の関数である。制御信
号は、多くの既知のやり方（特定の論理状態に入力を結
合すること等を含む）で配信することが可能であるが、
望ましい実施態様の場合、制御論理回路７０からの信号
を伝搬する選択ライン６０が設けられている。制御論理
回路７０には、１つ以上のデータ・レジスタと、データ
・レジスタに制御／選択ビットを書き込むプロセッサが
含まれているのが望ましい。データ・レジスタは、後述
のように、クロック・ドライバ選択信号の値を保持す
る。

【００１６】図２を参照すると、本発明によるクロック
信号ドライバ回路１００の概略ブロック図が示されてい
る。ドライバ１１、２１〜２４、３１〜３６、及び、４
１〜４６は、それぞれ、ドライバ回路１００を含むよう
に構成することが可能である。ドライバ１１がクロック
源８からの唯一の第１段バッファである場合には、プロ
グラマブル出力特性を備えたドライバ１１を構成する必
要はない。しかし、他のドライバまたはそのセットまた
はサブセットは、プログラマブル出力特性を示すように
構成するのが望ましい。

【００１７】図２に示すように、ドライバ回路１００
は、複数のＣＭＯＳトランジスタ１１０、１２０、１３
０を備えている。ＡＮＤゲート等１１１、１２１、１３
１の適切な組み合わせ論理回路が、それぞれ、ＰＭＯＳ
及びＮＭＯＳトランジスタ１１２、１２２、１３２、及
び、１１３、１２３、１３３のゲートに結合されて、該
ゲートを通る電流を制御する。入力クロック信号は、ラ
イン１０５によってＡＮＤゲートのそれぞれに送られ
る。ＡＮＤゲートのそれぞれに対するもう１つの入力
は、図１の選択ライン６０の１つのような選択ラインで
ある。選択ライン６０のそれぞれには、複数の個別トラ
ンジスタ制御ラインが含まれているのが望ましい。図２
には、３つの制御ライン１６１〜１６３が示されてい
る。これらの制御ラインによって送られる、３ビット表
現の選択信号「１０１」が、表示されている。値１０１
（または前記制御ラインによって送られる他の値）は、
例えば、制御論理回路７０のデータ・レジスタに記憶さ
れている。

【００１８】各ＣＯＭＯＳトランジスタの出力は、負荷
１５０が結合された共通出力ラインに結合される。ドラ
イバ回路１００によって駆動される回路または他のコン
ポーネント類は、全体が負荷１５０によって表されてい
る。各負荷は、それに関連したかなりのキャパシタンス
を有しており、このキャパシタンスは、鎖線のコンデン
サ１５１によって表示されている。

【００１９】ドライバを伝搬するクロック信号は、明快
な方形波として描かれる場合が多いが、実際には、これ
らのクロック信号は、角が丸いか、あるいは、別の視点
からすると、湾曲または傾斜した遷移を生じる。丸い角
及び湾曲した遷移は、少なくとも部分的には、クロック
信号電流経路における固有または寄生抵抗、及び、負荷
におけるキャパシタンス１５１によって生じる時定数に
より生じている。

【００２０】回路１００は、クロック信号の電流経路
（ドライバ内）における抵抗値の選択を可能にし、この
選択された値と負荷のキャパシタンスを組み合わせるこ
とによって、出力クロック信号遷移の形状を決める時定
数が生じる。時定数を選択可能にすることによって、回
路設計者はクロック信号遷移の緩和及び／または離隔を
行うことが可能になる。クロック信号遷移に緩和及び／
または離隔を施すことによって、ＥＭＩ及び関連ノイズ
が大幅に減少する。

【００２１】図２の実施態様をさらに詳細に参照する
と、選択／制御ライン１６１〜１６３によって、ユーザ
は、ＣＭＯＳトランジスタ１１０、１２０、１３０を選
択的に使用可能にすることができる。使用可能になった
各ＣＭＯＳトランジスタは、主としてゲートの表面積に
依存する必要な抵抗成分による分圧器として有効に機能
する。従って、３つのＣＭＯＳトランジスタが同じサイ
ズのゲート（すなわち、同じ抵抗値）を備えている場
合、設計者は、可能性のある３つの抵抗値、すなわち、
トランジスタの１つ、２つ、または、３つを使用可能に
することによって得られる抵抗値のうちから選択するこ
とが可能である。代替案として、ＣＯＭＯＳトランジス
タは、１つ以上が異なるサイズのゲートを備えるように
構成することも可能である。例えば、トランジスタ１１
０、１２０、１３０のゲート・サイズが異なる場合、設
計者は、回路１００について可能性のある７つの抵抗値
のうちから選択することが可能である。これらには、下
記の使用可能になったＣＭＯＳトランジスタと括弧内の
ライン１６１〜１６３を伝搬する選択信号の場合が含ま
れる：１１０（１０１）、１２０（０１０）、１３０
（００１）、１１０＋１２０（１１０）、１１０＋１３
０（１０１）、１２０＋１３０（０１１）、及び、１１
０＋１２０＋１３０（１１１）。

【００２２】やはり認識しておくべきは、本発明は、図
２、図３においてＣＭＯＳの実施態様で示されている
が、ほぼ上述のように配置された選択可能なＮＭＯＳま
たはＰＭＯＳトランジスタを利用するか、あるいは、半
導体材料に形成された抵抗器と組み合わせた選択可能な
ＮＭＯＳまたはＰＭＯＳトランジスタを利用して、ＮＭ
ＯＳまたはＰＭＯＳ設定により実施することも可能であ
る。

【００２３】図３を参照すると、本発明による図２の回
路１００に用いられる選択論理回路２３１の略ブロック
図が示されている。選択論理回路２３１は、本質的に、
回路１００のＡＮＤゲートの任意のゲートまたは全てに
取って代わるものである。図３の場合、選択論理回路２
３１は、あたかもゲート１３１に取って代わるかのよう
に示されているが、もちろん、ゲート１１１、１２１に
取って代わることも可能である。

【００２４】選択論理回路２３１には、インバータ２４
１、ＮＡＮＤゲート２４２、及び、ＮＯＲゲート２４３
が設けられる。ライン２０５の入力クロック信号は、Ｎ
ＡＮＤ及びＮＯＲゲートに伝搬する。選択信号は、ライ
ン２６３を介してＮＯＲゲートに伝搬し、インバータ２
４１を介してＮＡＮＤゲートに伝搬する。選択論理回路
２３１によって、ＣＭＯＳトランジスタ２３０（ＣＯＭ
Ｓトランジスタ１３０と類似の）をトライステートにす
ることができるので、信号をクロック信号出力２５０に
送り込むことが可能になる。

【００２５】本発明の説明は特定の実施態様に関連して
行ってきたが、もちろん、さらに修正を加えることが可
能であり、本出願書は、一般に、本発明の原理に従う、
さらに、本発明が関係する技術において既知または通例
の実施方法の範囲内に含まれるような、また、既述の本
質的な特徴に当てはめることができるような、また、本
発明の範囲及び付属の請求項の制限内に含まれるよう
な、本開示からの変形を含む、本発明のいかなる変更、
利用、または、改変をも包含することを意図したもので
ある。以下に本発明の実施態様を例示し参考に供する。

【００２６】（実施態様１）ドライバ回路（１００）で
あって、電圧源とアースの間に結合されており、第１の
出力を備えた第１のＭＯＳトランジスタ（１１０）と、
電圧源とアースの間に結合されており、その第２の出力
と前記第１の出力を互いに結合することによって、ドラ
イバ回路出力が形成される、第２のＭＯＳトランジスタ
（１２０）と、前記第１と第２のＭＯＳトランジスタに
結合されて、前記ＭＯＳトランジスタの１つ以上を選択
可能に使用可能にし、前記選択される１つ以上の前記Ｍ
ＯＳトランジスタの抵抗成分を含む時定数の影響下にお
いて遷移する出力クロック信号を送り出す選択論理回路
（１１１、１２１、２３１）が含まれている、ドライバ
回路。（実施態様２）前記選択論理回路が、入力クロック信号
（１０５）、第１のＭＯＳトランジスタ選択信号（１６
１）、及び、第２のＣＭＯＳトランジスタ選択信号（１
６２）を受信して、前記第１のＭＯＳトランジスタに伝
搬する第１のＭＯＳトランジスタ使用可能信号、及び、
前記第２のＭＯＳトランジスタに伝搬する第２のＭＯＳ
トランジスタ使用可能信号を送り出すことを特徴とする
実施態様１に記載のドライバ回路。

【００２７】（実施態様３）さらに、前記第１のＭＯＳ
トランジスタ選択信号及び第２のＭＯＳトランジスタ選
択信号を送り出す、前記選択論理回路（１１１、１２
１、２３１）に結合された制御論理回路（７０）が含ま
れていることを特徴とする実施態様１に記載のドライバ
回路。（実施態様４）前記第１のＭＯＳトランジスタ（１１
０）が、第１のＰＭＯＳトランジスタ（１１２）及び第
１のＮＭＯＳトランジスタ（１１３）を含む第１のＣＭ
ＯＳトランジスタ段に設けられ、前記第１の出力が、前
記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳト
ランジスタの間に設けられていることを特徴とする、実
施態様１に記載のドライバ回路。

【００２８】（実施態様５）前記第２のＭＯＳトランジ
スタ（１２０）が、第２のＰＭＯＳトランジスタ（１２
２）及び第２のＮＭＯＳトランジスタ（１２３）を含む
第２のＣＭＯＳトランジスタ段に設けられ、前記第２の
出力が、前記第２のＰＭＯＳトランジスタと前記第２の
ＮＭＯＳトランジスタの間に設けられていることを特徴
とする実施態様４に記載のドライバ回路。（実施態様６）さらに、第３のＰＭＯＳトランジスタ
（１３２）及び第３のＮＭＯＳトランジスタ（１３３）
を含む第３のＣＭＯＳトランジスタ段と、前記ＰＭＯＳ
トランジスタと前記ＮＭＯＳトランジスタの間に設けら
れて、前記第１と第２の出力に結合された第３の出力が
含まれることを特徴とする実施態様５に記載のドライバ
回路。

【００２９】（実施態様７）前記選択論理回路に、前記
第１と第２のＭＯＳトランジスタの１つ以上を使用禁止
にするためのトライステート論理回路（２３１）が含ま
れていることを特徴とする実施態様１に記載のドライバ
回路。（実施態様８）クロック信号駆動装置（１００）であっ
て、クロック信号入力（９、１０５）と、前記クロック
信号入力に結合されて、前記入力から受信したクロック
信号を緩衝記憶し、その出力から緩衝記憶したクロック
信号を送り出すクロック信号バッファ（２１〜２４、３
１〜３６、４１〜４６）と、前記緩衝記憶クロック信号
の遷移形状の修正を可能にする論理回路（７０、１１
１、１２１、２３１）が含まれている、クロック信号駆
動装置。

【００３０】（実施態様９）前記バッファに、選択可能
な半導体抵抗素子（１１２、１２２）が含まれているこ
とを特徴とする実施態様８に記載の装置。（実施態様１０）前記選択可能な半導体抵抗素子が、Ｍ
ＯＳトランジスタ（１１２、１１３、１２２、１２３）
であることと、前記修正論理回路が、前記ＭＯＳトラン
ジスタを使用可能または使用禁止にすることができるこ
とを特徴とする実施態様９に記載の装置。

【００３１】

【発明の効果】以上説明したとおり、本発明の実施によ
り前記の課題が解決されるので、本発明は実用に供して
有益である。

【図面の簡単な説明】

【図１】本発明によるクロック・ツリーの略図である。

【図２】本発明によるクロック信号ドライバ回路の概略
ブロック図である。

【図３】本発明による図２の回路１００に用いられる選
択論理回路２３１の概略ブロック図である。

【符号の説明】

５クロック・ツリー８クロック源９ライン１１第１段のバッファ・ドライバ２１−２４第２段のバッファ・ドライバ３１−３６第３段のバッファ・ドライバ４１−４６第４段のバッファ・ドライバ５１−５６負荷６０選択ライン７０制御論理回路１００クロック信号ドライバ回路１０５ライン１１０ＣＭＯＳトランジスタ１１１ＡＮＤゲート１１２ＰＭＯＳトランジスタ１１３ＮＭＯＳトランジスタ１２０ＣＭＯＳトランジスタ１２１ＡＮＤゲート１２２ＰＭＯＳトランジスタ１２３ＮＭＯＳトランジスタ１３０ＣＭＯＳトランジスタ１３１ＡＮＤゲート１３２ＰＭＯＳトランジスタ１３３ＮＭＯＳトランジスタ１５０負荷１５１コンデンサ１６１−１６３選択／制御ライン２０５ライン２３１選択論理回路２４１インバータ２４２ＮＡＮＤゲート２４３ＮＯＲゲート２５０クロック信号出力２６３ライン

Claims

【特許請求の範囲】

【請求項１】電圧源とアースの間に結合されており、第
１の出力を備えた第１のＭＯＳトランジスタと、電圧源とアースの間に結合されており、その第２の出力
と前記第１の出力を互いに結合することによって、ドラ
イバ回路出力が形成される、第２のＭＯＳトランジスタ
と、前記第１と第２のＭＯＳトランジスタに結合されて、前
記ＭＯＳトランジスタの１つ以上を選択可能に使用可能
にし、前記選択される１つ以上の前記ＭＯＳトランジス
タの抵抗成分を含む時定数の影響下において遷移する出
力クロック信号を送り出す選択論理と、を備えたドライ
バ回路。