JP5652330B2 - 半導体装置及び半導体装置の評価方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の評価方法に関し、特にＳＲＡＭ（Static Random Access Memory）のメモリセル（ＳＲＡＭセル）の特性、ＳＲＡＭセルを構成する個々のトランジスタの特性などの半導体装置の電子回路の特性を評価するための半導体装置（ＳＲＡＭ用ＴＥＧ）及び半導体装置の評価方法に関する。

電子回路の特性を測定すべき半導体装置の１つにＳＲＡＭ(Static Random Access Memory)がある。ＳＲＡＭは、そのメモリセルについては、Ｐチャネル型ＭＯＳトランジスタ（ロードトランジスタ）及びＮチャネル型ＭＯＳトランジスタ（ドライバトランジスタ）から構成されるＣＭＯＳインバータ回路２つを交差接続したフリップフロップ回路と、フリップフロップ回路の両ラッチノードをビット線対に接続する２つのデータ転送用トランジスタ（アクセストランジスタ）からなる６トランジスタ型メモリセルが主流である。ＳＲＡＭセルは、データ記憶を、フリップフロップ回路により静的（Ｓｔａｔｉｃ）に行うので、データ保持が安定的にできることを特徴としている。このＳＲＡＭセルの読み出し動作時のメモリセル安定性を示す指標として、スタティックノイズマージン（以下、ＳＮＭと略す）がある。

ＳＮＭ特性は、アクセストランジスタがオンしている状態における、上記フリップフロップを構成する二つのインバータ回路の入出力特性を重ねた、図４の様な、ＳＲＡＭセルのバタフライカーブとして知られるものであり、図４のバタフライカーブに内接する最大正方形の１辺の長さをＳＮＭとして定義することが一般的である。このＳＮＭが大きいほど、ＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、ＳＮＭを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。

一方、半導体装置の製造プロセスの微細化に伴い、製造時の様々な要因によって、チップごとにトランジスタ特性にばらつきが生じる。これらのばらつきは、チップのウェハ面内での位置、トランジスタパターンのチップ内での位置や素子密度に依存して特性が変動するばらつき（システマティックばらつき）と、拡散時の条件によって全く任意に変動するばらつき（ランダムばらつき）とに大別される。このうち、隣接した素子間においてさえ発生するランダムばらつき(面内分布、チップ内分布を持たず、加工寸法等が原因とならないばらつき)は、しきい値制御のためのチャネル注入不純物の離散性、ゲート容量の揺らぎ等が主原因と考えられている。

ＳＲＡＭセルにとって、このランダムばらつきは大きな問題となる。なぜなら、上述の通り、メモリセルを構成する６つのトランジスタの特性、例えばしきい値電圧Ｖｔｈがランダムにばらつくと、フリップフロップを構成する２つのインバータ特性が互いにずれることとなる。これにより、二つのインバータ回路の入出力特性を重ねた、バタフライカーブが左右非対称となり、ＳＲＡＭセルのＳＮＭは、内接する最大正方形の小さい方で決まる。

また、しきい値電圧Ｖｔｈのばらつきがある程度以上に大きくなり分布をもってばらつくと、結果としてＳＮＭが確保されないメモリセルが確率的に存在することとなり、ＳＲＡＭの大容量化、つまりＳＲＡＭセルの数が多くなればなるほど、その確率は増すことなる。そのようなメモリセルは、ワード線が選択状態にあり、アクセストランジスタがオンすると、それだけで記憶されているデータが破壊されるおそれがあり、メモリとしての正
常動作ができなくなるという問題を生じる。

そこで、半導体の微細プロセスを開発する場合、ＳＲＡＭ特性の評価解析を行うため、メモリセルレイアウトを反映したＳＲＡＭ用ＴＥＧ（ＴＥＧ：Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発する必要がある。従来、このようなＳＲＡＭセルを構成する個々のトランジスタの特性を評価するＴＥＧとして、例えば特許文献１に開示されたＳＲＡＭ用ＴＥＧがある（特許文献１の図１参照）。

また、特許文献２では、メモリ素子の長いリフレッシュ時間間隔を実現するために、メモリセル単体の接合リーク電流を解析する必要のあることが記載されている。特許文献２では、そのメモリセルの接合リーク電流を測定するために、メモリセルトランジスタを複数個並列接続したＴＥＧにより接合リーク電流の和を測定することで、メモリセル単体の接合リーク電流を推測する技術が提案されている。

また、特許文献３では、信頼性の高い半導体装置を得るために、ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）寿命を正確に予測する必要が記載されている。特許文献３では、そのＴＤＤＢ寿命を正確に予測するＴＥＧとして、格子状に配列された複数の単位トランジスタを設けたＴＥＧにより、各単位トランジスタの面積を小さくし、各単位トランジスタのゲート絶縁膜を流れる、トンネル効果によるリーク電流を小さく抑えることにより、ＴＤＤＢ寿命を高精度且つ短時間で予測することが可能なＴＥＧが提案されている。

特開２００３−１７２７６６号公報 特開２００２−１１０９４４号公報 特開２００８−０４７５８９号公報

実製品のＳＲＡＭのメモリセルは、２つのインバータの入出力をタスキがけに接続したフリップフロップ回路を有し、その２つのインバータの出力にワード信号を入力するトランスファーゲートのトランジスタ（アクセストランジスタ）を接続した回路で構成されている。そのメモリセルは、他のメモリセルに周囲を囲まれている状態と、そうではない状態では特性に違いがある。そこでＳＲＡＭの最外周のメモリセルの特性を変えないために、外側にダミーセルを配置している。しかし、これらの従来技術によるＳＲＡＭ用ＴＥＧのメモリセルの電気特性は、未だ実製品のＳＲＡＭのメモリセルの電気特性とに差異を生じ、メモリセルの電気特性の予測が不正確である問題があった。

本発明は、上記課題を解決するために、ＳＲＡＭのメモリセルの特性を評価するための半導体装置であって、マトリックス状に配列された複数の評価セルを有し、前記評価セルを選択する選択信号を供給する行選択線と列選択線を有し、前記評価セルが、測定用メモリセルと該測定用メモリセルの周囲に配列したダミーのメモリセルとから成る複合セルと、前記選択信号によって選択されて該評価セルを動作させる選択回路と、該選択回路の出力により電気特性測定用の外部接続端子に接続する配線を前記測定用メモリセルへ接続または非接続とするトランジスタを備えたことを特徴とする半導体装置である。

また、本発明は、上記の半導体装置であって、前記測定用メモリセルと前記ダミーのメ
モリセルとが、２つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路と、該フリップフロップ回路の２つの入力に接続する２つのアクセストランジスタとから構成され、
前記外部接続端子に接続する配線として、電気特性測定用の入出力線と、電源線と、接地線と、ワード線と、ビット線とを有し、
前記測定用メモリセルの２つのアクセストランジスタのゲート端子が前記ワード線に接続されて前記フリップフロップ回路の２つの入力を前記ビット線に接続または非接続とし、前記測定用メモリセルの２つのインバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続され、
前記測定用メモリセルの行方向で隣接する第１のダミーのメモリセルが前記ワード線を共有し、
前記測定用メモリセルの列方向で隣接する第２のダミーのメモリセルの２つのアクセストランジスタのゲート端子が前記接地線に接続され、該第２のダミーのメモリセルの前記２つのインバータ回路のうちの１つである電源共有インバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続されていることを特徴とする半導体装置である。

また、本発明は、上記の半導体装置であって、前記第２のダミーのメモリセルにおいて前記電源共有インバータ回路の入力端子が前記接地線に接続されていることを特徴とする半導体装置である。

また、本発明は、ＳＲＡＭのメモリセルの特性を評価するための半導体装置の評価方法であって、上記の半導体装置を使用し、
評価対象となる評価セルを選択するための前記選択信号を供給する第１の工程と、
前記選択信号によって選択された前記評価セルの前記測定用メモリセルへ前記外部接続端子に接続する配線を接続する第２の工程と、
前記外部接続端子に可変のゲート電圧を供給して前記測定用メモリセルの電気特性を測定する工程とを有することを特徴とする半導体装置の評価方法である。

本発明のＳＲＡＭ用ＴＥＧは、各評価セルＣｉｊ毎に、測定用メモリセル（５）を、通常のＳＲＡＭにおける１つのメモリセルと同様に、他のメモリセルで周囲を囲まれている回路構成にしたので、ＳＲＡＭ用ＴＥＧが測定する測定用メモリセル（５）の電気特性を実際のＳＲＡＭ中のメモリセルの電気特性に近づけることができる効果がある。それにより、本発明のＳＲＡＭ用ＴＥＧを用いてメモリセルの電気特性を測定することで、ＳＲＡＭのメモリセルの電気特性をより正確に把握でき、ＳＲＡＭを適切に設計できる効果がある。

本発明の第１の実施形態に係る半導体装置の全体回路構成図である。 本発明の第１の実施形態に係るＳＲＡＭ用ＴＥＧの回路構成図である。 本発明の第１の実施形態の評価セルＣｉｊの回路構成図である。 ＳＲＡＭのメモリセルの特性を示す図である。 本発明の第１の実施形態の評価セルを測定する際のバイアス条件を示す図である。 本発明の第１の実施形態の回路の改善すべき動作を説明する図である。 本発明の第１の実施形態の回路の改善すべき動作を説明する図である。 本発明の第２の実施形態の評価セルＣｉｊの回路構成図である。 本発明の第２の実施形態の回路により改善された動作を説明する図である。

以下で本発明を実施するための形態につき図１から図９を参照して説明する。
＜第１の実施形態＞
図１に、第１の実施形態のＳＲＡＭ用ＴＥＧの全体回路構成を示す。本実施形態は、ＤＭＡ（Device Matrix Array）、すなわち、ｎ行ｍ列（ｍ、ｎは正の整数）のマトリックス状に配列された評価セルＣ１１〜Ｃｎｍ（このうち任意の１つの評価セルをＣｉｊとする）から成るＤＭＡを有し、そのＤＭＡは、列選択線Ｘ１〜Ｘｍと行選択線Ｙ１〜Ｙｎを有し、そのＤＭＡにセルテスト回路２０とＸセレクト用デコーダＭＤＸとＹセレクト用デコーダＭＤＹからなる選択信号供給回路によってＤＭＡの評価セルの１つを選択して電気特性を測定する。また、図２に、ＤＭＡの回路の概要を示す。

選択信号供給回路のセルテスト回路２０は、その回路に電源を供給する外部端子として、周辺電源端子ＶＤＤＰＥＲＩＰ、ＴＥＧ接地端子ＶＳＳＰ、セル電源端子ＶＤＤＣＰ及びセル接地端子ＶＳＳＣＰを備えている。

周辺電源端子ＶＤＤＰＥＲＩＰは、ＤＭＡのＳＲＡＭセルを除くが、ＤＭＡの選択回路１０と選択信号供給回路の電源端子に接続し、ＴＥＧ接地端子ＶＳＳＰはそれらの回路の接地端子に接続する。また、セル電源端子ＶＤＤＣＰは、ＳＲＡＭセルを構成するロードトランジスタが形成されるＮウエルに電圧を供給する端子である。また、セル接地端子ＶＳＳＣＰは、ＳＲＡＭセルを構成するＮチャネル型ＭＯＳトランジスタが形成されるＰウエル及びドライバトランジスタのソース端子へ電圧を供給する端子である。

また、ＤＭＡ内のＳＲＡＭセルの各ノードに電圧を供給する端子として、上述の通り、第１の主入出力端子Ｖ０Ｐ、第２の主入出力端子Ｖ１Ｐ、主電源端子ＶＤＤＰ、第１ビット主電源端子ＢＬＴＰ、第２ビット主電源端子ＢＬＣＰ、主ワード端子ＷＬＰを備える。

また、セルテスト回路２０は、信号入力用の端子として、セレクタ制御信号入力端子ＳＥＬＣＯＮＴＰ、クロック信号入力端子ＣＬＫＰ、Ｘアドレス入力端子ＡＸ０Ｐ〜ＡＸ８Ｐ、Ｙアドレス入力端子ＡＹ０Ｐ〜ＡＹ８Ｐ、テスト信号入力端子ＴＥＳＴ０Ｐ及びテスト信号入力端子ＴＥＳＴ１Ｐを備えている。

（ＤＭＡ）
図２のように、ｎ行ｍ列（ｍ、ｎは正の整数）のＤＭＡにおいてマトリックス状に配列されたｍ×ｎ個の評価セルＣ１１〜Ｃｎｍ（このうち任意の１つの評価セルをＣｉｊとする）は、それぞれ、図３に示す複合セルＭＣと、選択回路１０と、第１のトランジスタＴ１〜第６のトランジスタＴ６から構成する。

（複合セルＭＣ）
複合セルＭＣは、図３のように、測定用メモリセル（５）と、その周囲に、ＳＲＡＭの各メモリセルの配列と同様に配列したダミーのメモリセル（ダミーセル）とで構成する。これにより、測定用メモリセル（５）の周囲の回路を実製品のＳＲＡＭのメモリセルと同じ状態にし、実製品のメモリセルの電気特性を正確に再現した測定用メモリセル（５）を持つＤＭＡ−ＴＥＧが得られる効果がある。複合セルＭＣは、例えば４５ｎｍの微細プロセスで作製する。なお、以下では、図２及び図３の縦方向を列方向（Ｙ方向）とし、横方向を行方向（Ｘ方向）として説明する。

なお、図３のように、測定用メモリセル（５）は、左側と右側の２つのインバータ回路の入出力をタスキがけに接続してフリップフロップ回路を構成し、そのフリップフロップの両出力にワード信号を入力するトランスファーゲートのトランジスタを接続した回路で構成されている。

本実施形態では、複合セルＭＣを、図３のように、ＳＲＡＭの各メモリセルの配列と同様に、測定用メモリセル（５）と、その周囲に配列したダミーのメモリセル（ダミーセル）とで構成し、測定用メモリセル（５）を、必ず他のメモリセル（ダミーセル）で周囲を囲まれるようにしている。ダミーセルは、測定用メモリセル（５）と同様に、左側と右側の２つのインバータ回路の入出力をタスキがけに接続してフリップフロップ回路を構成し、そのフリップフロップの両出力にトランスファーゲートのトランジスタを接続した回路で構成されている。

これにより、測定用メモリセル（５）を、実製品のＳＲＡＭ中の１つのメモリセルに近い形の回路環境内に設ける。つまり、測定用メモリセル（５）を、他のメモリセルに囲まれた回路環境内に配置する。こうすることで、測定用メモリセル（５）の電気特性の、実製品のＳＲＡＭ内のメモリの電気特性との一致度が高められる効果がある。このＳＲＡＭ用ＴＥＧの測定用メモリセル（５）を測定することにより、実製品のＳＲＡＭのメモリセルの電気特性に近い、正確な電気特性を測定することができる効果がある。

（ＤＭＡの回路）
以下で、ＳＲＡＭ用ＴＥＧのＤＭＡの回路を詳細に説明する。
（評価セルＣｉｊの回路をＴＥＧの測定端子に接続する回路）
図２のように、ＳＲＡＭ用ＴＥＧは、ＤＭＡの回路の評価セルＣｉｊの回路から、電気特性測定用の外部接続端子である第１の主入出力端子Ｖ０Ｐ、第２の主入出力端子Ｖ１Ｐ、主電源端子ＶＤＤＰ、セル接地端子ＶＳＳＣＰ、ＴＥＧ接地端子ＶＳＳＰ、主ワード端子ＷＬＰ、第１ビット主電源端子ＢＬＴＰ、第２ビット主電源端子ＢＬＣＰに配線を引き出して、その外部接続端子を外部の電源供給装置（図示省略）と接続して、その回路の電気特性を測定する。

図２のＤＭＡの回路で、第１の入出力線Ｖ０（第１の主入出力線）は、測定用メモリセル（５）のフリップフロップ回路の第１のラッチノードＬＮ１へ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。その一端は外部の電源供給装置（図示省略）と接続するための第１の主入出力端子Ｖ０Ｐと接続されている。

第２の入出力線Ｖ１（第２の主入出力線）は、測定用メモリセル（５）のフリップフロップ回路の第２のラッチノードＬＮ２へ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。その一端は外部の電源供給装置と接続するための第２の主入出力端子Ｖ１Ｐと接続されている。

電源線ＶＤＤ（主電源線）は、測定用メモリセル（５）の電源電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するための主電源端子ＶＤＤＰと接続されている。

ワード線ＷＬと電源線ＶＤＤは、測定用メモリセル（５）の第１データ転送用トランジスタＡ５及び第２データ転送用トランジスタＦ５のゲートへ、入力電圧を供給する電源線であり、その一端は外部の電圧測定器と接続するための主ワード端子ＷＬＰと接続されている。

第１ビット線ＢＬＴ（第１ビット主電源線）は、測定用メモリセル（５）の第１データ転送用トランジスタＡ５を介して、そのメモリセルを構成するフリップフロップ回路の第１のラッチノードＬＮ１へ第１のビット線電圧を供給する第１ビット主電源線であり、その一端は外部の電圧測定器と接続するための第１ビット主電源端子ＢＬＴＰと接続されている。

第２ビット線ＢＬＣ（第２ビット主電源線）は、測定用メモリセル（５）の第２データ転送用トランジスタＦ５を介して、そのメモリセルを構成するフリップフロップ回路の第２のラッチノードＬＮ２へ、第２のビット線電圧を供給する第２ビット主電源線であり、その一端は外部の電圧測定器と接続するための第２ビット主電源端子ＢＬＣＰと接続されている。

（ＤＭＡの行と列を選択して評価セルＣｉｊを選択する回路）
図２のように、ＤＭＡは、評価セルＣｉｊを選択する選択信号を供給する列選択線Ｘ１〜Ｘｍと行選択線Ｙ１〜Ｙｎを有する。

図２の列選択線Ｘ１〜Ｘｍの各々は、それぞれ列毎に設けられ、各列に属する評価セルＣｉｊを選択するための列選択線である。各列選択線Ｘ１〜Ｘｍの一端は図１のＸセレクト用デコーダＭＤＸと接続されている。このＸセレクト用デコーダＭＤＸから出力されるＸセレクト信号（行選択信号）ＸＳ１〜ＸＳｍは各列選択線Ｘ１〜Ｘｍを介して各列に属する評価セルＣｉｊに入力する。

図２の行選択線Ｙ１〜Ｙｎの各々は、それぞれ行毎に設けられ、各行に属する評価セルＣｉｊを選択するための選択線である。各行選択線Ｙ１〜Ｙｎの一端は図１のＹセレクト用デコーダＭＤＹと接続されている。このＹセレクト用デコーダＭＤＹから出力されるＹセレクト信号（行選択信号）ＹＳ１〜ＹＳｎは、各行選択線Ｙ１〜Ｙｎを介して各行に属する評価セルＣｉｊに入力する。

図２の列電源線切替回路ＰＳＷ１〜ＰＳＷｍの各々は、それぞれ列毎に設けられ、各列に属する列選択線Ｘ１〜Ｘｍに供給されるＸセレクト信号に応じて、第１の入出力線Ｖ０（第１の主入出力線）を、トランジスタＶ０Ｔ１〜Ｖ０Ｔｍでスイッチングすることで、当該列に属する第１の副入出力線Ｖ０１〜Ｖ０ｍと接続または非接続とする。また、第２の入出力線Ｖ１（第２の主入出力線）を、トランジスタＶ１Ｔ１〜Ｖ１Ｔｍでスイッチングすることで、当該列に属する第２の副入出力線Ｖ１１〜Ｖ１ｍと接続または非接続とする。さらに、電源線ＶＤＤを、トランジスタＶＤＤＴ１〜ＶＤＤＴｍでスイッチングすることで、当該列に属する副電源線ＶＤＤ１〜ＶＤＤｍと接続または非接続とする回路である。

図２のように、ＤＭＡの列毎に各々の第１の副入出力線Ｖ０１〜Ｖ０ｍが設けられ、図３のように、各列に属する評価セルＣｉｊの測定用メモリセル（５）のフリップフロップ回路の第１のラッチノードＬＮ１へ、入力電圧を供給し、あるいはその出力電圧を検出する。

ＤＭＡの列毎に各々の副電源線ＶＤＤ１〜ＶＤＤｍ（副電源線）が設けられ、各列に属する評価セルＣｉｊの測定用メモリセル（５）に電源電圧を供給する。具体的には、副電源線ＶＤＤ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副電源線ＶＤＤｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。

ＤＭＡの列毎に各々の第２の副入出力線Ｖ１１〜Ｖ１ｍが設けられ、各列に属する評価セルＣｉｊの複合セルＭＣ中の測定用メモリセル（５）の第２のフリップフロップ回路のラッチノードＬＮ２へ、入力電圧を供給し、あるいはその出力電圧を検出する。具体的には、第２の副入出力線Ｖ１１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、第２の副入出力線Ｖ１ｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。

ＤＭＡの行毎に各々の行電源線切替回路ＳＳＷ１〜ＳＳＷｎが設けられ、各行に属する
行選択線に供給されるＹセレクト信号に応じて、ワード線ＷＬを、トランジスタＷＬＴ１〜ＷＬＴｎでスイッチングすることで、当該行に属する副ワード線ＷＬ１〜ＷＬｎと接続または非接続とする。また、第１ビット線ＢＬＴ（第１ビット主電源線）を、トランジスタＢＬＴＴ１〜ＢＬＴＴｎでスイッチングすることで、当該行に属する第１ビット線ＢＬＴ１〜ＢＬＴｎ（第１ビット副電源線）と接続または非接続とする。さらに、第２ビット線ＢＬＣ（第２ビット主電源線）を、トランジスタＢＬＣＴ１〜ＢＬＣＴｎでスイッチングすることで、当該行に属する第２ビット線ＢＬＣ１〜ＢＬＣｎ（第２ビット副電源線）と接続または非接続とする。

ＤＭＡの行毎に各々の副ワード線ＷＬ１〜ＷＬｎが設けられ、各行に属する評価セルＣｉｊが有する測定用メモリセル（５）の第１データ転送用トランジスタＡ５及び第２データ転送用トランジスタＦ５のゲートへ、入力電圧を供給する。具体的には、副ワード線ＷＬ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、ワード線ＷＬｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。

ＤＭＡの行毎に各々の第１ビット線ＢＬＴ１〜ＢＬＴｎ（第１ビット副電源線）が設けられ、各行に属する評価セルＣｉｊが有する測定用メモリセル（５）の第１データ転送用トランジスタＡ５を介して、そのメモリセルを構成するフリップフロップ回路の第１のラッチノードＬＮ１へ、第１のビット線電圧を供給する。具体的には、第１ビット線ＢＬＴ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、第１ビット線ＢＬＴｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。

ＤＭＡの行毎に各々の第２ビット線ＢＬＣ１〜ＢＬＣｎ（第２ビット副電源線）が設けられ、各行に属する評価セルＣｉｊが有する測定用メモリセル（５）の第２データ転送用トランジスタＦ５を介して、そのメモリセルを構成するフリップフロップ回路の第２のラッチノードＬＮ２へ、第２のビット線電圧を供給する。具体的には、第２ビット線ＢＬＣ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、第２ビット線ＢＬＣｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。

（評価セルＣ１１）
次に、図２の評価セルＣ１１〜Ｃｎｍのうち、評価セルＣ１１を代表として、図３を参照して評価セルの回路を詳細に説明する。

図３に示すように、評価セルＣ１１は、ＳＲＡＭの測定用メモリセル（５）と、その周囲に同じセルの回路のダミーセル（１）、（２）、（３）、（６）、（７）、（８）、（９）とを配列した複合セルＭＣと、選択回路１０と、第１のトランジスタＴ１〜第６のトランジスタＴ６から構成する。

複合セルＭＣは、１つの測定用メモリセル（５）を中心にし、その周囲に、同じ構成のメモリセルのダミーセル（１）、（２）、（３）、（４）、（６）、（７）、（８）、（９）をＳＲＡＭの構成と同様に配列する。図３にはワード線の配線を横方向（行方向と呼ぶ）に配線した形の各メモリセルの配置を示す。

（測定用メモリセル）
図３の評価セルＣ１１内に複数存在する各メモリセルの構成を、そのメモリセル群の配列の中心に位置する測定用メモリセル（５）を代表として、その構成を説明する。すなわち、測定用メモリセル（５）は、例えば４５ｎｍの微細プロセスで作製された６トランジスタタイプのＳＲＡＭセルである。そのメモリセルは、左側と右側の２つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路を有する。

そのフリップフロップ回路を構成する左側と右側の２つのインバータ回路は以下のように構成する。左側のインバータ回路（以下インバータ回路Ｉ１とする）は、Ｎチャネル型ＭＯＳトランジスタＣ５（以下、ドライバトランジスタＣ５とする）、Ｐチャネル型ＭＯＳトランジスタＢ５（以下、ロードトランジスタＢ５とする）から構成する。また、右側のインバータ回路（以下インバータ回路Ｉ２とする）は、Ｎチャネル型ＭＯＳトランジスタＥ５（以下、ドライバトランジスタＥ５とする）、Ｐチャネル型ＭＯＳトランジスタＤ５（以下、ロードトランジスタＤ５とする）から構成する。

左側と右側のＣＭＯＳインバータ回路Ｉ１とＩ２の入力と出力をタスキ掛けに交差接続してフリップフロップ回路を構成する。すなわち、インバータ回路Ｉ１の出力端子が、インバータ回路Ｉ２の入力端子と接続し、フリップフロップ回路の第１のラッチノードＬＮ１を成す。また、インバータ回路Ｉ２の出力端子が、インバータ回路Ｉ１の入力端子と接続し、フリップフロップ回路の第２のラッチノードＬＮ２を成す。

また、メモリセルの相補のビットノードＢＴ及びＢＣを、データ転送用トランジスタＡ５、Ｆ５を介して、フリップフロップ回路の第１のラッチノードＬＮ１と第２のラッチノードＬＮ２に接続する。図３では、データ転送用トランジスタＡ５、Ｆ５としてＮチャネル型ＭＯＳトランジスタを用いた。以下ではこのデータ転送用トランジスタＡ５とＦ５を、アクセストランジスタＡ５とＦ５と称する。

（複合セルＭＣの回路）
図３のように、第１の実施形態の複合セルＭＣの回路は、測定用メモリセル（５）を中心として、ワード線ＷＬが横方向に、ビット線ＢＬＣ、ＢＬＴが縦方向になるように、３×３個のメモリセルを配置し、さらにダミーセル（４）と（６）にワード線ＷＬを配線し、ブロックを形成している。複合セルＭＣの中心に測定用メモリセル（５）があり、ダミーセル（１）、（２）、（３）、（４）、（６）、（７）、（８）、（９）はそれを囲むように８方向に配置している。

（フリップフロップ回路のインバータに接続する電源端子の配線）
測定用メモリセル（５）とその周囲の複数のダミーセルとの各メモリセルは、それぞれ、左側と右側の２つのインバータ回路を左右に配置配線したフリップフロップ回路から構成されている。各メモリセルのインバータ回路の電源端子とグラウンド端子は、図３で上下左右で隣り合うメモリセルのインバータ回路と、以下で説明するように、回路の所定のノードを共有している。

（電源線ノードＶＤＤＮ）
測定用メモリセル（５）のフリップフロップ回路の左側と右側の２つのインバータ回路Ｉ１とＩ２の電源端子を電源線ノードＶＤＤＮに接続する。その電源線ノードＶＤＤＮに、図３で測定用メモリセル（５）の上側に配置したダミーセル（２）のフリップフロップ回路の左側のインバータ回路の電源端子を接続し、また、測定用メモリセル（５）の下側に配置したダミーセル（８）のフリップフロップ回路の右側のインバータ回路の電源端子を接続する。ここで、電源端子を電源線ノードＶＤＤＮに接続したダミーセル（２）と（８）のインバータ回路を、電源共有インバータ回路と名付ける。この電源線ノードＶＤＤＮは第３のトランジスタＴ３を介して電源線ＶＤＤと接続する。

（孤立させた電源ノード）
他のメモリセルについては、ダミーセル（１）の左側のインバータとダミーセル（４）の左側のインバータとの電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立（ＯＰＥＮ）させる。ダミーセル（４）の右側のインバータとダミーセル（７）の右側のインバータ（以下左側、右側のインバータの文言は省略して左側、右側とする）と
の電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立（ＯＰＥＮ）させる。

ダミーセル（３）の左側とダミーセル（６）の左側の電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立（ＯＰＥＮ）させる。ダミーセル（６）の右側とダミーセル（９）の右側の電源端子を共有の電源ノードに接続し、その電源ノードは回路中で孤立（ＯＰＥＮ）させる。

単独で回路中で孤立（ＯＰＥＮ）させる電源端子は、ダミーセル（１）の右側の電源端子、ダミーセル（２）の右側の電源端子、ダミーセル（３）の右側の電源端子、ダミーセル（７）の左側の電源端子、ダミーセル（８）の左側の電源端子、ダミーセル（９）の左側の電源端子は、それぞれ単独で回路中で孤立（ＯＰＥＮ）させる。

（フリップフロップ回路のインバータに接続する接地端子の配線）
（セル接地ノードＶＳＳＣＮ）
フリップフロップ回路のインバータ回路の接地端子の配線については、測定用メモリセル（５）のフリップフロップ回路の左側と右側の２つのインバータ回路Ｉ１とＩ２の接地端子をセル接地ノードＶＳＳＣＮに接続する。セル接地ノードＶＳＳＣＮは、セル接地線ＶＳＳＣ（メモリ部の接地電位）に接続する。そのセル接地ノードＶＳＳＣＮに、ダミーセル（１）の右側、ダミーセル（２）の左側（電源共有インバータ回路）、ダミーセル（４）の右側、ダミーセル（６）の左側、ダミーセル（８）の右側（電源共有インバータ回路）、ダミーセル（９）の左側の接地端子を接続する。

（孤立させた接地ノード）
他のメモリセルについては、ダミーセル（２）の右側とダミーセル（３）の左側のインバータの接地端子を共有の接地ノードに接続し、その接地ノードは回路中で孤立（ＯＰＥＮ）させる。

ダミーセル（７）の右側とダミーセル（８）の左側のインバータの接地端子を共有の接地ノードに接続し、その接地ノードは回路中で孤立（ＯＰＥＮ）させる。

単独で回路中で孤立（ＯＰＥＮ）させる接地端子は、ダミーセル（１）の左側の接地端子、ダミーセル（３）の右側の接地端子、ダミーセル（４）の左側の接地端子、ダミーセル（６）の右側の接地端子、ダミーセル（７）の左側の接地端子、ダミーセル（９）の右側の接地端子は、それぞれ単独で回路中で孤立（ＯＰＥＮ）させる。

（ワード線の配線）
また、ダミーセル（４）、測定用メモリセル（５）、ダミーセル（６）のメモリセルのグループと、ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のメモリセルのグループとは、それぞれ別にワード線用のノードを共有させる。

（ワード線ＷＬに接続する各メモリセルのワード線用のノード）
横方向（行方向と呼ぶ）のダミーセル（４）と測定用メモリセル（５）とダミーセル（６）のワード線用のノード（アクセストランジスタのゲート端子が接続するノード）は、横方向でこれらのメモリセルで共有し、Ｔ６を介してワード線ＷＬに接続する。ＳＲＡＭと同様の構成になるようにメモリセルを配置しているので、このようにワード線用のノードを共有する。すなわち、ワード線入力用に相当する、ダミーセル（４）のアクセストランジスタＡ４とＦ４のゲートと、測定用メモリセル（５）のアクセストランジスタＡ５とＦ５のゲートと、ダミーセル（６）のアクセストランジスタＡ６とＦ６のゲートをＴ６を介してワード線ＷＬに接続する。

（セル接地線ＶＳＳＣに接続するダミーセルのワード線用のノード）
ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のワード線入力用に相当する各アクセストランジスタのゲート端子は、セル接地ノードＶＳＳＣＮに接続し、セル接地線ＶＳＳＣ（メモリ部の接地電位）から電位を供給する。すなわち、ダミーセル（１）のアクセストランジスタＡ１とＦ１のゲートと、ダミーセル（２）のアクセストランジスタＡ２とＦ２のゲートと、ダミーセル（３）のアクセストランジスタＡ３とＦ３のゲートと、ダミーセル（７）のアクセストランジスタＡ７とＦ７のゲートと、ダミーセル（８）のアクセストランジスタＡ８とＦ８のゲートと、ダミーセル（９）のアクセストランジスタＡ９とＦ９のゲートをセル接地ノードＶＳＳＣＮを経由してセル接地線ＶＳＳＣ（メモリ部の接地電位）に接続する。

このように、これらのダミーセル（１）、（２）、（３）行と、ダミーセル（７）、（８）、（９）の行のワード線用のノードを、測定用メモリセル（５）を含むメモリセルの行の回路のワード線用のノードと異ならせる。

（入出力線をラッチノードに接続する配線）
このように、本実施形態のＳＲＡＭ用ＴＥＧでは、各評価セルＣｉｊを、測定用メモリセル（５）の周囲にダミーセルを配置したメモリセル群から成る複合セルＭＣで構成して、測定用メモリセル（５）の様々な電気特性を測定する。そのために、第１のラッチノードＬＮ１に第２のトランジスタＴ２を介して第１の入出力線Ｖ０を接続し、第２のラッチノードＬＮ２に第１のトランジスタＴ１を介して第２の入出力線Ｖ１を接続する。

また、各ダミーセルには測定用メモリセル（５）内に設けられた配線と同等の配線を設け、メモリセル群における測定用メモリセルの周囲のメモリセルの配置の対称性を確保する。

（評価セルＣ１１の、第１〜第６のトランジスタＴ１〜Ｔ６と選択回路１０の配線）
図３では、図２に記載した列電源線切替回路ＰＳＷ１及び行電源線切替回路ＳＳＷ１を省略し、第１のトランジスタＴ１のドレイン端子に第２の主入出力線Ｖ１を直結し、第２のトランジスタＴ２のドレイン端子に第１の入出力線Ｖ０を直結し、第３のトランジスタＴ３のドレイン端子に電源線ＶＤＤを直結し、第４のトランジスタＴ４のドレイン端子に第２ビット線ＢＬＣを直結し、第５のトランジスタＴ５のドレイン端子に第１ビット線ＢＬＴを直結し、第６のトランジスタＴ６のドレイン端子にワード線ＷＬを直結した場合を図示している。

図３の評価セルＣ１１では、選択回路１０が、一方の入力端子が自己の（ＤＭＡ内において評価セルＣｉｊが位置する場所の）行に属する列選択線（ここではＸｍ）と接続され、他方の入力端子が自己の列に属する行選択線（ここではＹｎ）と接続されている。そして、当該接続された列選択線Ｘｍに供給されるＸセレクト信号ＸＳｍ及び行選択線Ｙｎに供給されるＹセレクト信号ＹＳｎに応じて自己の測定用メモリセル（５）の選択／非選択を表す選択信号を出力する。その選択回路１０の出力を、第１のトランジスタＴ１（第１のスイッチ）〜第６のトランジスタＴ６（第６のスイッチ）のゲート端子に対して出力することで、第１のトランジスタＴ１〜第６のトランジスタＴ６をオン／オフ制御する。

第１のトランジスタＴ１のドレイン端子には第２の入出力線Ｖ１を接続し、第１のトランジスタＴ１のソース端子を測定用メモリセル（５）の第２のラッチノードＬＮ２に接続する。それにより、ラッチノードＬＮ２に電圧を供給し、あるいはラッチノードＬＮ２の出力電圧を検出する。

第２のトランジスタＴ２のドレイン端子には第１の入出力線Ｖ０を接続し、第２のトランジスタＴ２のソース端子を測定用メモリセル（５）の第１のラッチノードＬＮ１に接続する。それにより、ラッチノードＬＮ１に電圧を供給し、あるいはラッチノードＬＮ１の出力電圧を検出する。

第３のトランジスタＴ３のドレイン端子は、測定用メモリセル（５）の電源（インバータ回路Ｉ１及びインバータ回路Ｉ２の電源）を供給するための電源線ＶＤＤと接続される。また、第３のトランジスタＴ３のソース端子は、インバータ回路Ｉ１及びインバータ回路Ｉ２の電源端子と接続される。

なお、本実施形態において、ロードトランジスタＢ５及びＤ５が形成されるＮウエル層は、電源線ＶＤＤとは別に設けられたセル電源線ＶＤＤＣにより電圧が供給される。また、アクセストランジスタＡ５及びＦ５、ドライバトランジスタＣ５及びＥ５が形成されるＰウエル層と、ドライバトランジスタＣ５及びＥ５のソース端子へは、ＳＲＡＭ用ＴＥＧ全体に共通に用いられるＴＥＧ接地線ＶＳＳ１とは別に設けられたセル接地線ＶＳＳＣにより接地電圧が供給される。

第４のトランジスタＴ４のドレイン端子は、第２ビット線ＢＬＣと接続される。また、第４のトランジスタＴ４のソース端子は、第２ビットノードＢＣと接続され、第２ビットノードＢＣに第２ビット線ＢＬＣの電圧を供給する。

第５のトランジスタＴ５のドレイン端子は、第１ビット線ＢＬＴと接続される。また、第５のトランジスタＴ５のソース端子は、第１ビットノードＢＴと接続され、第１ビットノードＢＴに第１ビット線ＢＬＴの電圧を供給する。

第６のトランジスタＴ６のドレイン端子は、ワード線ＷＬと接続される。また、第６のトランジスタＴ６のソース端子は、アクセストランジスタＡ５及びＦ５のゲート端子と接続され、ワード線ＷＬの電圧を供給する。

このように、評価セルＣｉｊの回路構成は、列選択線Ｘｍに供給されるＸセレクト信号ＸＳｍ及び行選択線Ｙｎに供給されるＹセレクト信号ＹＳｎに応じて、評価セルＣｉｊが有する測定用メモリセル（５）の各ノードと、上記第１の入出力線Ｖ０、第２の入出力線Ｖ１、電源線ＶＤＤ、第１ビット線ＢＬＴ、第２ビット線ＢＬＣ、ワード線ＷＬを接続する回路構成にする。

（ＳＲＡＭのメモリセルの動作）
以下では、ＳＲＡＭの製品のメモリセルの動作を、図３のＳＲＡＭ用ＴＥＧの測定用メモリセル（５）で示した回路の記号を用いて説明する。

メモリセルの読み出し動作において、アクセストランジスタＡ５及びＦ５のゲート電圧をＨレベルとして、セル電流ＩｃｅｌｌによりビットノードＢＴかＢＣのいずれかをＬレベルへと駆動する。これにより、製品においては、ビット線間に差電圧が生じ、これをＳＲＡＭのセンスアンプが増幅し、データを外部へ読み出す。例えば、メモリセルがデータ「１」を保持している場合、インバータ回路Ｉ２の出力である第２のラッチノードＬＮ２の電圧はＬレベル（ＶＳＳＣの電圧レベル）であり、インバータ回路Ｉ１の出力である第１のラッチノードＬＮ１の電圧レベルはＨレベル（電源線ＶＤＤの電圧レベル）である。この場合、メモリセルは、アクセストランジスタＦ５及びドライバトランジスタＥ５からなる直列回路にセル電流Ｉｃｅｌｌを流して、第２ビットノードＢＣをＬレベルへと放電する。

また、メモリセルは、書き込み動作において、同じくアクセストランジスタＡ５及びＦ５のゲート電圧をＨレベルとして、ビットノードＢＴかＢＣのいずれか一方をＨレベル、他方をＬレベルへバイアスすることにより、データが書き込まれる。例えば、データ「１」から「０」へ書き換える場合、第１ビットノードＢＴをＬレベル、第２ビットノードＢＣをＨレベルとし、インバータ回路Ｉ１、Ｉ２から構成されるフリップフロップ回路を反転させ、インバータ回路Ｉ２の出力である第２のラッチノードＬＮ２の電圧をＨレベルとし、インバータ回路Ｉ１の出力である第１のラッチノードＬＮ１の電圧レベルをＬレベルとする。

図４は、このように構成されたメモリセルにおけるデータ記憶安定性を示す双安定特性（バタフライカーブ；butterfly curve）の図である。これは、メモリセルの回路のノードの電圧を示す。すなわち、ラッチノードＬＮ１、ＬＮ２の電圧をそれぞれＶ０、Ｖ１とし、横軸にＶ１、縦軸にＶ０を取ってプロットしたインバータ回路Ｉ１のトランスファー・カーブ（Ｖ１―Ｖ０静特性）と、横軸にＶ０、縦軸にＶ１を取ってプロットしたインバータ回路Ｉ２のトランスファー・カーブを重ねて示したものである。

ここで、アクセストランジスタＡ５及びＦ５のゲートとビットノードＢＴ及びＢＣは、製品における実際の動作を反映するように、電源電圧にバイアスされている。図４において、メモリセルがデータ「１」を保持している状態、つまり第１のラッチノードＬＮ１の電圧（Ｖ０）がＨレベルで第２のラッチノードＬＮ２の電圧（Ｖ１）がＬレベルの状態は上記２つのトランスファー・カーブの交点ＸＡに対応し、データ「０」を保持している状態は交点ＸＢに対応する。

また、２つのトランスファー・カーブに囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージン（ＳＮＭ）と定義する。一般に、スタティックノイズ・マージンが大きいほどメモリセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズ・マージンを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。

また、トランスファー・カーブが電源電圧から落ち始める点ＡのＸ座標はドライバトランジスタＣ５の閾値電圧Ｖｔｈｎ、ロードトランジスタＢ５の閾値電圧Ｖｔｈｐの影響を受ける。閾値電圧Ｖｔｈｎが高く、閾値電圧Ｖｔｈｐの絶対値が低いほど、点Ａは図中右方向へ移動し、ＳＮＭは大きくなる。しかし、ドライバトランジスタＣ５の閾値電圧Ｖｔｈｎを高く設定すると、セル電流Ｉｃｅｌｌは減少してしまい、動作速度が低下してしまう。また、ロードトランジスタＢ５の閾値電圧Ｖｔｈｐの絶対値を低くすると、複合セルＭＣの待機時（スタンバイ時）の電流が増大してしまう。また、閾値電圧Ｖｔｈｎが高く、閾値電圧Ｖｔｈｐの絶対値が低くすると、インバータ回路Ｉ１、Ｉ２からなるフリップフロップ回路は反転しにくくなるものの、このことは書き込み動作においてフリップフロップ回路を反転させにくくなることを意味し、書き込み動作を困難なものとする。

また、トランスファー・カーブがＬレベルへ落ちたあとの点ＢのＹ座標はドライバトランジスタＣ５とアクセストランジスタＡ５の駆動能力の比で決まる。すなわち、ドライバトランジスタＣ５の駆動能力をアクセストランジスタＡ５の駆動能力に対して大きくすることで、点ＢのＹ座標の値は小さくなり、ＳＮＭを大きくとることができる。しかし、ドライバトランジスタの駆動能力を上げるためには、チャネル幅Ｗを大きくする必要があり、メモリセルのメモリセルサイズが増大することにつながってしまう。

このように、メモリセルにおけるデータ記憶の安定性向上（ＳＮＭの増大）を図ることは、セル電流Ｉｃｅｌｌを大きくすること、メモリセルサイズを小さくすること、書き込み動作マージンを大きくとることと、それぞれトレードオフの関係にある。

ＳＲＡＭセルが微細化し、それに伴い低電圧化すると、ＳＲＡＭセルを構成する上記各トランジスタのランダムばらつきも増大し、これら全てを両立させるしきい値電圧の設定ウィンドウは狭くなり、プロセス開発初期において、セル設計、セルサイズの決定が困難になる問題がある。

ここで言う設定ウィンドウとは、例えば、プロセス条件（イオン条件）の決定において、ＳＲＡＭを構成するＮチャネルトランジスタの閾値電圧ＶｔｎをＸ軸、Ｐチャネルトランジスタの閾値電圧の絶対値ＶｔｐをＹ軸とするグラフを考えた場合、ＳＮＭ、Ｉｃｅｌｌが最適となるような点（Ｖｔｎ、Ｖｔｐ）を中心に置いて囲んだ境界領域を指す。すなわち、この設定ウインドウの中では、Ｖｔｎ、Ｖｔｐがばらついても、ＳＮＭとＩｃｅｌｌが確保され、ＳＲＡＭ歩留が確保される領域を指す。

この問題に対して、本実施形態のＳＲＡＭ用ＴＥＧにおいては、複数の評価セルＣｉｊにおける測定用メモリセル（５）の電気特性を正確に測定することで、設計した回路構成のメモリセルに対して、回路特性のばらつきデータを正確に収集できるようにする。それにより、しきい値電圧の設定ウィンドウを正確に求めることができる。

また、本実施形態のＳＲＡＭ用ＴＥＧにおいては、ＳＲＡＭ用ＴＥＧ内に特性の異常な測定用メモリセル（５）が見つかった場合、個々のトランジスタの特性を詳細に評価できる。すなわち、本発明のＳＲＡＭ用ＴＥＧは、ｍ×ｎ個の評価セルＣｉｊ各々を、測定用メモリセル（５）をダミーセルで囲んで形成した複合セルＭＣと、選択回路１０と、第１のトランジスタＴ１〜第６のトランジスタＴ６とで構成し、測定用メモリセル（５）の各ノードに各電源線を接続して電圧を供給、あるいは電圧を検出できるようにすることで、測定用メモリセル（５）を構成する個々のトランジスタの特性評価（ＳＮＭ、Ｉｃｅｌｌ特性評価）を可能にする。

特に、本実施形態では、測定用メモリセル（５）の電気特性の測定を正確に行うために、複合セルＭＣの中の回路を、測定用メモリセル（５）と、その周囲のダミーのメモリセル（ダミーセル）で構成し、測定用メモリセル（５）が各評価セルＣｉｊ内において、必ず他のメモリセル（ダミーセル）で周囲を囲まれるように構成する。すなわち、ＳＲＡＭ用ＴＥＧの各評価セルＣｉｊ毎に、測定用メモリセル（５）を、通常のＳＲＡＭにおける１つのメモリセルと同様に、他のメモリセルで周囲を囲まれている回路構成にした。これにより、ＳＲＡＭ用ＴＥＧが測定する測定用メモリセル（５）の電気特性を実際のＳＲＡＭ中のメモリセルの電気特性に近づけることができる効果がある。それにより、本発明のＳＲＡＭ用ＴＥＧを用いてメモリセルの電気特性を測定することで、ＳＲＡＭのメモリセルの電気特性をより正確に把握でき、ＳＲＡＭを適切に設計できる効果がある。

（ＳＲＡＭ用ＴＥＧの回路の動作）
以下では、図５を参照して、本実施形態のＳＲＡＭ用ＴＥＧで評価セルＣ１１を選択して、その複合セルＭＣ内の測定用メモリセル（５）の電気特性を測定する際の、回路の動作を説明する。

（評価セルＣ１１の選択動作）
まず、図２において、列選択線Ｘ１及び行選択線Ｙ１のそれぞれに「１」を示すＸセレクト信号ＸＳ１及びＹセレクト信号ＹＳ１が供給されて評価セルＣ１１が選択されると、１列目に属する列電源線切替回路ＰＳＷ１におけるトランジスタＶ１Ｔ１、トランジスタＶＤＤＴ１及びトランジスタＶ０Ｔ１が全てオン状態となるため、１列目に属する第２の副入出力線Ｖ１１と第２の入出力線Ｖ１とが接続され、副電源線ＶＤＤ１と電源線ＶＤＤとが接続され、第１の副入出力線Ｖ０１と第１の入出力線Ｖ０とが接続される。

一方、他の列（２列目〜ｍ列目）に属する列選択線Ｘ２〜Ｘｍのそれぞれには、「０」を示すＸセレクト信号ＸＳ２〜ＸＳｍが供給されるため、２列目〜ｍ列目に属する列電源線切替回路ＰＳＷ２〜ＰＳＷｍにおける各トランジスタはオフ状態となり、２列目〜ｍ列目に属する第２の副入出力線Ｖ１２〜Ｖ１ｍ、副電源線ＶＤＤ２〜ＶＤＤｍ及び第１の副入出力線Ｖ０２〜Ｖ０ｍは、第２の入出力線Ｖ１、電源線ＶＤＤ及び第１の入出力線Ｖ０と非接続状態となる。

また、この時、行選択線Ｙ１にＹセレクト信号ＹＳ１が供給されて、１行目に属する行電源線切替回路ＳＳＷ１におけるトランジスタＢＬＣＴ１、トランジスタＷＬＴ１及びトランジスタＢＬＴＴ１が全てオン状態となるため、１行目に属する第２ビット線ＢＬＣ１が第２ビット主電源線ＢＬＣに接続され、副ワード線ＷＬ１がワード線ＷＬに接続され、第１ビット線ＢＬＴ１（第１ビット副電源線）が第１ビット線ＢＬＴ（第１ビット主電源線）に接続される。

一方、他の行（２行目〜ｎ行目）に属する行選択線Ｙ２〜Ｙｎのそれぞれには、「０」を示すＹセレクト信号ＹＳ２〜ＹＳｎが供給されるため、２行目〜ｎ行目に属する行電源線切替回路ＳＳＷ２〜ＳＳＷｎにおける各トランジスタはオフ状態となり、２行目〜ｎ行目に属する第２ビット線（第２ビット副電源線）ＢＬＣ２〜ＢＬＣｍ、ワード線ＷＬ２〜ＷＬｍ及び第１ビット線（第１ビット副電源線）ＢＬＴ２〜ＢＬＴｍは、第２ビット主電源線ＢＬＣ、ワード線ＷＬ及び第１ビット主電源線ＢＬＴと非接続状態となる。

そして、評価セルＣ１１では、選択回路１０から「１」を示す選択信号が出力され、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、測定用メモリセル（５）の第２のラッチノードＬＮ２は第２の副入出力線Ｖ１１と接続され、第２ビットノードＢＣは第２ビット線ＢＬＣ１と接続され、第１のラッチノードＬＮ１は第１の副入出力線Ｖ０１と接続され、第１ビットノードＢＴは第１ビット副電源線ＢＬＴ１と接続され、測定用メモリセル（５）の電源（ロードトランジスタＢ５、Ｄ５のソース端子）は副電源線ＶＤＤ１と接続され、アクセストランジスタＡ５及びＦ５のゲート端子は副ワード線ＷＬ１と、それぞれ接続される。

この様に、ＳＲＡＭ用ＴＥＧの評価セルＣ１１が選択されて、その複合セルＭＣの測定用メモリセル（５）の特性が測定されている間、１列目に属する他の評価セルＣ２１〜Ｃｎ１における第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となるため、評価セルＣ２１〜Ｃｎ１における測定用メモリセル（５）は１列目に属する第２の副入出力線Ｖ１１、副電源線ＶＤＤ１及び第１の副入出力線Ｖ０１と電気的に切り離された状態となる。

また、１行目に属する他の評価セルＣ１２〜Ｃ１ｍにおける第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となるため、評価セルＣ１２〜Ｃｎ１における測定用メモリセル（５）は１行目に属する第２ビット副電源線ＢＬＣ１、第１ビット副電源線ＢＬＴ１、副ワード線ＷＬ１と電気的に切り離された状態となる。

すなわち、本実施形態に係る半導体評価回路では、選択対象の評価セルＣ１１が属する列（ここでは１列目）の第２の副入出力線Ｖ１１、副電源線ＶＤＤ１及び第１の副入出力線Ｖ０１のみを第２の入出力線Ｖ１、電源線ＶＤＤ及び第１の出力線Ｖ０に接続し、他の列（２列目〜ｍ列目）の第２の副入出力線Ｖ１２〜Ｖ１ｍ、副電源線ＶＤＤ２〜ＶＤＤｍ及び第１の副入出力線Ｖ０２〜Ｖ０ｍは、列電源線切替回路ＰＳＷ２〜ＰＳＷｍによって、第２の入出力線Ｖ１、電源線ＶＤＤ及び第１の入出力線Ｖ０と電気的に切り離した状態としている。

一方、行方向の配線についても同様に、選択対象の評価セルＣ１１が属する行（ここでは１行目）の第２ビット副電源線ＢＬＣ１、第１ビット副電源線ＢＬＴ１、副ワード線ＷＬ１のみを第２ビット線ＢＬＣ、第１ビット線ＢＬＴ、ワード線ＷＬに接続し、他の行（２行目〜ｎ行目）の第２ビット副電源線ＢＬＣ２〜ＢＬＣｎ、第１ビット副電源線ＢＬＴ２〜ＢＬＴｎ及び副ワード線ＷＬ２〜ＷＬｎは、行電源線切替回路ＳＳＷ２〜ＳＳＷｎによって、第２ビット線ＢＬＣ、第１ビット線ＢＬＴ、ワード線ＷＬと電気的に切り離した状態としている。

（複合セルＭＣの回路の動作）
このような状態で、外部の電源供給装置、例えばテスタと、第２の主入出力端子Ｖ１Ｐ（第２の入出力線Ｖ１）、第１の主入出力端子Ｖ０Ｐ（第１の入出力線Ｖ０）、主電源端子ＶＤＤＰ（電源線ＶＤＤ）、第２ビット主電源端子ＢＬＣＰ（第２ビット線ＢＬＣ）、第１ビット主電源端子ＢＬＴＰ（第１ビット線ＢＬＴ）、主ワード端子ＷＬＰ（ワード線ＷＬ）を接続／非接続（オープン）し、評価セルＣ１１の複合セルＭＣの測定用メモリセル（５）の各ノードが所望の電圧になるように、電源供給装置から供給する電圧を調整する。例えば、図５の表のように、測定対象のトランジスタの所定端子に供給する電圧を固定し、或いは電圧を所望の範囲で振って、流れる電流を測定することにより、測定用メモリセル（５）の特性評価を行う。電流を測定するためには、図５の表で指定した電流測定端子と電源供給装置との間に直列に電流計を接続し、その値をモニターすることで、その端子に流れる電流を測定する。

（アクセストランジスタＦ５の閾値電圧Ｖｔｈを測定する場合）
本実施形態でアクセストランジスタＦ５の電気特性を測定する場合、図５の表のように、電源線ＶＤＤ、セル電源線ＶＤＤＣ及び第１ビット線ＢＬＴをオープンとする。そして、セル接地ノードＶＳＳＣＮに接続するセル接地線ＶＳＳＣに０Ｖ、第１のラッチノードＬＮ１に接続する第１の入出力線Ｖ０に０Ｖ、第２のラッチノードＬＮ２に接続する第２の入出力線Ｖ１に０Ｖ、第２ビット線ＢＬＣに０．１Ｖを供給し、ワード線ＷＬに供給する電圧を０Ｖから１．５Ｖまで上昇させる。すなわち、アクセストランジスタＦ５のドレイン・ソース間を０．１Ｖとし、ワード線ＷＬからゲート・ソース間に電圧を加えていくことで、例えばドレイン電流が０．１μＡ流れた時を閾値電圧Ｖｔｈと定義し、アクセストランジスタＦ５のＶｔｈを測定することができる。なお、アクセストランジスタＦ５のドレイン電流を測定するには、第２ビット主電源端子ＢＬＣＰとその端子に電圧を供給する装置との間に直列に電流計を接続して測定する。

この測定において、第１の入出力線Ｖ０に０Ｖを供給した理由は、ドライバトランジスタＥ５をオンさせないためである。また、電源線ＶＤＤ及びセル電源線ＶＤＤＣをオープンとした理由は、ロードトランジスタＤ５から、ラッチノードＬＮ２へ電流が流れ込まないようにするためである。また、第１ビット線ＢＬＴをオープンとした理由は、第１の入出力線Ｖ０からアクセストランジスタＡ５を介して第１ビット線ＢＬＴへ電流が流れないようにするためである。また、アクセストランジスタＡ５についても、同様にしてＶｔｈを測定することができる。

（アクセストランジスタＦ５の静特性を測定する場合）
また、測定項目は閾値電圧Ｖｔだけでなく、アクセストランジスタＦ５の静特性のドレイン電流の測定も可能である。そのために、図５の表のように、ワード線ＷＬに１．５Ｖ、第２ビット線ＢＬＣに０Ｖから１．５Ｖの電圧を供給することでアクセストランジスタＦ５の静特性のドレイン電流の測定が可能である。また、アクセストランジスタＡ５についても、同様にして静特性のドレイン電流を測定することができる。

（ドライバトランジスタＥ５の閾値電圧Ｖｔｈを測定する場合）
本実施形態でドライバトランジスタＥ５の電気特性を測定する場合、図５の表のように、電源線ＶＤＤ、セル電源線ＶＤＤＣ、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとする。そして、セル接地ノードＶＳＳＣＮに接続するセル接地線ＶＳＳＣに０Ｖ、第２の入出力線Ｖ１に０．１Ｖ、ワード線ＷＬに０Ｖを供給し、第１の入出力線Ｖ０に供給する電圧を０Ｖから１．５Ｖまで上昇させる。すなわち、ドライバトランジスタＥ５のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に電圧を加えていくことで、例えばドレイン電流が０．１μＡ流れた時を閾値電圧Ｖｔｈと定義し、Ｖｔｈを測定することができる。

この際、電源線ＶＤＤ及びセル電源線ＶＤＤＣをオープンとした理由は、ロードトランジスタＤ５及びＢ５から、各ラッチノードへ電流が流れ込まないようにするためである。また、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとした理由は、それぞれ第１の入出力線Ｖ０、第２の入出力線Ｖ１からアクセストランジスタＡ５、Ｆ５を介して、第１ビット線ＢＬＴ、第２ビット線ＢＬＣへリーク電流が流れないようにするためである。

図６は、図３で示した回路で、電気特性を測定する方法を示した説明図である。図では、ＮチャンネルのドライバトランジスタＥ５の閾値電圧Ｖｔｈを測定するための、配線へのバイアスの印加状態を示している。第２のラッチノードＬＮ２に接続するドライバトランジスタＥ５のドレインには、第２の入出力線Ｖ１から微小の一定電圧０．１Ｖを印加し（従ってＮチャンネルのドライバトランジスタＣ５はＯＦＦ）、第１のラッチノードＬＮ１に接続するドライバトランジスタＥ５のゲートには、第１の入出力線Ｖ０から供給する電圧を０〜１．５Ｖまで変化させ、ドレイン電流を測定することにより閾値電圧Ｖｔｈを求める。

このとき、第１のラッチノードＬＮ１に接続されているロードトランジスタＤ５のゲートには、第１の入出力線Ｖ０の電位が印加され、ＯＮ（導通）状態になる。このロードトランジスタＤ５から、ラッチノードへ電流が流れ込まないようにするため、この測定では、ロードトランジスタＤ５のソース端子が接続する電源線ノードＶＤＤＮに電源線ＶＤＤの電位（メモリ部の電源電圧）を印加せず、オープン（バイアスが印加されていない）としてある。したがって電源線ノードＶＤＤＮに接続して電位を共有しているダミーセル（２）の左側のインバータの電源端子、測定用メモリセル（５）の電源端子、ダミーセル（８）の右側のインバータの電源端子の電位はオープンとしている。

この測定では、セル接地ノードＶＳＳＣＮに接続するドライバトランジスタＥ５のソース端子は測定のために接地する必要があるため、セル接地ノードＶＳＳＣＮにセル接地線ＶＳＳＣの電位（メモリ部の接地電位）を印加して０Ｖにしてある。セル接地ノードＶＳＳＣＮに接続するダミーセル（１）の右側のインバータの接地端子、測定用メモリセル（５）の接地端子、ダミーセル（６）の左側のインバータの接地端子、ダミーセル（８）の右側のインバータの接地端子もセル接地線ＶＳＳＣの電位の０Ｖにバイアスされている。

また、ドライバトランジスタＥ５のドレイン端子に第２ビット線ＢＬＣを接続するスイッチであるＮチャンネルトランジスタのアクセストランジスタＦ５をＯＦＦ（切断）にしてドライバトランジスタＥ５のドレイン端子を開放する必要があることと、周りの影響を断つため、アクセストランジスタＦ５のゲート端子に接続するワード線ＷＬを０Ｖに接地する。そのワード線ＷＬのノードに接続するダミーセル（４）と（６）のワード線入力用に相当する各アクセストランジスタのゲート端子も一緒に接地される。また、ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のワード線入力用に相当する各アクセストランジスタのゲート端子はセル接地ノードＶＳＳＣＮに接続してあるので、セル接地ノードＶＳＳＣＮにセル接地線ＶＳＳＣの電位を印加したことで、これらも０Ｖに接地される。

この測定では、セル接地線ＶＳＳＣに測りたい電流の他にリーク電流が流れる可能性があるため、セル接地線ＶＳＳＣに接続するセル接地端子ＶＳＳＣＰの電流は信用できないが、第２の入出力線Ｖ１からドライバトランジスタＥ５のドレインに流入するドレイン電流を測定することで、閾値電圧Ｖｔｈを正確に測定することができる。すなわち、ドライバトランジスタＥ５のドレイン電流を測定するには、第２の主入出力端子Ｖ１Ｐとその端子に電圧を供給する装置との間に直列に電流計を接続して測定する。

（ドライバトランジスタＥ５の静特性を測定する場合）
また、測定項目は閾値電圧Ｖｔｈだけでなく、ドライバトランジスタＥ５の静特性のドレイン電流の測定も可能である。そのために、図５の表のように、第１の入出力線Ｖ０に１．５Ｖの電位を加え、第２の入出力線Ｖ１に０Ｖから２Ｖの電位を供給する。この際に、第１の入出力線Ｖ０から、ロードトランジスタＢ５と、ダミーセル（２）のトランジスタＢ２とＣ２及びダミーセル（８）のトランジスタＢ８とＣ８を経由してセル接地ノードＶＳＳＣＮにリーク電流が流れ、それがセル接地線ＶＳＳＣからセル接地端子ＣＳＳＣＰから流出する。しかし、ドライバトランジスタＥ５に関しては、ロードトランジスタＤ５、アクセストランジスタＦ５がオフしているため、ドライバトランジスタＥ５のドレイン電流が他のノードへ流れ込むことはない。そのため、第２の入出力線Ｖ１からドライバトランジスタＥ５のドレインに流入するドレイン電流を測定することで、ドライバトランジスタＥ５のドレイン電流の正確な測定が可能である。

（ロードトランジスタＤ５の閾値電圧Ｖｔｈを測定する場合）
ロードトランジスタＤ５の電気特性を測定する場合、図５の表のように、セル接地線ＶＳＳＣ、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとする。そして、電源線ＶＤＤに１．５Ｖ、セル電源線ＶＤＤＣに１．５Ｖ、ワード線ＷＬに０Ｖ，第２の入出力線Ｖ１に１．４Ｖを供給し、第１の入出力線Ｖ０に供給する電圧を０Ｖから１．５Ｖまで上昇させる。すなわち、ロードトランジスタＤ５のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に負電圧を加えることで、例えばドレイン電流が０．１μＡ流れた時をロードトランジスタＤ５の閾値電圧Ｖｔｈと定義し、閾値電圧Ｖｔｈを測定することができる。

この際、セル接地線ＶＳＳＣをオープンとした理由は、ラッチノードＬＮ１又はＬＮ２から、ドライバトランジスタＣ５及びＥ５を介して電流が流れ出さないようにするためである。また、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとした理由は、それぞれ第１の入出力線Ｖ０、第２の入出力線Ｖ１からアクセストランジスタＡ５、Ｆ５を介して、第１ビット線ＢＬＴ、第２ビット線ＢＬＣへリーク電流が流れないようにするためである。

この測定では、セル接地線ＶＳＳＣに測りたい電流の他にリーク電流が流れる可能性があるため、セル接地線ＶＳＳＣの接続するセル接地端子ＶＳＳＣＰの電流は信用できないが、第２の主入出力端子Ｖ１Ｐから第２の入出力線Ｖ１を経由してロードトランジスタＤ５のドレインに流入してセル接地線ＶＳＳＣへ流出するドレイン電流を測定することで、閾値電圧Ｖｔｈを正確に測定することができる。すなわち、ロードトランジスタＤ５のドレイン電流を測定するには、第２の主入出力端子Ｖ１Ｐに電流計の一端を接続して電流を測定するようにし、その電流計の他端を、その端子に電圧を供給する外部の電源装置に接続する。

このように本発明のＳＲＡＭ用ＴＥＧの評価セルＣｉｊでは、個々のトランジスタの詳
細な評価が可能である効果がある。

＜第１の実施形態における、メモリセルの電気特性測定の制約＞
第１の実施形態には、以下に説明する点で、電気特性の測定が困難、あるいは、測定が不便である制約がある。

（ドライバトランジスタＥ５の電気特性を測定する際の制約）
第１の実施形態では、以下に説明するように、ドライバトランジスタの電気特性を測定する場合に、ダミーセルと共有している一部の配線を通りダミーセルにリーク電流が流れる場合がある。すなわち、ドライバトランジスタのドレイン電流を測定する際に、セル接地線ＶＳＳＣに測りたい電流の他にリーク電流が流れる可能性があり、セル接地線ＶＳＳＣの電流は信用できない。そのため、例えば、ドライバトランジスタＥ５のドレイン電流を測定する際には、第２の入出力線Ｖ１からドライバトランジスタＥ５のドレインに流入する流入する電流を測定する必要があるという測定上の制約がある不便さがある。

詳しくは、図５の表に示すバイアス状態に測定用メモリセル（５）の回路のノードを設定する。すなわち、ドライバトランジスタＥ５の閾値電圧Ｖｔｈを測定する場合には、ロードトランジスタＤ５及びＢ５から、各ラッチノードへ電流が流れ込まないようにするために、測定用メモリセル（５）の電源線ノードＶＤＤＮを電源線ＶＤＤに接続せずオープン状態にする。また、セル電源線ＶＤＤＣの接続する測定用メモリセル（５）の回路のノードをオープン状態にする。更に、第１の入出力線Ｖ０、第２の入出力線Ｖ１からアクセストランジスタＡ５、Ｆ５を介して第１ビット線ＢＬＴ、第２ビット線ＢＬＣへリーク電流が流れないようにするために、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣの接続する測定用メモリセル（５）のノードをオープン状態にして測定を行う。

その状態で第２のラッチノードＬＮ２に加える第２の入出力線Ｖ１の電位を０．１Ｖの低い電位に設定する。この状態、すなわち、図６で示したようなバイアス状態で、第１のラッチノードＬＮ１に加える第１の入出力線Ｖ０の電位を０Ｖから１．５Ｖまで変化させる。その場合に、測定用メモリセル（５）のＰチャンネルのロードトランジスタＢ５の電位が図６に示すように変化する。

Ｖ１が０．１Ｖの微小電圧であるから、測定用メモリセル（５）のＰチャンネルのロードトランジスタＢ５のゲート電圧に微小電圧が印加し、ＯＮ状態となっているので、第１の入出力線Ｖ０の０Ｖから１．５Ｖの電圧が、ロードトランジスタＢ５のソース端子に接続されているオープン状態の電源線ノードＶＤＤＮにあらわれる。そして、その電源線ノードＶＤＤＮに、ダミーセル（２）のＰチャンネルのロードトランジスタＢ２のソース端子も接続されているので、その電圧も同様に変化する。また、ダミーセル（２）の電源共有インバータ回路、すなわち、左側のインバータ回路を構成するロードトランジスタＢ２とドライバトランジスタＣ２のゲートがバイアスされておらず不定であり、更に、ドライバトランジスタＣ２のソース端子がセル接地ノードＶＳＳＣＮに接続され、そのセル接地ノードＶＳＳＣＮがセル接地線ＶＳＳＣに接続されて電位がバイアスされている。そのため、第１の入出力線Ｖ０から、ロードトランジスタＢ５、電源線ノードＶＤＤＮ、電源共有インバータ回路のロードトランジスタＢ２とドライバトランジスタＣ２とセル接地ノードＶＳＳＣＮを経由してセル接地線ＶＳＳＣにリーク電流が流れてしまう。

同様に、電源線ノードＶＤＤＮに接続された、ダミーセル（８）の電源共有インバータ回路、すなわち、右側のインバータ回路のロードトランジスタＤ８のソース電圧も同様に変化する。そしてダミーセル（８）のロードトランジスタＤ８とドライバトランジスタＥ８のゲートがバイアスされておらず不定である。また、ドライバトランジスタＥ８のソース端子がセル接地ノードＶＳＳＣＮに接続され、そのセル接地ノードＶＳＳＣＮに接地線
ＶＳＳＣの接地電位にバイアスされていることから、第１の入出力線Ｖ０から、ロードトランジスタＢ５、電源線ノードＶＤＤＮ、電源共有インバータ回路のロードトランジスタＤ８とドライバトランジスタＥ８とセル接地ノードＶＳＳＣＮを経由してセル接地線ＶＳＳＣにリーク電流が流れてしまう。

このため、第１の実施形態では、ドライバトランジスタＥ５のドレイン電流を測定する際には、第２の入出力線Ｖ１からドライバトランジスタＥ５のドレインに流入する電流を測定する必要があるという測定上の制約がある不便さがある。

このように、ダミーセル（２）及び（８）の電源共有インバータ回路を経由してセル接地線ＶＳＳＣにリーク電流が流れてしまう問題は、ドライバトランジスタＥ５の電気特性を測定する場合に限らず、ドライバトランジスタＣ５の電気特性を測定する場合にも同様に発生する。

（ロードトランジスタの静特性が正確に測定できない制約）
また、第１の実施形態では、以下に説明するように、ロードトランジスタの静特性のドレイン電流の正確な測定ができない、測定上の制約がある。

詳しくは、図７に示すように、ロードトランジスタＤ５の静特性のドレイン電流を測定する場合は、セル接地ノードＶＳＳＣＮをオープン状態にする。また、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとする。また、電源線ＶＤＤに１．５Ｖ、セル電源線ＶＤＤＣに１．５Ｖ、ワード線ＷＬに０Ｖ，第２の入出力線Ｖ１に１．４Ｖを供給する。そして、第１の入出力線Ｖ０に０．５Ｖ、第２の入出力線Ｖ１に０Ｖから１．５Ｖの電圧を供給して測定する場合に、以下に説明するリーク電流が流れ、測定を不正確にする、測定上の制約がある。

すなわち、この測定に際して、１．５Ｖの電源線ＶＤＤから、ダミーセル（２）の電源共有インバータ回路のトランジスタＢ２とＣ２と、オープン状態のセル接地ノードＶＳＳＣＮを経由して、セル接地ノードＶＳＳＣＮにソース端子が接続するドライバトランジスタＥ５を経由して第２の入出力線Ｖ１へリーク電流が流れ込んでしまう。更に、１．５Ｖの電源線ＶＤＤから、ダミーセル（８）の電源共有インバータ回路のトランジスタＤ８とＥ８と、オープン状態のセル接地ノードＶＳＳＣＮとドライバトランジスタＥ５を経由して第２の入出力線Ｖ１へリーク電流が流れ込んでしまう。

つまり、電源線ＶＤＤにも、第２の入出力線Ｖ１にも、ダミーセル（２）及びダミーセル（８）の電源共有インバータ回路を通るリーク電流が、ドライバトランジスタＥ５を経由して流れてしまう。そのため、ロードトランジスタＤ５の静特性のドレイン電流は、電源線ＶＤＤの電流を測定しても第２の入出力線Ｖ１の電流を測定しても、測定値にリーク電流が混ざってしまうので、ロードトランジスタＤ５の静特性のドレイン電流は正確に測定できない、という制約がある。

このように、ダミーセル（２）及び（８）の電源共有インバータ回路を経由して第２の入出力線Ｖ１へリーク電流が流れてしまう問題は、ロードトランジスタＤ５の静特性のドレイン電流を測定する場合に限られず、ロードトランジスタＢ５の静特性のドレイン電流を測定する場合にも、ダミーセル（２）及び（８）の電源共有インバータ回路を経由して第１の入出力線Ｖ０へリーク電流が流れてしまう。

以上で説明したように、第１の実施形態では、ＳＲＡＭ用ＴＥＧの中でリーク電流が発生するため、メモリセルのロードトランジスタＤ５の静特性のドレイン電流を正確に測定できない制約がある。また、ドライバトランジスタＥ５の電気特性の測定中に、余計なリ
ーク電流がダミーセル（２）及び（８）を経由してセル接地線ＶＳＳＣに流れ込むので、セル接地線ＶＳＳＣの電流の測定は行えず、第２の入出力線Ｖ１からドライバトランジスタＥ５のドレインに流入する流入する電流を測定する必要があるという測定上の制約がある不便さがある。

＜第２の実施形態＞
第２の実施形態では、第１の実施形態のこれらの欠点を以下の構成により改善し、メモリセルの電気特性の測定にあたって、第１の実施形態よりも更に正確に電気特性を測定し、また、測定の制約を少なくして測定することができるＳＲＡＭ用ＴＥＧを得る。

（複合セルＭＣ）
図８は、第２の実施形態のＳＲＡＭ用ＴＥＧの評価セルＣｉｊの構成を示した説明図である。図８は、第１の実施形態の図３と同様に、ＳＲＡＭを構成するメモリセルを用いている。すなわち、２つのインバータの入力と出力をタスキ掛けに接続してフリップフロップ回路を構成し、そのフリップフロップ回路の２つの出力端子（ラッチノード）に、ゲート端子にワード信号が入力されて信号をスイッチングするトランスファーゲートのアクセストランジスタに接続して形成されたメモリセルを用いる。

そして、１つのメモリセルを測定用メモリセル（５）とし、その周囲に同じ構造のメモリセルをダミーセルとして配置する。測定用メモリセル（５）とダミーセルは、ワード線に相当する配線が横方向に、ビット線に相当する配線が縦方向になるように、ＳＲＡＭの構成と同様に配置する。そして、測定用メモリセル（５）に列方向（上下）で隣接する２つのダミーセル毎に、そのダミーセルのフリップフロップ回路を構成する２つのインバータのうちの１つのインバータ回路を、その電源端子を測定用メモリセル（５）の電源端子と共通の電源線ノードＶＤＤＮに接続しすることで電源共有インバータ回路にする。その電源共有インバータ回路の接地端子をセル接地ノードＶＳＳＣＮに接続し、電源共有インバータ回路の入力端子（ゲート）のラッチノードに接続するアクセストランジスタのゲート端子をＴＥＧ接地線ＶＳＳ１に接続する。

（複合セルＭＣ内の各メモリセルの各端子の電気接続）
この第２の実施形態の複合セルＭＣの回路を図８に示すが、図８は、第１の実施形態を示す図３の回路に対して、以下の配線を追加している。第１の実施形態の図３と同様に、ＳＲＡＭを構成するメモリセルを用いている。すなわち、２つのインバータの入力と出力をタスキ掛けに接続してフリップフロップ回路を構成し、そのフリップフロップ回路の２つの出力端子（ラッチノード）に、ゲート端子にワード信号が入力されて信号をスイッチングするトランスファーゲートのアクセストランジスタに接続して形成されたメモリセルを用いる。

１つのメモリセルを測定用メモリセル（５）とし、その周囲に同じ構造のメモリセルをダミーセル（１）、（２）、（３）、（４）、（６）、（７）、（８）、（９）として配置する。測定用メモリセル（５）とダミーセルは、ワード線に相当する配線が横方向に、ビット線に相当する配線が縦方向になるように、ＳＲＡＭの構成と同様に配置する。

（ワード線）
第２の実施形態では、第１の実施形態と同様に、ダミーセル（４）、測定用メモリセル（５）、ダミーセル（６）と、ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のメモリセルはそれぞれ別にワード線用のノードを共有しているが、以下の回路構成が異なる。

すなわち、ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のワード線は
、ＳＲＡＭ用ＴＥＧ全体に共通に用いられるＴＥＧ接地線ＶＳＳ１に接続する。つまり、ワード線入力用に相当する、ダミーセル（１）のアクセストランジスタＡ１とＦ１のゲートと、ダミーセル（２）のアクセストランジスタＡ２とＦ２のゲートと、ダミーセル（３）のアクセストランジスタＡ３とＦ３のゲートと、ダミーセル（７）のアクセストランジスタＡ７とＦ７のゲートと、ダミーセル（８）のアクセストランジスタＡ８とＦ８のゲートと、ダミーセル（９）のアクセストランジスタＡ９とＦ９のゲートをＴＥＧ接地線ＶＳＳ１に接続する。

そして、第１の実施形態と同様に、残りの、ダミーセル（１）の右側の接地端子、（２）の左側の接地端子、（４）の右側の接地端子、測定用メモリセル（５）の接地端子、ダミーセル（６）の左側の接地端子、（８）の右側の接地端子、（９）の左側の接地端子は、セル接地ノードＶＳＳＣＮに接続する。

一方測定用メモリセル（５）とダミーセル（４）、（６）のワード線用ノードは、ワード線ＷＬに接続する。これにより、これらのダミーセル（１）、（２）、（３）、（７）、（８）、（９）のワード線用ノードは、ＴＥＧ接地線ＶＳＳ１に接続し、測定用メモリセル（５）のセル接地ノードＶＳＳＣＮとは分離して、電位を共有させない。このため、測定条件によって測定用メモリ（５）のセル接地線ＶＳＳＣの電位が変動しても、ＴＥＧ接地線ＶＳＳ１に接続したこれらのワード線用ノードの電位を変動させず安定させることができる効果がある。

また、第２の実施形態では、第１の実施形態の回路には以下の配線が追加されている。すなわち、測定用メモリセル（５）の上のダミーセル（２）については、ロードトランジスタＢ２、ドライバトランジスタＣ２で構成される左側の電源共有インバータ回路の入力端子である第２のラッチノードＬＮ２２と、そのラッチノードＬＮ２２に接続するアクセストランジスタＦ２のゲート端子とを接続して、それを共通のＴＥＧ接地線ＶＳＳ１に接続する。これにより、電源共有インバータ回路の入力端子であるラッチノードＬＮ２２をＴＥＧ接地線ＶＳＳ１に接続する。

同様に、測定用メモリセル（５）の下のダミーセル（８）についても、ロードトランジスタＤ８、ドライバトランジスタＥ８で構成される右側の電源共有インバータ回路の入力端子である第１のラッチノードＬＮ１８と、そのラッチノードＬＮ１８に接続するアクセストランジスタＡ８のゲート端子とを接続して、それを共通のＴＥＧ接地線ＶＳＳ１に接続する。これにより、電源共有インバータ回路の入力端子であるラッチノードＬＮ１８をＴＥＧ接地線ＶＳＳ１に接続する。

それらの配線以外の部分、例えば、電源線ＶＤＤを第３のトランジスタＴ３を介して接続する電源線ノードＶＤＤＮの配線等は第１の実施形態と同様に配線する。

（複合セルＭＣの回路の動作）
ダミーセル（２）では、ワード入力用に相当するアクセストランジスタＦ２のゲートとフリップフロップ回路のラッチノードＬＮ２２がＴＥＧ接地線ＶＳＳ１に接続されている。そのため、電源共有インバータ回路のドライバトランジスタＣ２は、ＴＥＧ接地線ＶＳＳ１に接続されたラッチノードＬＮ２２にゲート端子が接続しているため、ＯＦＦ状態となり、ロードトランジスタＤ５の電気特性を測定する際も、ドライバトランジスタＥ５の電気特性を測定する際も、電源共有インバータ回路のドライバトランジスタＣ２にリーク電流が流れず安定している。

一方、ダミーセル（８）のロードトランジスタＤ８のソース電圧も同様に変化する。本実施形態では、ダミーセル（８）において、ワード入力用に相当するアクセストランジス
タＡ８のゲートとフリップフロップ回路のラッチノードＬＮ１８がＴＥＧ接地線ＶＳＳ１に接続されている。そのため、電源共有インバータ回路のドライバトランジスタＥ８は、ＴＥＧ接地線ＶＳＳ１に接続されたラッチノードＬＮ１８にゲート端子が接続しているため、ＯＦＦ状態となり、ロードトランジスタＤ５の電気特性を測定する際も、ドライバトランジスタＥ５の電気特性を測定する際も、電源共有インバータ回路のドライバトランジスタＥ８にリーク電流が流れず安定している。

このように、本実施形態では、電源共有インバータ回路のドライバトランジスタＣ２及びＥ８にリーク電流が流れないため、ロードトランジスタＤ５やドライバトランジスタＥ５のドレイン電流を、セル接地線ＶＳＳＣに接続するセル接地端子ＶＳＳＣＰの電流を測定することでも測定できる効果がある。特に、本実施形態では、ダミーセル（２）と（８）の電源共有インバータ回路からセル接地線ＶＳＳＣにリークが流れない効果があるので、測定用メモリセル（５）からセル接地線ＶＳＳＣに流れる総体のセル電流Ｉｃｅｌｌをセル接地端子ＶＳＳＣＰの電流を測定することで正確に測定できる効果がある。

（ドライバトランジスタＥ５の閾値電圧Ｖｔｈを測定する場合）
以下では、図９を参照して、第２の実施形態のＳＲＡＭ用ＴＥＧの動作を説明する。図９では、図２のＳＲＡＭ用ＴＥＧのうちの１つの評価セルＣ１１を選択し、その評価セルＣ１１の複合セルＭＣ内の測定用メモリセル（５）のドライバトランジスタＥ５の電気特性を測定する方法を示す。図９には、測定用メモリセル（５）のドライバトランジスタＥ５の閾値電圧Ｖｔｈを測定するための、配線へのバイアスの印加状態を示す。

第１の実施形態と同様に、図５の表のように、電源線ＶＤＤ、セル電源線ＶＤＤＣ、第１ビット線ＢＬＴ及び第２ビット線ＢＬＣをオープンとする。また、セル接地ノードＶＳＳＣＮに接続するセル接地線ＶＳＳＣに０Ｖを供給する。そして、ドライバトランジスタＥ５のドレインが接続するラッチノードＬＮ２には、微小の一定電圧Ｖ１＝０．１Ｖを印加し（従って、ラッチノードＬＮ２にゲート端子が接続するＮチャンネルのドライバトランジスタＣ５はＯＦＦ）、ドライバトランジスタＥ５のゲートが接続するラッチノードＬＮ１に加える第１の入出力線Ｖ０の電位を０〜１．５Ｖまで変化させ、ドライバトランジスタＥ５のドレイン電流を測定することによりドライバトランジスタＥ５の閾値電圧Ｖｔｈを求める。なお、ドライバトランジスタＥ５のドレイン電流を測定するには、第２の主入出力端子Ｖ１Ｐとその端子に電圧を供給する装置との間に直列に電流計を接続することでドレイン電流を測定する。

このとき、ラッチノードＬＮ１にゲート端子が接続されているロードトランジスタＤ５のゲートにも入出力線Ｖ０の電圧が印加され、Ｖ０の電位が０．９Ｖ以上に上昇すれば、ロードトランジスタＤ５がＯＮ（導通）状態になる。そのロードトランジスタＤ５に電流を流さないために、ロードトランジスタＤ５のソース端子に接続する電源線ノードＶＤＤＮと電源線ＶＤＤを接続する第３のトランジスタＴ３をオープン（バイアスが印加されていない）にする。それにより、電源線ＶＤＤの電位と電源線ノードＶＤＤＮを切り離して、ロードトランジスタＤ５に電源電圧を加えないようにする。その結果、電源線ノードＶＤＤＮに接続しているダミーセル（２）の電源共有インバータ回路（左側）の電源端子、メモリセル（５）の電源端子、ダミーセル（８）の電源共有インバータ回路（右側）の電源端子の電位が、電源線ＶＤＤの電位から切り離されてオープン状態になる。

閾値電圧Ｖｔｈの測定のために、ドライバトランジスタＥ５のソース端子を接地する必要があるため、セル接地端子ＶＳＳＣＰから、ダミーセル（１）の右側、（２）の電源共有インバータ回路（左側）、（４）の右側、測定用メモリセル（５）、ダミーセル（６）の左側、（８）の電源共有インバータ回路（右側）、（９）の左側の接地端子が共通に接続するセル接地線ＶＳＳＣ（メモリ部の接地電位）に、０Ｖの接地電位を印加して接地す
る。

また、ドライバトランジスタＥ５の閾値電圧Ｖｔｈの測定のために、アクセストランジスタＦ５と、ドライバトランジスタＥ５のドレインとを切断する必要があることと、周りの影響を断つため、ワード線ＷＬ用の主ワード端子ＷＬＰに、ＴＥＧ接地線ＶＳＳ１の電位を印加し、測定用メモリセル（５）とダミーセル（４）、（６）のワード線の電位も、ダミーセル（１）、（２）、（３）、（７）、（８）、（９）のワード線の電位と同じく、ＴＥＧ接地線ＶＳＳ１の接地電位にすることにより、複合セルＭＣの全てのアクセストランジスタをＯＦＦ（切断）状態にする。

本実施形態は、全てのワード線の電位をＴＥＧ接地線ＶＳＳ１の電位でバイアスしたので、ＴＥＧ接地線ＶＳＳ１がメモリ部外の論理回路にバイアスされる接地電位であるため、この測定条件によってＴＥＧのワード線の電位電位が変化せず、回路を安定して動作させることができる効果がある。

図９で示したようなバイアス状態で、ラッチノードＬＮ１に加える第１の入出力線Ｖ０の電位を０から１．５Ｖまで変化させていった場合、ＰチャンネルのロードトランジスタＢ５が次のように変化する。すなわち、ラッチノードＬＮ２に加える第２の入出力線Ｖ１の電位が０．１Ｖの微小電圧であるから、ＰチャンネルのロードトランジスタＢ５のゲート電圧に微小電圧が印加されて、ロードトランジスタＢ５がＯＮ状態となっているので、ロードトランジスタＢ５のソース端子の電圧が、第１の入出力線Ｖ０の電位と同じ電位で、０から１．５Ｖの値で変化する。このソース端子の接続する電源線ノードＶＤＤＮは、このとき、電源電圧ＶＤＤから切り離されてオープン状態であるので、ダミーセル（２）の電源共有インバータ回路のロードトランジスタＢ２のソース端子の接続する電源線ノードＶＤＤＮの電位も第１の入出力線Ｖ０の電位と同じ電位で変化する。

本実施形態は、ダミーセル（２）において、ワード入力用に相当するアクセストランジスタＦ２のゲートとフリップフロップ回路のラッチノードＬＮ２２とをＴＥＧ接地線ＶＳＳ１に接続しているため、そのラッチノードＬＮ２２にゲート端子が接続している電源共有インバータ回路のドライバトランジスタＣ２はＯＦＦ状態となり、ドライバトランジスタＣ２にリーク電流が流れないので、ロードトランジスタＢ２がオンになっても、電源線ノードＶＤＤＮからダミーセル（２）のロードトランジスタＢ２とドライバトランジスタＣ２から成る電源共有インバータ回路（左側）を経由してセル接地線ＶＳＳＣにリーク電流が流れることが無く、ＴＥＧの回路の動作が安定する効果がある。

また、本実施形態では、ダミーセル（８）のＰチャンネルのロードトランジスタＤ８のソース端子も同じ電源線ノードＶＤＤＮに接続したので、同じように変化する。ダミーセル（８）において、ワード入力用に相当するアクセストランジスタＡ８のゲートとフリップフロップ回路のラッチノードＬＮ１８とをＴＥＧ接地線ＶＳＳ１に接続することにより、そのラッチノードＬＮ１８にゲート端子が接続している電源共有インバータ回路のドライバトランジスタＥ８はＯＦＦ状態となり、ドライバトランジスタＥ８にリーク電流が流れない。そのため、ロードトランジスタＤ８がオンになっても、電源線ノードＶＤＤＮからダミーセル（８）のロードトランジスタＤ８とドライバトランジスタＥ８から成る電源共有インバータ回路（右側）を経由してセル接地線ＶＳＳＣにリーク電流が流れることが無く、ＴＥＧの回路の動作が安定する効果がある。

すなわち、測定用メモリセル（５）の上下のダミーセル（２）と（８）は、２つのインバータの入力と出力をタスキ掛けに接続し、２つの出力にアクセストランジスタをそれぞれ接続したフリップフロップ回路で構成されている。このフリップフロップ回路を構成する２つのインバータのうち、電源共有インバータ回路の入力端子のラッチノードを、アク
セストランジスタのゲート端子と共にＴＥＧ接地線ＶＳＳ１に接続している。その結果、ＴＥＧ接地線ＶＳＳ１に接続されたそのラッチノードにゲート端子が接続した電源共有インバータ回路のドライバトランジスタにリーク電流が流れず安定する効果がある。

以上で説明したように、本実施形態は、ダミーセル（２）の電源共有インバータ回路とダミーセル（８）の電源共有インバータ回路にリーク電流が流れないので、測定用メモリセル（５）のドライバトランジスタＥ５のドレイン電流を、第２の入出力線Ｖ１から流入する電流で測定する方法の他に、セル接地線ＶＳＳＣの接続するセル接地端子ＶＳＳＣＰの電流を測定することでも測定できる効果がある。また、同様にして、測定用メモリセル（５）のドライバトランジスタＣ５のドレイン電流を、第１の入出力線Ｖ０から流入する電流で測定する方法の他に、セル接地端子ＶＳＳＣＰの電流を測定することでも測定できる効果がある。これにより、本実施形態では、ドライバトランジスタＣ５のドレイン電流も、ドライバトランジスタＥ５のドレイン電流も、セル接地線ＶＳＳＣに接続するセル接地端子ＶＳＳＣＰに接続した電流計で共通に測定することができ、測定に制約が少なく便利である効果がある。

（ロードトランジスタの静特性を測定する場合）
本実施形態で、ロードトランジスタＢ５あるいはＤ５の静電特性を測定する場合も、図８のように、ダミーセル（２）のラッチノードＬＮ２２とダミーセル（８）のラッチノードＬＮ１８をＴＥＧ接地線ＶＳＳ１に接続しているため、ダミーセル（２）の電源共有インバータ回路のドライバトランジスタＣ２及びダミーセル（８）の電源共有インバータ回路のドライバトランジスタＥ８は常にＯＦＦである。そのため、ロードトランジスタＢ５又はＤ５の電気特性を測定する場合も、ドライバトランジスタＣ５又はＥ５の電気特性を測定する場合と同様に、電源共有インバータ回路にリーク電流が流れず、ロードトランジスタＢ５あるいはＤ５の静特性を正確に測定することができる効果がある。

以上のように、本実施形態では、第１の実施形態に比べて、ロードトランジスタＢ５あるいはＤ５の静特性を正確に測定することができる効果があり、また、ドライバトランジスタＣ５及びＥ５のドレイン電流の測定の制約を少なくして測定できるＳＲＡＭ用のＴＥＧが得られる効果がある。

なお、本発明の構成は、以上の本実施形態で説明した構成に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、複合セルＭＣのダミーセルの個数は上述した例に限定されず、更に多くのダミーセルで測定用メモリセル（５）を囲んだ構成にしても良い。また、行と列の関係を入れ替えても良い。また、上記実施形態では、第１の入出力線Ｖ０、第２の入出力線Ｖ１及び電源線ＶＤＤの３本を列方向に設け、第１ビット線ＢＬＴ、第２ビット線ＢＬＣ及びワード線ＷＬの３本を行方向に設けた場合を例示したが、これら各線は、列方向と行方向のどちらに設けるか決まっているわけではなく、例えば、全て（６本）を列方向または行方向の一方に設けても良いし、６本を４本と２本に分け、列方向２本、行方向４本としても良い。また、第１の入出力線Ｖ０、第２の入出力線Ｖ１及びセル接地線ＶＳＳＣの抵抗値が低くなるように配線し、残りを測定用メモリセル（５）の縦横比に応じて、配線する構成でもよい。

１０・・・選択回路
２０・・・セルテスト回路
Ａ１〜Ａ９、Ｆ１〜Ｆ９・・・アクセストランジスタ
Ｂ１〜Ｂ９、Ｄ１〜Ｄ９・・・ロードトランジスタ
Ｃ１〜Ｃ９、Ｅ１〜Ｅ９・・・ドライバトランジスタ
ＡＸ０Ｐ〜ＡＸ８Ｐ・・・Ｘアドレス入力端子、
ＡＹ０Ｐ〜ＡＹ８Ｐ・・・Ｙアドレス入力端子
ＢＴ・・・第１ビットノード
ＢＣ・・・第２ビットノード
ＢＬＴ・・・第１ビット線（第１ビット主電源線）、
ＢＬＴ１，ＢＬＴ２，ＢＬＴｊ，ＢＬＴｎ・・・第１ビット副電源線
ＢＬＴＰ・・・第１ビット主電源端子、
ＢＬＣ・・・第２ビット線（第２ビット主電源線）、
ＢＬＣ１，ＢＬＣ２，ＢＬＣｊ，ＢＬＣｎ・・・第２ビット副電源線
ＢＬＣＰ・・・第２ビット主電源端子、
Ｃ１１，Ｃ１２，Ｃ２１，Ｃｎ１，Ｃ１ｍ，Ｃｎｍ・・・評価セル、
ＣＬＫ・・・クロック信号、
ＣＬＫＰ・・・クロック信号入力端子、
ＬＮ１・・・第１のラッチノード
ＬＮ２・・・第２のラッチノード
ＬＮ１８・・・ダミーセル（８）の第１のラッチノード
ＬＮ２２・・・ダミーセル（２）の第２のラッチノード
ＭＣ・・・複合セル
ＭＤＸ・・・Ｘセレクト用デコーダ、
ＭＤＹ・・・Ｙセレクト用デコーダ、
ＰＳＷ１，ＰＳＷ２，ＰＳＷｉ，ＰＳＷｍ・・・列電源線切替回路
ＳＥＬＣＯＮＴ・・・セレクタ制御信号、
ＳＥＬＣＯＮＴＰ・・・セレクタ制御信号入力端子、
ＳＳＷ１，ＳＳＷ２，ＳＳＷｊ，ＳＳＷｎ・・・行電源線切替回路
ＴＥＳＴ０Ｐ，ＴＥＳＴ１Ｐ・・・テスト信号入力端子、
Ｔ１・・・第１のトランジスタ
Ｔ２・・・第２のトランジスタ
Ｔ３・・・第３のトランジスタ、
Ｔ４・・・第４のトランジスタ
Ｔ５・・・第５のトランジスタ
Ｔ６・・・第６のトランジスタ、
Ｖ０・・・第１の入出力線（第１の主入出力線）
Ｖ０１，Ｖ０２，Ｖ０ｉ，Ｖ０ｍ・・・第１の副入出力線
Ｖ０Ｐ・・・第１の主入出力端子、
Ｖ１・・・第２の入出力線（第２の主入出力線）、
Ｖ１１，Ｖ１２，Ｖ１ｉ，Ｖ１ｍ・・・第２の副入出力線
Ｖ１Ｐ・・・第２の主入出力端子、
ＶＤＤ・・・電源線（主電源線）、
ＶＤＤＮ・・・電源線ノード
ＶＤＤＰ・・・主電源端子、
ＶＤＤ１，ＶＤＤ２，ＶＤＤｉ，ＶＤＤｍ・・・電源線（副電源線）、
ＶＤＤＣ・・・セル電源線、
ＶＤＤＣＰ・・・セル電源端子、
ＶＤＤＰＥＲＩＰ・・・周辺電源端子、
ＶＳＳ１・・・ＴＥＧ接地線、
ＶＳＳＰ・・・ＴＥＧ接地端子、
ＶＳＳＣ・・・セル接地線、
ＶＳＳＣＮ・・・セル接地ノード
ＶＳＳＣ・・・セル接地端子、
ＷＬ・・・ワード線（主ワード線）、
ＷＬ１，ＷＬ２，ＷＬｊ，ＷＬｎ・・・副ワード線
ＷＬＰ・・・主ワード端子、
Ｘ１，Ｘ２，Ｘｍ・・・列選択線、
ＸＳ１〜ＸＳｍ・・・Ｘセレクト信号
Ｙ１，Ｙ２，Ｙｎ・・・行選択線、
ＹＳ１〜ＹＳｎ・・・Ｙセレクト信号

Claims (4)

1. ＳＲＡＭのメモリセルの特性を評価するための半導体装置であって、
   マトリックス状に配列された複数の評価セルを有し、
   前記評価セルを選択する選択信号を供給する行選択線と列選択線を有し、
   前記評価セルが、測定用メモリセルと該測定用メモリセルの周囲に配列したダミーのメモリセルとから成る複合セルと、前記選択信号によって選択されて該評価セルを動作させる選択回路と、該選択回路の出力により電気特性測定用の外部接続端子に接続する配線を前記測定用メモリセルへ接続または非接続とするトランジスタを備えたことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、前記測定用メモリセルと前記ダミーのメモリセルとが、２つのインバータ回路の入力と出力をタスキ掛けに交差接続して構成したフリップフロップ回路と、該フリップフロップ回路の２つの入力に接続する２つのアクセストランジスタとから構成され、
   前記外部接続端子に接続する配線として、電気特性測定用の入出力線と、電源線と、接地線と、ワード線と、ビット線とを有し、
   前記測定用メモリセルの２つのアクセストランジスタのゲート端子が前記ワード線に接続されて前記フリップフロップ回路の２つの入力を前記ビット線に接続または非接続とし、前記測定用メモリセルの２つのインバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続され、
   前記測定用メモリセルの行方向で隣接する第１のダミーのメモリセルが前記ワード線を共有し、
   前記測定用メモリセルの列方向で隣接する第２のダミーのメモリセルの２つのアクセストランジスタのゲート端子が前記接地線に接続され、該第２のダミーのメモリセルの前記２つのインバータ回路のうちの１つである電源共有インバータ回路の電源端子が前記電源線に接続され接地端子が前記接地線に接続されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、前記第２のダミーのメモリセルにおいて前記電源共有インバータ回路の入力端子が前記接地線に接続されていることを特徴とする半導体装置。
4. ＳＲＡＭのメモリセルの特性を評価するための半導体装置の評価方法であって、
   請求項１乃至３の何れか一項に記載の半導体装置を使用し、評価対象となる評価セルを選択するための前記選択信号を供給する第１の工程と、
   前記選択信号によって選択された前記評価セルの前記測定用メモリセルへ前記外部接続端子に接続する配線を接続する第２の工程と、
   前記外部接続端子に可変のゲート電圧を供給して前記測定用メモリセルの電気特性を測定する工程とを有することを特徴とする半導体装置の評価方法。

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