CN115035930B - 一种基于自适应衬底偏置的存内计算单元 - Google Patents

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Abstract

本发明涉及一种基于自适应衬底偏置的存内计算单元。该发明包括6T‑SRAM结构和自适应衬底偏置电路；6T‑SRAM结构的第一输出端与位线BLB连接，6T‑SRAM结构的第二输出端与位线BL连接；6T‑SRAM结构的输入端与字线WL连接；自适应衬底偏置电路与所述6T‑SRAM结构连接；自适应衬底偏置电路用于调节所述6T‑SRAM结构中晶体管的衬底偏置电压Vb。本发明能够使晶体管充放电能力相匹配，进而能够保证存算单元准确性。

Description

一种基于自适应衬底偏置的存内计算单元
技术领域
本发明涉及存内计算领域，特别是涉及一种基于自适应衬底偏置的存内计算单元。
背景技术
深度神经网络(DNN)规模的空前增长导致了现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中执行模拟DNN计算的存储器中计算(CIM)设计，已开发了内存计算（CIM）和内存处理（PIM）方法，通过在内存中实现并行数据处理来降低DNN处理器的能耗，CIM允许通过激活多行在每列中执行MAC操作，而不是像在传统内存中那样逐行访问原始数据。这大大减少了生成的中间数据量，并促进了高度并行计算。
在模拟域通过晶体管的充放电代表输入与权重的乘累加计算是完成存内计算的一种方式。但是由于晶体管NMOS和PMOS自身特性的差异，在进行乘累加计算时，充电能力和放电能力并不完全匹配，这就导致理论上本应该有相等充放电效果的计算发生了电流失配，进一步形成了计算精度不准的结果。
因此，亟需提供一种能够解决充放电能力失配的问题，并保证存算单元准确性的存内计算单元。
发明内容
本发明的目的是提供一种基于自适应衬底偏置的存内计算单元，能够使晶体管充放电能力相匹配，进而能够保证存算单元准确性。
为实现上述目的，本发明提供了如下方案：
一种基于自适应衬底偏置的存内计算单元，包括：6T-SRAM结构和自适应衬底偏置电路；
所述6T-SRAM结构的第一输出端与位线BLB连接，所述6T-SRAM结构的第二输出端与位线BL连接；所述6T-SRAM结构的输入端与字线WL连接；所述自适应衬底偏置电路与所述6T-SRAM结构连接；所述自适应衬底偏置电路用于调节所述6T-SRAM结构中晶体管的衬底偏置电压Vb。
可选地，所述6T-SRAM结构包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的栅极、所述管M3的栅极、所述管M2的漏极、所述管M4的漏极以及所述管M5的源极均与权重存储点QB连接，所述管M1的漏极、所述管M3的漏极、所述管M2的栅极、所述管M4的栅极以及所述管M6的源极均与权重存储点Q连接，所述管M3的源极和所述管M4的源极接地VSS，所述管M5的漏极与位线BLB连接，所述管M5的体端和所述管M6的体端均与所述自适应衬底偏置电路连接，所述管M5的栅极和所述管M6的栅极均与字线WL连接，所述管M6的漏极与位线BL连接，所述管M1的源极和所述管M2的源极均接VDD。
可选地，所述管M1和所述管M2为PMOS管。
可选地，所述管M3、所述管M4、所述管M5和所述管M6为NMOS管。
可选地，所述自适应衬底偏置电路包括：管M7、管M8、管M9以及管M10；
所述管M9的漏极和所述管M10的漏极均与所述管M5的体端连接，所述管M7的漏极和所述管M8的漏极均与所述管M6的体端连接，所述管M10的栅极由权重存储点Q控制，所述管M10的源极接地VSS，所述管M9的栅极接权重存储点Q，所述管M9的源极和所述管M7的源极接衬底偏置电压Vb，所述管M7的栅极接权重存储点QB，所述管M8的栅极由权重存储点QB控制，所述管M8的源极接地VSS。
可选地，所述管M7和所述管M9为PMOS管；
可选地，所述管M8和所述管M10为NMOS管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种基于自适应衬底偏置的存内计算单元，6T-SRAM结构中晶体管向权重存储点Q和权重存储点QB进行充电和放电；自适应衬底偏置电路用于调节所述6T-SRAM结构中晶体管的衬底偏置电压Vb，通过自适应调节所述6T-SRAM结构中晶体管的衬底偏置电压，加强了晶体管的放电能力，使得晶体管充放电能力相匹配，解决了充放电能力失配的问题，保证了存算单元的准确性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种基于自适应衬底偏置的存内计算单元结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于自适应衬底偏置的存内计算单元，能够使晶体管充放电能力相匹配，进而能够保证存算单元准确性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种基于自适应衬底偏置的存内计算单元结构示意图，如图1所示，本发明所提供的一种基于自适应衬底偏置的存内计算单元，包括：6T-SRAM结构和自适应衬底偏置电路。
所述6T-SRAM结构的第一输出端与位线BLB连接，所述6T-SRAM结构的第二输出端与位线BL连接；所述6T-SRAM结构的输入端与字线WL连接；所述自适应衬底偏置电路与所述6T-SRAM结构连接；所述自适应衬底偏置电路用于调节所述6T-SRAM结构中晶体管的衬底偏置电压Vb。
所述6T-SRAM结构的电流域存内计算实现主要是通过位线BL和位线BLB对6T-SRAM结构中的晶体管向权重存储点Q和权重存储点QB进行充电和放电。
所述6T-SRAM结构包括：管M1、管M2、管M3、管M4、管M5以及管M6；所述管M1和所述管M2为PMOS管。所述管M3、所述管M4、所述管M5和所述管M6为NMOS管。
所述管M1的栅极、所述管M3的栅极、所述管M2的漏极、所述管M4的漏极以及所述管M5的源极均与权重存储点QB连接，所述管M1的漏极、所述管M3的漏极、所述管M2的栅极、所述管M4的栅极以及所述管M6的源极均与权重存储点Q连接，所述管M3的源极和所述管M4的源极接地VSS，所述管M5的漏极与位线BLB连接，所述管M5的体端和所述管M6的体端均与所述自适应衬底偏置电路连接，所述管M5的栅极和所述管M6的栅极均与字线WL连接，所述管M6的漏极与位线BL连接，所述管M1的源极和所述管M2的源极均接VDD。
所述管M5的漏极为所述6T-SRAM结构的第一输出端；所述管M6的漏极为所述6T-SRAM结构的第二输出端。
所述自适应衬底偏置电路包括：管M7、管M8、管M9以及管M10；
所述管M9的漏极和所述管M10的漏极均与所述管M5的体端连接，所述管M7的漏极和所述管M8的漏极均与所述管M6的体端连接，所述管M10的栅极由权重存储点Q控制，所述管M10的源极接地VSS，所述管M9的栅极接权重存储点Q，所述管M9的源极和所述管M7的源极接衬底偏置电压Vb，所述管M7的栅极接权重存储点QB，所述管M8的栅极由权重存储点QB控制，所述管M8的源极接地VSS。
所述管M7和所述管M9为PMOS管；所述管M8和所述管M10为NMOS管。
当Q=1，QB=0时，存算单元通过管M6向位线BL放电，位线BLB通过管M5向QB充电，此时管M7、管M10开启，管M6的衬底通过管M7接正的衬底偏置电压Vb，管M5的衬底通过管M10接地VSS。根据NMOS管衬底偏置电压与阈值电压关系公式，将管M6的衬底接一个正偏电压后，管M6的源极和体端电压差VS-VB减小，管M6阈值电压也呈减小趋势，所以在管M6的栅极电压WL恒定的情况下，管M6放电能力增强。阈值电压与衬底偏置关系公式为：
Figure 225652DEST_PATH_IMAGE001
；其中，公式说明如表1所示：
表1
Figure 745495DEST_PATH_IMAGE002
当Q=0，QB=1时，存算单元的QB通过管M5向位线BLB放电，位线BL通过管M6向Q充电，此时管M8、管M9开启，管M6的衬底通过管M8接地VSS，管M5的衬底通过管M9接正的衬底偏置电压Vb，根据NMOS管衬底偏置电压与阈值电压关系公式，将管M5的衬底接一个正偏电压后，管M5的源极和体端电压差VS-VB减小，管M5阈值电压也呈减小趋势，所以在管M5的栅极电压WL恒定的情况下，管M5管放电能力增强。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种基于自适应衬底偏置的存内计算单元，其特征在于，包括：6T-SRAM结构和自适应衬底偏置电路；
所述6T-SRAM结构的第一输出端与位线BLB连接，所述6T-SRAM结构的第二输出端与位线BL连接；所述6T-SRAM结构的输入端与字线WL连接；所述自适应衬底偏置电路与所述6T-SRAM结构连接；所述自适应衬底偏置电路用于调节所述6T-SRAM结构中晶体管的衬底偏置电压Vb；
所述6T-SRAM结构包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的栅极、所述管M3的栅极、所述管M2的漏极、所述管M4的漏极以及所述管M5的源极均与权重存储点QB连接，所述管M1的漏极、所述管M3的漏极、所述管M2的栅极、所述管M4的栅极以及所述管M6的源极均与权重存储点Q连接，所述管M3的源极和所述管M4的源极接地VSS，所述管M5的漏极与位线BLB连接，所述管M5的体端和所述管M6的体端均与所述自适应衬底偏置电路连接，所述管M5的栅极和所述管M6的栅极均与字线WL连接，所述管M6的漏极与位线BL连接，所述管M1的源极和所述管M2的源极均接VDD；
所述自适应衬底偏置电路包括：管M7、管M8、管M9以及管M10；
所述管M9的漏极和所述管M10的漏极均与所述管M5的体端连接，所述管M7的漏极和所述管M8的漏极均与所述管M6的体端连接，所述管M10的栅极由权重存储点Q控制，所述管M10的源极接地VSS，所述管M9的栅极接权重存储点Q，所述管M9的源极和所述管M7的源极接衬底偏置电压Vb，所述管M7的栅极接权重存储点QB，所述管M8的栅极由权重存储点QB控制，所述管M8的源极接地VSS。
2.根据权利要求1所述的一种基于自适应衬底偏置的存内计算单元，其特征在于，所述管M1和所述管M2为PMOS管。
3.根据权利要求1所述的一种基于自适应衬底偏置的存内计算单元，其特征在于，所述管M3、所述管M4、所述管M5和所述管M6为NMOS管。
4.根据权利要求1所述的一种基于自适应衬底偏置的存内计算单元，其特征在于，所述管M7和所述管M9均为PMOS管。
5.根据权利要求1所述的一种基于自适应衬底偏置的存内计算单元，其特征在于，所述管M8和所述管M10均为NMOS管。
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