JP2013054793A - Ｓｒａｍおよびその制御方法 - Google Patents

Abstract

【課題】
断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路を提供すること。
【解決手段】
従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を抵抗負荷型のＭＯＳトランジスタに置き換え、かつ読み込み・書き込み選択線の切り替えにＣＭＯＳトランスミッションゲートを配置することで、書き込み時における消費電力の増加を解決できる。
【選択図】 図４

Description

本発明は、断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路に関する。

ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータのキャッシュメモリや、ビデオカードにおけるデジタル‐アナログ変換器のランダムアクセスメモリなどとして使用されており、集積回路内において大部分を占める回路である。このことから小面積化と低消費電力化が求められている。

図1に、一般的に使用されている６トランジスタ（６Ｔ）ＳＲＡＭセルを示す。Ｐチャネルトランジスタ１０２およびＮチャネルトランジスタ１０４を備える第1インバータ１００と、Pチャネルトランジスタ２０２およびNチャネルトランジスタ２０４を備える第2インバータ２００とを、既知のたすきがけ結合で相互接続しラッチを形成する。第1Ｎチャネル選択トランジスタ１０６はこのラッチを第１ビット線ＢＬに接続し、第２Nチャネル選択トランジスタ１０８はこのラッチを第２ビット線ＢＬＢに接続する。Ｎチャネル選択トランジスタ１０６、１０８のゲートをワード線ＷＬに接続する。この回路は、データ読み出し動作の際に、両方のビット線ＢＬ、ＢＬＢの電位をＶＤＤとし、選択トランジスタ１０６および１０８をオンした後、たとえば一方のビット線ＢＬＢの電位が降下するが、これを図示しないセンスアンプによりセンスし電圧上昇を行うというものである。

この図1に示した技術では、あるビット線ＢＬＢの電位が十分に降下しＧＮＤとなった場合、トランジスタ１０８の両端の電位は、直流電位ＶＤＤとグランド電位ＧＮＤである。この場合、微細化を進めると大きな電流密度となり、エレクトロマイグレーションによる配線断線といった問題が生じてしまう。あわせて、電流密度増大による消費電力増加といった問題点もある。

この問題を解決するために、２ポートＳＲＡＭの書き込みポートを1ポートにして共有化することでトランジスタ数を低減し、加えて、断熱充電の方法を用いて緩やかに充電する回路構成を実現し、最大電流の低減を行った断熱的ＳＲＡＭがある(特許文献1)。図２は特許文献１の実施形態である断熱的ＳＲＡＭである。この回路は、書き込み時にＰＭＯＳスイッチＭＰ１を信号Ｓ２の制御によりＯＦＦし、ＮＭＯＳスイッチＭＰ１を信号Ｓ１の制御によりＯＮすることによりＶＤＤからＧＮＤにした後、ＭＮ１をＯＦＦとし、メモリセル電源線（Ｍｅｍｏｒｙ Ｃｅｌｌ Ｐｏｗｅｒ Ｌｉｎｅ：ＭＣＰＬ）を、ハイインピーダンスとすることを特徴とする。

これにより、メモリセル電源線に設けられたスイッチ素子ＭＰ１がオンした状態でフリップフロップ回路の各ＰＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、スイッチ素子ＭＮ１をオフとし、スイッチ素子ＭＮ１がオフとなった後、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させている。図２では、ＢＬＢをＧＮＤとしたまま、ＢＬに断熱信号を入力することにより、書き込みを行うことができる。断熱信号のため、最大電流値の低減が実現できる。そのときの書き込みタイミングと消費エネルギーの様子を図３に示す。

特開２００９−１８１６０５号公報（第７頁、図４）

特許文献１の断熱的ＳＲＡＭは最大電流を低減し、エレクトロマイグレーションを解決しているが、断熱的充電を行っているにも関わらず、消費電力は従来の２ポートＳＲＡＭよりも書き込み時に増加しているという問題点がある。

そこで、本発明は特許文献１の回路構造を改良して、従来の断熱的ＳＲＡＭ回路（図２）や２ポートＳＲＡＭ回路（図１）よりも消費電力を低減することにある。

図４は、本発明の実施の第一態様である。この回路は、従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を、抵抗負荷型のセルに置き換えることにより低消費電力化を達成できる。抵抗負荷素子にあたるＭＮ２およびＭＮ３は、リーク電流を利用したＭＯＳトランジスタを用いることにより実現される。抵抗負荷素子は、ポリシリコン層の一部を高負荷抵抗として用いた場合でも実現できるが、ＳＲＡＭの小回路面積化を実現する上では、リーク電流を用いたＭＯＳトランジスタを使用する方が好ましい。また、抵抗負荷素子は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれの場合で構成してもよい。

ＷＬ線とＢＬ線の選択には、ＭＯＳトランジスタのしきい値電圧による電圧降下を低減するためにＣＭＯＳトランスミッションゲート(ＮＭＯＳトランジスタＭＮ６およびＭＮ７、ＰＭＯＳトランジスタＭＰ２およびＭＰ３)を配置する。ＢＬに接続されるセンスアンプの能力に応じて、トランスミッションゲートはＮＭＯＳスイッチのみに置換し、構成しても良い。

回路の動作は以下のようになる。電源線制御は低抵抗ＰＭＯＳのＭＰ１と高抵抗ＮＭＯＳのＭＮ１のそれぞれのゲート電圧Ｓ１とＳ２で行う。まず，Ｓ１をＨＩＧＨにし、ＭＰ１をオフにする。次にＳ２をＨＩＧＨ状態にし、ＭＮ１をオンにすることでＭＣＰＬの電位をグランドレベルへ下げる。その後、Ｓ２をＬＯＷ状態にし、ＭＮ１をオフにすることでＭＣＰＬを高インピーダンス状態にする。この時に、書き込みを行い、Ｓ１をＬＯＷにしてＭＰ１をオンにすることで書き込み時に流れる貫通電流を減らして動作させることができる。

本発明と従来の回路の消費電力を比較するため、０．１８マイクロメートルＣＭＯＳプロセスにより製造した場合、特許文献１の断熱的ＳＲＡＭ論理回路と比較した場合消費エネルギーを５２％、２ポートＳＲＡＭ回路よりも４０%の電力を削減できることが確認された。これは、リーク電流を利用したＭＯＳトランジスタが非常に高い抵抗値を持つことで、消費電力を削減できた効果と断熱的充電によるものである。

図５は、本発明の実施の第二態様である。この回路は、第一様態と同様に従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を、抵抗負荷型のセルに置き換えることにより低消費電力化を達成できる。抵抗負荷素子にあたるＭＮ２およびＭＮ３は、リーク電流を利用したＭＯＳトランジスタを用いることにより実現される。抵抗負荷素子は、ポリシリコン層の一部を高負荷抵抗として用いた場合でも実現できるが、ＳＲＡＭの小回路面積化を実現する上では、リーク電流を用いたＭＯＳトランジスタを使用する方が好ましい。また、抵抗負荷素子は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれの場合で構成してもよい。

ＷＬ線とＢＬ線の選択には、ＭＯＳトランジスタのしきい値電圧による電圧降下を低減するためにＣＭＯＳトランスミッションゲート（ＮＭＯＳトランジスタＭＮ６およびＭＮ７、ＰＭＯＳトランジスタＭＰ２およびＭＰ３）を配置する。ＢＬに接続されるセンスアンプの能力に応じて、トランスミッションゲートはＮＭＯＳスイッチのみに置換し、構成しても良い。

また、ＭＣＰＬでの電位を制御するスイッチの代わりに、グランド制御用のトランジスタＭＮＧを配置し、ＭＣＰＬ制御スイッチＭＰ１およびＭＮ１は取り除くことで、ＳＲＡＭ内のトランジスタを削減することができる。

本発明は、従来の断熱的ＳＲＡＭ回路よりも、書き込み時において消費電力を削減できる。

本発明は、図４に示される回路により断熱的充放電を達成し、低消費電力化を達成できる。

本発明はＳＲＡＭそのものであって、他の用途はないと考える。

従来の２ポートＳＲＡＭである。 従来の電源線を制御する断熱的ＳＲＡＭである。 従来の電源線を制御する断熱的ＳＲＡＭのタイミングチャートおよび消費エネルギーの図である。 本発明にかかる断熱的ＳＲＡＭの第一様態である。 本発明にかかる断熱的ＳＲＡＭの第二様態である。

Claims (3)

1. 直列に接続された抵抗負荷を構成するＮＭＯＳトランジスタおよびスイッチを構成するＮＭＯＳトランジスタからなるインバータを相補的に接続したフリップフロップ回路をメモリセルとするメモリ回路において、
   書き込み時に、前記メモリセルのＭＣＰＬの電位をＧＮＤ電位と電源電位の間の所定の電位に設定する構成である
   ことを特徴とするメモリ回路。
2. 請求項1に記載のメモリ回路において、
   書き込み時の消費エネルギーを削減する
   こと特徴とするメモリ回路。
3. 請求項１に記載のメモリ回路において、
   書き込み線と読み込み線の切り替えにトランスミッションゲートを有し、スイッチを通過することによる信号の電圧降下を抑制する
   ことを特徴とするメモリ回路。