JP2004152975A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】設計に時間を掛けることなく基板バイアスを固定する。
【解決手段】基板バイアス回路用のスレーブスイッチ回路セルＳＷのゲート電極に接続される配線Ｍ２ｂ，Ｍ２ｆをそれぞれ電源電位Ｖｄｄ用の配線Ｍ１ｂ、基準電位Ｖｓｓ用の配線Ｍ１ａに電気的に接続する。これにより、スレーブスイッチ回路セルＳＷのスイッチ動作を無効にする。また、各回路セルＢＣのｎウエルＮＷに接続された配線Ｍ１ｅ，Ｍ２ｅを電源電位Ｖｄｄ用の配線Ｍ１ｂと電気的に接続し、各回路セルＢＣのｐウエルＰＷに接続された配線Ｍ１ｆ，Ｍ２ａを基準電位Ｖｓｓ用の配線Ｍ１ａと電気的に接続する。これにより、ｎウエルＮＷを電源電位Ｖｄｄに固定し、ｐウエルＰＷを基準電位Ｖｓｓに固定する。
【選択図】 図３
【解決手段】基板バイアス回路用のスレーブスイッチ回路セルＳＷのゲート電極に接続される配線Ｍ２ｂ，Ｍ２ｆをそれぞれ電源電位Ｖｄｄ用の配線Ｍ１ｂ、基準電位Ｖｓｓ用の配線Ｍ１ａに電気的に接続する。これにより、スレーブスイッチ回路セルＳＷのスイッチ動作を無効にする。また、各回路セルＢＣのｎウエルＮＷに接続された配線Ｍ１ｅ，Ｍ２ｅを電源電位Ｖｄｄ用の配線Ｍ１ｂと電気的に接続し、各回路セルＢＣのｐウエルＰＷに接続された配線Ｍ１ｆ，Ｍ２ａを基準電位Ｖｓｓ用の配線Ｍ１ａと電気的に接続する。これにより、ｎウエルＮＷを電源電位Ｖｄｄに固定し、ｐウエルＰＷを基準電位Ｖｓｓに固定する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体装置の設計方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した半導体装置の設計技術は、設計データ中に基板バイアス回路を有する半導体装置の設計技術に関するものである。半導体装置の回路セルの中には、例えば動作速度の向上を図るべく、しきい値電圧を低くしている回路セルが存在するが、しきい値電圧を低くする分、リーク電流の問題が生じ消費電力の増大や試験時の熱暴走に繋がる場合がある。上記基板バイアス回路は、上記回路セルでのリーク電流を抑えたい時には、その回路セルが配置されたウエルに対して所定の電圧を印加することで上記回路セルのしきい値電圧を高くしてリーク電流を抑える一方、その回路セルが高速動作する時には、上記ウエルへの電圧供給を止めて再びしきい値電圧を下げることで高速動作を実現するような回路である。ＣＭＯＳ回路を有する半導体装置の基板バイアス回路の具体例を紹介すると、ＣＭＯＳ回路を構成する一方のトランジスタの配置された第１ウエルと高電位側の第１電源とを第１スイッチトランジスタを介して接続する一方、ＣＭＯＳ回路を構成する他方のトランジスタの配置された第２ウエルと基準電位側の第２電源とを第２スイッチトランジスタを介して接続したものがある。この構成で、半導体装置の試験時には第１、第２スイッチトランジスタをオフし、第１、第２ウエルには外部から試験に適した電位を供給してリーク電流に起因する熱暴走を抑制する一方、半導体装置の通常動作時には、第１、第２トランジスタをオンし、第１、第２ウエルと第１、第２電源とを接続して動作速度の変動やラッチアップ等を防止している（例えば特許文献１参照）。
【０００３】
【特許文献１】
特願平９−５２１１４６号（優先権主張番号 特願平７−３１５４５９号、国際公開番号：ＰＣＴ／ＷＯ９７／２１２４７号の第１５頁−第２０頁、図１−図５）
【０００４】
【発明が解決しようとする課題】
ところが、上記半導体装置の設計技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、基板バイアス回路を設計データ中に有する半導体装置を踏襲して、基板バイアス回路が部分的または全体的に不要な他の半導体装置を設計する場合には、基板バイアスを固定するために、半導体チップの広範囲の領域や基板バイアス回路を使用しない回路セル内において配線レイアウトの設計し直しが必要になるので、半導体装置の設計時間が長くなる。また、大幅な回路修正を行うので、設計後に半導体装置の各回路を評価し直さなければならず、評価時間も長くなる。これらの結果、半導体装置のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が長くなる。
【０００６】
本発明の目的は、時間を掛けることなく基板バイアスを固定することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、基板バイアス回路を有する半導体装置の設計データを踏襲して、基板バイアス回路が部分的または全体的に不要な他の半導体装置を設計する際に、前記基板バイアス回路が不要な回路領域に基板バイアスを印加するしないを切り換えるスイッチが無効にされ、かつ、基板バイアス回路が不要な回路領域に電源電圧が印加されるように、配線の一部を変更するものである。
【００１０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタであるＭＩＳ・ＦＥＴ（ＭＯＳ・ＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒを下位概念として含む）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１１】
（実施の形態１）
図１は、本発明者が検討した半導体装置の要部平面図を模式的に示している。ここでは、基板バイアス回路を必要とする場合が例示されている。
【００１２】
半導体基板（以下、基板という）１Ｓの主面には、複数の回路セルＢＣと、配線Ｍ１ａ〜Ｍ１ｉ，Ｍ２ａ〜Ｍ２ｆと、スレーブスイッチ回路セル（以下、スイッチ回路セルという）ＳＷとが配置されている。回路セルＢＣは、半導体装置の内部回路を構成するセルである。ここでは便宜上、図１の左右方向（Ｘ方向；第１方向）に沿って並んで配置されている複数の回路セルＢＣの一群を回路セル列と呼ぶ。基板１Ｓの主面には、この回路セル列が図１の上下方向（Ｙ方向；第２方向）に沿って複数段配置されている。各回路セルＢＣには、例えばインバータ回路ＩＮＶ等のような基本的なゲート回路が回路セルＢＣに形成されている。インバータ回路ＩＮＶは、配線Ｍ１ｂ，Ｍ１ｃとの間に直列に接続されたｐＭＩＳＱｐとｎＭＩＳＱｎとを有している。ｐＭＩＳＱｐはｎウエルＮＷに、ｎＭＩＳＱｎはｐウエルＰＷに、それぞれ配置されている。
【００１３】
上記配線（第１配線）Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉ，Ｍ２ｃ，Ｍ２ｄは、半導体装置の内部回路を駆動するための電源配線である。配線Ｍ１ｂ，Ｍ２ｄは、相対的に高い電源電位Ｖｄｄを供給するための電源配線であり、配線Ｍ１ａ，Ｍ１ｉ，Ｍ２ｃは、相対的に低い電源電位（以下、区別するため基準電位という）Ｖｓｓを供給するための電源配線である。電源電位Ｖｄｄは、例えば１．５Ｖ程度である。また、基準電位Ｖｓｓは、例えば接地電位で０（零）Ｖである。配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉは、第１配線層に形成されている。ここでは、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉにおいてＸ方向の配線チャネルに沿って延在する部分が示されている。電源電位Ｖｄｄ供給用の配線（Ｍ１ｂ）と、基準電位Ｖｓｓ供給用の配線（Ｍ１ａ，Ｍ１ｉ）とは、上記回路セル列を挟むようにその上下に配置されている。上記配線Ｍ２ｃ，Ｍ２ｄは、第２配線層に形成されている。ここでは、配線Ｍ２ｃ，Ｍ２ｄにおいてＹ方向の配線チャネルに沿って延在する部分が示されている。そして、配線Ｍ２ｃ，Ｍ２ｄは、上記配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉに対して交差（直交）した状態で配置されている。
【００１４】
上記配線（第３配線）Ｍ２ａ，Ｍ２ｅは、それぞれ基板バイアス電位Ｖｂｎ，Ｖｂｐを供給するための電源配線である。基板バイアス電位Ｖｂｎは、例えば−１．５Ｖ程度である。基板バイアス電位Ｖｂｐは、例えば３Ｖ程度である。上記配線（第２配線）Ｍ２ｂ，Ｍ２ｆは、それぞれスイッチ回路セルのスイッチのオン、オフを制御するための制御信号Ｖｂｃｎ，Ｖｂｃｐを供給するための信号配線である。制御信号Ｖｂｃｎの電位は、例えば１．５Ｖ程度、制御信号Ｖｂｃｐの電位は、例えば０（零）Ｖ程度である。この配線Ｍ２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆは、第２配線層に形成されている。ここでは、配線２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆにおいてＹ方向の配線チャネルに沿って延在する部分が示されている。配線Ｍ２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆは、配線Ｍ２ｃ，Ｍ２ｄを挟むようにその左右に配置されている。なお、実施の形態（実施の形態３，４を除く）の説明で使用する図中において、電源電位Ｖｄｄ、基準電位Ｖｓｓ、基板バイアス電位Ｖｂｎ，Ｖｂｐ、制御信号Ｖｂｃｎ，Ｖｂｃｐの示されている配線同士は、図中接続されていなくても、半導体チップ内のいずれかの箇所で電気的に接続されている。
【００１５】
上記スイッチ回路セルＳＷは、上記回路セルが配置されたｎウエルＮＷおよびｐウエルＰＷに基板バイアス電圧を印加したり、しなかったりするのを切り換えるスイッチ回路を構成するセルである。このスイッチ回路セルＳＷは、ｐＭＩＳＱｐｓとｎＭＩＳＱｎｓとを有している。ｐＭＩＳＱｐｓは、ソースおよびドレイン用のｐ型の半導体領域２Ｐ１，２Ｐ２と、ゲート電極３Ｇ１とを有しており、ｎウエルＮＷに配置されている。ｐ型の半導体領域２Ｐ１，２Ｐ２は、例えばホウ素（Ｂ）がｎウエルＮＷに導入されてなる。一方の半導体領域２Ｐ１は、コンタクトホールＣＴ１を通じて配線Ｍ１ｃと電気的に接続されている。この配線Ｍ１ｃは、さらにスルーホールＴＨ１を通じて上記配線Ｍ２ｄと電気的に接続されている。他方の半導体領域２Ｐ２は、コンタクトホールＣＴ２を通じて配線（第３配線）Ｍ１ｅと電気的に接続されている。この配線Ｍ１ｅは、スルーホールＴＨ２を通じて上記配線Ｍ２ｅと電気的に接続されている一方で、コンタクトホールＣＴ３を通じて、スイッチ回路セルＳＷおよび各回路セルＢＣの各々に配置されたｎ＋型の半導体領域４Ｎに電気的に接続され、これを通じてｎウエルＮＷと電気的に接続されている。ゲート電極３Ｇ１は、配線Ｍ１ｄと電気的に接続されている。この配線Ｍ１ｄは、スルーホールＴＨ３を通じて上記配線Ｍ２ｆと電気的に接続されている。このようなｐＭＩＳＱｐｓをオフさせると、基板バイアス電位ＶｂｐがｎウエルＮＷに印加されるので、各回路セルＢＣのｐＭＩＳＱｐのしきい値電圧を高くすることができ、ｐＭＩＳＱｐのソースおよびドレイン間のリーク電流を抑えることができる。その結果、消費電力の増大を抑えることができ、また、試験時のリーク電流に起因する熱暴走を抑えることができる。一方、このｐＭＩＳＱｐｓをオンさせると、電源電位ＶｄｄがｎウエルＮＷに印加されるので、各回路セルＢＣのｐＭＩＳＱｐのしきい値電圧を低くすることができ、ｐＭＩＳＱｐの動作速度を向上させることができる。
【００１６】
上記ｎＭＩＳＱｎｓは、ソースおよびドレイン用のｎ型の半導体領域２Ｎ１，２Ｎ２と、ゲート電極３Ｇ２とを有しており、ｐウエルＰＷに配置されている。ｎ型の半導体領域２Ｎ１，２Ｎ２は、例えばリン（Ｐ）またはヒ素（Ａｓ）がｐウエルＰＷに導入されてなる。一方の半導体領域２Ｎ１は、コンタクトホールＣＴ４を通じて配線（第３配線）Ｍ１ｆと電気的に接続されている。この配線Ｍ１ｆは、スルーホールＴＨ４を通じて上記配線Ｍ２ａと電気的に接続されている一方で、コンタクトホールＣＴ５を通じて、スイッチ回路セルＳＷおよび各回路セルＢＣの各々に配置されたｐ＋型の半導体領域４Ｐに電気的に接続され、これを通じてｐウエルＰＷと電気的に接続されている。他方の半導体領域２Ｎ２は、コンタクトホールＣＴ６を通じて配線Ｍ１ｈと電気的に接続されている。この配線Ｍ１ｈは、さらにスルーホールＴＨ５を通じて上記配線Ｍ２ｃと電気的に接続されている。ゲート電極３Ｇ２は、配線Ｍ１ｇと電気的に接続されている。配線Ｍ１ｇは、スルーホールＴＨ６を通じて上記配線Ｍ２ｂと電気的に接続されている。このｎＭＩＳＱｎｓをオフさせると、基板バイアス電位ＶｂｎがｐウエルＰＷに印加されるので、各回路セルＢＣのｎＭＩＳＱｎのしきい値電圧を高くでき、ｎＭＩＳＱｎのソースおよびドレイン間のリーク電流を抑えることができる。その結果、消費電力の増大を抑えることができ、また、試験時のリーク電流に起因する熱暴走を抑えることができる。一方、このｎＭＩＳＱｎｓをオンさせると、電源電位ＶｓｓがｐウエルＰＷに印加されるので、各回路セルＢＣのｎＭＩＳＱｎのしきい値電圧を低くでき、ｎＭＩＳＱｎの動作速度を向上させることができる。なお、上記配線Ｍ１ｃ〜Ｍ１ｈは、第１配線層に形成された配線であり、Ｘ方向に沿って延在形成されている。
【００１７】
ところで、半導体装置の設計では、所定の半導体装置の設計データの一部または大半を踏襲して次世代の半導体装置を設計する場合が多々ある。ただし、その際に、基板バイアス回路を部分的または全体的に必要としない場合がある。その場合には、１つの方法として、図２に示すように、基板バイアス回路を構成する領域Ａ，Ｂに示す配線Ｍ２ａ，２ｂ，Ｍ２ｅ，Ｍ２ｆおよび領域Ｃのスイッチ回路セルＳＷを取り除き、各回路セルＢＣ毎に領域Ｄの配線を追加する方法がある。しかし、この方法では、最初から全部設計し直すよりは短時間に設計できるものの、領域Ａ，Ｂの削除による配線レイアウトの設計し直しや、領域Ｃを削除するための設計変更が必要な上、７００〜１２００個もの回路セルＢＣに対して配線を追加するので、半導体装置の設計時間が長くなる。また、各回路セルＢＣ毎に配線の追加を行うような大幅な回路修正を行うので、電気的特性も大きく変わることから、設計後に半導体装置の各回路を評価し直さなければならなず、評価時間も長くなる。これらの結果、半導体装置のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が長くなる。
【００１８】
そこで、本実施の形態においては、所定の半導体装置の設計データを踏襲して他の半導体装置の設計データを作成する際に、基板バイアス回路はそのままにして半導体装置の動作時に、スイッチ回路セルＳＷのオン・オフの切り換えの動作が行われないように無効にし（オン状態のままか、あるいはオフ状態のまま）、かつ、回路セルＢＣのｎウエルＮＷＬおよびｐウエルＰＷＬへの供給電圧が固定されるように、配線接続の一部を変更する。図３は、その具体例を示している。図１に対して変更したのは領域Ｅの部分だけである。すなわち、配線Ｍ２ｆと配線Ｍ１ａとをその交点のスルーホールＴＨ７を通じて電気的に接続する。これにより、スイッチ回路セルのｐＭＩＳＱｐのゲート電極３Ｇ１に基準電位Ｖｓｓが印加されるので、ｐＭＩＳＱｐは常にオンとされスイッチ動作が無効化される。また、配線Ｍ２ｂと配線Ｍ１ｇとをその交点のスルーホールＴＨ８を通じて電気的に接続する。これにより、スイッチ回路セルのｎＭＩＳＱｎのゲート電極３Ｇ２に電源電位Ｖｄｄが印加されるので、ｎＭＩＳＱｎは常にオンとされスイッチ動作が無効化される。また、配線２ｅと配線Ｍ１ｂとをその交点のスルーホールＴＨ９を通じて電気的に接続する。これにより、配線Ｍ１ｅに電源電位Ｖｄｄが印加されるので、各回路セルＢＣのｎウエルＮＷが電源電位Ｖｄｄに固定される。また、配線Ｍ２ａと配線Ｍ１ａとをその交点のスルーホールＴＨ１０を通じて電気的に接続する。これにより、配線Ｍ１ｆに基準電位Ｖｓｓが印加されるので、各回路セルＢＣのｐウエルＰＷが基準電位Ｖｓｓに固定される。このように、本実施の形態では、回路や配線のレイアウトを修正することなく、スルーホール（接続孔）ＴＨ７〜ＴＨ１０の配置のみでスイッチ回路セルＳＷのスイッチ動作を無効化し、かつ、複数の回路セルＢＣのｎウエルＮＷおよびｐウエルＰＷの電位を電源電位に固定化することができる。上記図２で説明した設計手法の場合は、設計変更に２週間程度掛かるのに対して、本実施の形態によれば、１つのセルライブラリで設計が可能であり、また、新たなセルライブラリを設計する必要もないので、設計変更に掛かる時間をほとんど無くすことができる。このため、半導体装置の設計のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が可能となる。また、各回路セルＢＣでの配線修正が無いので、各回路セルＢＣの回路の評価をし直す必要もない。これらにより、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００１９】
次に、本実施の形態の半導体装置のさらに具体的な一例を図４〜図１３により説明する。図４は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図の一例を示している。また、図５は、図４の領域Ｆの要部拡大平面図を示している。
【００２０】
本実施の形態の半導体装置は、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、携帯電話、デジタルカメラまたはパーソナルコンピュータ等のような電子装置に使用される汎用ＩＣまたはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）等のような電子部品である。この半導体装置を構成する平面四角形状の半導体チップ１Ｃの中央には、平面四角形状の内部回路領域ＣＡ１が配置されている。内部回路領域ＣＡ１には、複数のマクロセルＭＣが配置されている。各マクロセルＭＣには、図５に示すように、複数の回路セル列ＢＣＲがＸ方向およびＹ方向に沿って敷き詰められるように配置されている。各回路セル列ＢＣＲには、上記のようにＸ方向に沿って複数の回路セルが並んで配置されている。また、各回路セル列ＢＣＲ毎にスイッチ回路セルＳＷが配置されている。このような回路セル列ＢＣＲの各回路セルＢＣの接続により、各マクロセルＭＣには、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のような論理回路や、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のようなメモリ回路が形成されている。内部回路領域ＣＡ１内の複数のプロセッサ等は、多数の命令やデータを同時に分担しながら並列処理をすることで処理性能を上げて映像処理等のような所望の処理をリアルタイムに高速処理することが可能となっている。
【００２１】
図４の内部回路領域ＣＡ１の外周から半導体チップ１Ｃの外周までの間には周辺回路領域ＣＡ２が配置されている。周辺回路領域ＣＡ２には、内部回路領域ＣＡ１の外周を取り囲むように配線ＲＭ１，ＲＭ２が配置されている。配線ＲＭ１，ＲＭ２は内部回路用の周回配線である。このうち、配線ＲＭ１は、図５に示すように、基板バイアス回路用の配線３ａ，Ｍ３ｂ，Ｍ３ｅ，Ｍ３ｆを有している。配線Ｍ３ａは、上記配線Ｍ２ａと電気的に接続される配線であり、上記基板バイアス電位Ｖｂｎが印加される。配線Ｍ３ｂは、上記配線Ｍ２ｂと電気的に接続される配線であり、上記制御信号Ｖｂｃｎが印加される。配線Ｍ３ｅは、上記配線Ｍ２ｅと電気的に接続される配線であり、上記基板バイアス電位Ｖｂｐが印加される。配線Ｍ３ｆは、上記配線Ｍ２ｆと電気的に接続される配線であり、上記制御信号Ｖｂｃｐが印加される。一方、上記配線ＲＭ２は、電源用の配線Ｍ３ｃ，Ｍ３ｄを有している。配線Ｍ３ｃは、上記配線Ｍ２ｃと電気的に接続される配線であり、上記電源電位Ｖｓｓが印加される。配線Ｍ３ｄは、上記配線Ｍ２ｄと電気的に接続される配線であり、上記電源電位Ｖｄｄが印加される。配線Ｍ３ａ〜Ｍ３ｆは、上記配線Ｍ２ａ〜Ｍ２ｆよりも上層の第３配線層に形成されている。また、図４の周辺回路領域ＣＡ２において配線ＲＭ１，ＲＭ２の外周には、複数の入出力回路セルＩ／Ｏが半導体チップ１Ｃの外周に沿って並んで配置されている。入出力回路セルＩ／Ｏは信号用の入出力回路セルＩ／Ｏｓと電源用の入出力回路セルＩ／Ｏｖとに分かれており、信号用の入出力回路Ｉ／Ｏには、例えば入力回路、出力回路または入出力双方向回路の他、静電破壊防止用の保護回路等のような種々のインターフェイス回路が形成されている。この入出力回路セルＩ／Ｏの領域には基板バイアス電源回路が配置されている。さらに、図４の周辺回路領域ＣＡ２において上記入出力回路セルＩ／Ｏの外周には、複数のパッドＰＤが半導体チップ１Ｃの外周に沿って並んで配置されている。パッドＰＤは、信号用のパッドと電源用のパッドとを有している。パッドＰＤは、上記した入出力回路セルＩ／Ｏ毎に配置されている。信号用の入出力回路セルＩ／Ｏｓには信号用のパッドＰＤが配置され、電源用の入出力回路セルＩ／Ｏｖには電源用のパッドＰＤが配置されている。パッドＰＤを千鳥配置させても良い。これにより、小さな面積で、より多くのパッドＰＤを配置することができるので、多ピンを必要とする半導体装置の小型化が可能となる。
【００２２】
次に、図６は、基板バイアス回路を使用する場合の半導体チップ１Ｃを模式的に示している。符号のＶｂｂは、上記基板バイアス電位Ｖｂｎ，Ｖｂｐおよび制御信号Ｖｂｃｎ，Ｖｂｃｐを総称する基板バイアス系電位を示している。符号ＭＳは基板バイアス電源回路を示している。基板バイアス電源回路ＭＳは、配線ＲＭ２，ＲＭ１を通じてスイッチ回路セルＳＷと電気的に接続されている。また、基板バイアス制御信号を供給する入出力回路セルＩ／Ｏは、配線ＲＭ１を通じてスイッチ回路セルＳＷと電気的に接続されている。これにより各回路セルＢＣに対して基板バイアス電圧を印加したり、しなかったりを制御できるようになっている（図６の領域Ｇ参照）。
【００２３】
一方、図７は、基板バイアス回路を全体的に使用しない場合の半導体チップ１Ｃを模式的に示している。図６に対して、図７では、基板バイアス電源回路ＭＳは、配線ＲＭ２，ＲＭ１とは接続されていない。また、配線ＲＭ１はスイッチ回路セルＳＷと接続されていない。スイッチ回路セルＳＷには、電源電位Ｖｄｄおよび基準電位Ｖｓｓ用の配線ＲＭ２が接続され、各回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位が電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定されるようになっている（図７の領域Ｇ参照）。この場合、基板バイアス電源回路が不要とすることができる。基板バイアス電源回路ＭＳを構成するＭＩＳは高耐圧系であり相対的にゲート絶縁膜の厚い大きなＭＩＳを使用しているので、リーク電流が小さい。また、基板バイアス回路を全体的に使用しない半導体装置の場合は、上記基板バイアス電源回路を全体の回路から切り離せるので、半導体装置の消費電力を低減できる。
【００２４】
次に、図８は基板バイアス回路を使用しない場合の図７の設計変更方法の具体例を示している。符号のＣＡ３は内部回路用の周回配線領域を、符号のＣＡ４は入出力回路領域を示している。
【００２５】
まず、本実施の形態の領域Ｅの配線接続による設計変更については、前記したのと同じである。配線２ａはスルーホールＴＨ１１を通じて配線Ｍ３ａと、配線２ｂはスルーホールＴＨ１２を通じて配線Ｍ３ｂと、配線Ｍ２ｃはスルーホールＴＨ１３を通じて配線Ｍ３ｃと、配線２ｄはスルーホールＴＨ１４を通じて配線Ｍ３ｄと、配線２ｅはスルーホールＴＨ１５を通じて配線Ｍ３ｅと、配線２ｆはスルーホールＴＨ１６を通じて配線Ｍ３ｆとそれぞれ電気的に接続されている。このような配線接続により、内部回路領域ＣＡ１の回路セル列の基板電位および周辺回路領域ＣＡ２の入出力回路セルＩ／Ｏの基板電位を電源電位ＶｄｄおよびＶｓｓに固定できる。本実施の形態によれば、上記のように設計変更に掛かる時間をほとんど無くすことができるので、半導体装置の設計のＱＴＡＴが可能となる。また、各回路セルＢＣおよび入出力回路セルＩ／Ｏでの配線修正が無いので、各回路セルＢＣおよび入出力回路セルＩ／Ｏの回路の評価をし直す必要もない。これらにより、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００２６】
次に、本実施の形態の領域Ｈの配線接続による設計変更は、趣旨は上記領域Ｅで示した配線接続と同じで、上記入出力回路セルＩ／Ｏの領域で、基板バイアス系電位Ｖｂｂを、電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する場合を示している。配線Ｍ３ｇ〜Ｍ３ｎは、入出力回路用の周回配線を示しており、上記内部回路領域ＣＡ１を取り囲むように半導体チップ１Ｃの外周に沿って延在して配置されている。ここでは、配線Ｍ３ｇ〜Ｍ３ｎが、例えば第３配線層に形成されている。配線Ｍ３ｇは本来、制御信号Ｖｂｃｎが印加される配線である。また、配線Ｍ３ｈは本来、基板バイアス電位Ｖｂｎが印加される配線である。さらに、配線Ｍ３ｉは本来、制御信号Ｖｂｃｎが印加され、配線Ｍ３ｊは本来、基板バイアス電位Ｖｂｐが印加される配線である。また、配線Ｍ３ｋ〜Ｍ３ｎは、それぞれ基準電位Ｖｓｓ、電源電位Ｖｄｄ、基準電位Ｖｓｓ１および電源電位Ｖｃｃが印加される配線である。このうち、最外周の配線Ｍ３ｎ，Ｍ３ｍは、３．３Ｖ系の電源配線であり、電源電位Ｖｃｃは、例えば３．３Ｖ程度、基準電位Ｖｓｓ１は、例えば接地電位で０（零）Ｖに設定される。ここで本実施の形態では、本来、制御信号Ｖｂｃｎ用の配線Ｍ３ｇを、スルーホールＴＨ１７を通じて配線Ｍ２ｇと接続し、さらに配線Ｍ２ｇをスルーホールＴＨ１８を通じて配線Ｍ３ｄと電気的に接続することで、電源電位Ｖｄｄに固定する。また、本来、基板バイアス電位Ｖｂｎ用の配線Ｍ３ｈを、スルーホールＴＨ１９を通じて配線Ｍ２ｈと接続し、さらに配線Ｍ２ｈをスルーホールＴＨ２０を通じて配線Ｍ３ｃと電気的に接続することで、基準電位Ｖｓｓに固定する。また、本来、制御信号Ｖｂｃｐ用の配線Ｍ３ｉを、スルーホールＴＨ２１を通じて配線Ｍ２ｉと接続し、さらに配線Ｍ２ｉをスルーホールＴＨ２２を通じて配線Ｍ３ｃと電気的に接続することで、基準電位Ｖｓｓに固定する。さらに、本来、基板バイアス電位Ｖｂｐ用の配線Ｍ３ｊを、スルーホールＴＨ２３を通じて配線Ｍ２ｊと接続し、さらに配線Ｍ２ｊをスルーホールＴＨ２４を通じて配線Ｍ３ｄと電気的に接続することで、電源電位Ｖｄｄに固定する。このように本実施の形態では、配線レイアウトの修正を最小限に抑え、領域Ｈの１箇所で接続を変更するだけで、半導体チップ１Ｃの内部回路領域ＣＡ１の全ての回路セルＢＣおよび全ての入出力回路セルＩ／Ｏの基板電位を、電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定することができる。この場合も、半導体装置の全ての設計をし直す場合に比べて設計に掛かる時間を短くすることができるので、半導体装置の設計のＱＴＡＴが可能となる。また、各回路セルＢＣおよび入出力回路セルＩ／Ｏでの配線修正が無いので、各回路セルＢＣおよび入出力回路セルＩ／Ｏの回路の評価をし直す必要もない。したがって、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。ただし、ここでは領域Ｈの１箇所のみで接続変更を行っているが、数箇所で分散して行っても良い。これにより、基板１Ｓ（ウエル）への供給電位を安定させることが可能になる。また、周辺回路領域ＣＡ２に配置された基板バイアス系電位Ｖｂｂ用の配線３ｇ〜Ｍ３ｊを、周辺回路領域ＣＡ２に配置された電源系の配線Ｍ３ｌ，Ｍ３ｋと電気的に接続することで上記回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位を固定しても良い。ただし、入出力回路セルＩ／Ｏへの電源電位は配線Ｍ３ｌ，Ｍ３ｋから行われるので、この配線Ｍ３ｌ，Ｍ３ｋに上記基板バイアス系電位Ｖｂｂ用の配線Ｍ３ｇ〜Ｍ３ｊを接続すると、入出力回路セルＩ／Ｏへの電源電位が変動してしまうおそれがあるので、そのようなおそれが無い場合に限ることが好ましい。また、ここでは領域Ｅ，Ｈの両方の配線接続を行っている場合を示している。このようにすることで半導体チップ１Ｃの基板電位の安定性を向上させることができるからである。ただし、領域Ｅ，Ｈの両方の配線接続を行わなければならない訳ではなく、いずれか一方での配線接続を行うだけでも基板電位を固定できる。なお、上記配線Ｍ２ｇ〜Ｍ２ｊは、例えば第２配線層に形成された配線であり、Ｙ方向に延在するように形成されている。
【００２７】
次に、図９は図８での内部回路領域ＣＡ１での設計変更の具体例を示している。この場合も領域Ｅ１，Ｅ２の配線（スルーホール）接続による設計変更については、前記したのと同じである。配線Ｍ１ｊ，Ｍ１ｋは、基板バイアス電位Ｖｂｎ，Ｖｂｐを各回路セルＢＣのｎウエルＮＷおよびｐウエルＰＷに供給する配線であり、第１配線層に形成され、Ｘ方向に沿って延在形成されている。配線Ｍ１ｊは、配線Ｍ２ｅと交差する部分でスルーホールＴＨ２５を通じて配線Ｍ２ｅと電気的に接続されている一方、コンタクトホールＣＴ７を通じてｎ＋型の半導体領域５Ｎと接続されｎウエルＮＷと電気的に接続されている。本実施の形態では、配線２ｅをスルーホールＴＨ９を通じて電源電位Ｖｄｄ用の配線Ｍ１ｂと接続したことにより配線Ｍ２ｅに電源電位Ｖｄｄが供給されるようになっているので、この配線Ｍ２ｅに電気的に接続される配線Ｍ１ｊを通じて各回路セルＢＣのｎウエルＮＷを電源電位Ｖｄｄに固定することが可能になっている。また、配線Ｍ１ｋは、配線Ｍ２ａと交差する部分でスルーホールＴＨ２６を通じて配線Ｍ２ａと電気的に接続されている一方、コンタクトホールＣＴ８を通じてｐ＋型の半導体領域５Ｐと接続されｐウエルＰＷと電気的に接続されている。本実施の形態では、配線２ａをスルーホールＴＨ１０を通じて基準電位Ｖｓｓ用の配線Ｍ１ｉと接続したことにより配線Ｍ２ａに基準電位Ｖｓｓが供給されるようになっているので、この配線Ｍ２ａに電気的に接続される配線Ｍ１ｋを通じて各回路セルＢＣのｐウエルＰＷを基準電位Ｖｓｓに固定することが可能となっている。さらに、基板バイアス系電位Ｖｂｂ用の配線Ｍ２ａ，Ｍ２ｂ，Ｍ２ｅ，Ｍ２ｆを電源電位Ｖｄｄおよび基準電位Ｖｓｓに設定できるので、同一半導体チップ内の入出力回路セルＩ／Ｏの基板電位も電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定できる。このように本実施の形態では、回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位の固定を、スルーホールＴＨ９，ＴＨ１０の配置のみで行えるので、基板バイアス回路を必要とする半導体装置から基板バイアス回路を必要としない半導体装置への設計変更を容易にすることができ、半導体装置の設計時間の短縮が可能である。また、回路セルＢＣおよび入出力回路セルＩ／Ｏ内の回路接続変更がないので、各回路セルおよび入出力回路セルＩ／Ｏを評価し直す必要もない。したがって、前世代の半導体装置信頼性や性能上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００２８】
また、図９では回路セルＢＣにＮＡＮＤ回路ＮＤおよびＮＯＲ回路ＮＲ等のようなゲート回路が形成されている場合が例示されている。ＮＡＮＤ回路ＮＤおよびＮＯＲ回路ＮＲは、例えば２つのｐＭＩＳＱｐ１，Ｑｐ２および２つのｎＭＩＳＱｎ１，Ｑｎ２をそれぞれ有している。ｐＭＩＳＱｐ１は、ソースおよびドレイン用のｐ型の半導体領域６Ｐ１，６Ｐ２と、ゲート電極３Ｇ３とを有し、ｐＭＩＳＱｐ２は、ソースおよびドレイン用のｐ型の半導体領域６Ｐ３，６Ｐ４と、ゲート電極３Ｇ４とを有している。また、ｎＭＩＳＱｎ１は、ソースおよびドレイン用のｎ型の半導体領域６Ｎ１，６Ｎ２と、ゲート電極３Ｇ３とを有し、ｎＭＩＳＱｎ２は、ソースおよびドレイン用のｐ型の半導体領域６Ｎ３，６Ｎ４と、ゲート電極３Ｇ４とを有している。各回路は、最下層の配線Ｍ０およびコンタクトホールＣＴ９，ＣＴ１０の配置により形成されている。
【００２９】
ここで、図９の縦構造の一例を図１０〜図１２により説明する。図１０は図９のＹ１−Ｙ１線の断面図、図１１は図９のＹ２−Ｙ２線の断面図、図１２は図９のＹ３−Ｙ３線の断面図をそれぞれ示している。基板１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には、例えば溝型の分離部７が形成されている。分離部７は、基板１Ｓに掘られた溝内に酸化シリコン膜（ＳｉＯ２等）が埋め込まれて形成されている。溝型の分離部７に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたフィールド絶縁膜で分離部を形成しても良い。この分離部７で規定された活性領域には、上記ｐＭＩＳＱｐｓ，Ｑｐ１，Ｑｐ２およびｎＭＩＳＱｎｓ，Ｑｎ１，Ｑｎ２が形成されている。ｐＭＩＳＱｐｓ，Ｑｐ１，Ｑｐ２およびｎＭＩＳＱｎｓ，Ｑｎ１，Ｑｎ２は、上記構成の他、基板１Ｓとゲート電極３Ｇ１〜３Ｇ４との間に、例えば酸化シリコン膜等からなるゲート絶縁膜８を有している。また、ゲート電極３Ｇ１〜３Ｇ４上には、例えば酸化シリコン膜からなるキャップ絶縁膜９が形成されている。また、ゲート電極３Ｇ１〜３Ｇ４およびその上のキャップ絶縁膜９の側面には、例えば酸化シリコン膜からなるサイドウォール１０が形成されている。
【００３０】
基板１Ｓの主面上には配線層が形成されている。配線層は、例えばダマシン配線構造とされている。ダマシン配線構造は、絶縁膜に形成された溝または孔等のような配線開口部内に埋込配線を形成した構造であり、例えば上記配線開口部を形成した絶縁膜に導体膜を堆積した後、その導体膜が配線開口部内にのみ残されるように導体膜を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法で研磨するなどして除去することで形成されている。ここには、上記配線層の一部の絶縁膜１１ａ〜１１ｉ、配線Ｍ０，Ｍ１およびプラグＰＬ１が示されている。相対的に薄い絶縁膜１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉは、例えば窒化シリコン膜からなり、相対的に厚い絶縁膜１１ｂ，１１ｄ，１１ｆ，１１ｈは、例えば酸化シリコン膜からなる。配線Ｍ０およびプラグＰＬ１は、例えばタングステン（Ｗ）等からなる厚い導体膜の外周（側面および底面）に、例えば窒化チタン（ＴｉＮ）等からなる薄いバリア性導体膜を形成した構造を有している。また、配線Ｍ１は、例えば銅（Ｃｕ）等からなる厚い導体膜の外周（側面および底面）に、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）あるいはそれらのうちの選択された２以上の膜の積層膜等からなる薄いバリア性導体膜を形成した構造を有している。最下層と最上層以外は、第１配線層の配線Ｍ１と同様の銅を主配線材料とする構成になっている。配線Ｍ１は、配線Ｍ０を介して基板１Ｓと電気的に接続される。
【００３１】
次に、図１３は図８の周辺回路領域ＣＡ２での設計変更の具体例を示している。図１３の符号のＣＡ５はしきい値電圧が相対的に低いＭＩＳが配置された低しきい値領域、ＣＡ６はしきい値電圧が相対的に高いＭＩＳが配置された高しきい値領域を示している。
【００３２】
この場合も領域Ｈの配線接続による設計変更については、前記したのと同じである。１箇所の入出力回路セルＩ／Ｏの領域で、基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄ用および基準電位Ｖｓｓ用の配線と接続することで、内部回路領域ＣＡ１の全ての回路セルＢＣおよび周辺回路領域ＣＡ２の全ての入出力回路セルＩ／Ｏの基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄ用および基準電位Ｖｓｓに固定できる。したがって、基板バイアス回路を必要とする半導体装置から基板バイアス回路を必要としない半導体装置への設計変更を容易にすることができ、半導体装置の設計時間の短縮が可能である。また、配線修正は１箇所で良く、回路セルＢＣや入出力回路セルＩ／Ｏ自体の接続変更がないので、各回路セルＢＣや入出力回路セルＩ／Ｏを評価し直す必要もない。したがって、前世代の半導体装置の信頼性や性能上で高い評価を得ている部分をそのまま踏襲する状態で、次世代の半導体装置を短時間で製造することが可能となる。
【００３３】
入出力回路セルＩ／Ｏは、入出力バッファ等のように、内部回路と外部とのインターフェイスに必要な一連の回路をまとめて有するものである。外部からの信号（例えば３．３Ｖ）と内部信号（例えば１．５Ｖ）とのインターフェイスは、入出力回路セルＩ／Ｏを介して行われる。このため、入出力回路セルＩ／Ｏは、パッドＰＤの近傍に配置する必要があるとともに、入出力回路セルＩ／Ｏには少なくとも２種類の電源電圧を供給する必要がある。保護回路領域ＥＳＤは内部回路を静電破壊等のような過電圧から保護するための回路が配置された領域である。ここでは、保護回路として保護ダイオードが例示されている。入力バッファ回路領域ＩＢおよび出力バッファ回路領域ＯＢは内部回路と外部とのインターフェイスに必要となるバッファ回路が配置された領域であり、例えば３．３Ｖ程度の電源電圧で動作する。入力用のレベルシフタ回路領域ＬＳ１は、入力信号の電圧レベルを内部回路での電圧レベルに変換する回路が配置された領域であり、例えば１．５Ｖ程度の電源電圧で動作する部分と、３．３Ｖ程度の電源電圧で動作する部分とを有している。一方、出力用のレベルシフタ回路領域ＬＳ２は、内部回路からの出力信号の電圧レベルを外部での電圧レベルに変換する回路が配置された領域であり、例えば１．５Ｖ程度の電源電圧で動作する部分と、３．３Ｖ程度の電源電圧で動作する部分とを有している。各入出力回路セルＩ／Ｏのレベルシフタ回路領域ＬＳ１，ＬＳ２には、上記と同様の構成を有するスイッチ回路セルＳＷが配置されている。各周辺回路領域ＣＡ２の回路を構成するｐＭＩＳはｎウエル領域内に配置され、ｎＭＩＳはｐウエル領域内に配置されている。周辺回路領域ＣＡ２でのｎウエルおよびｐウエルは半導体チップ１Ｃの外周に沿って環状に配置されている。
【００３４】
（実施の形態２）
本実施の形態２においては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のようなメモリ回路の場合もメモリセルのｐＭＩＳおよびｎＭＩＳに基板バイアスを使用している場合があるので、その場合の基板バイアス回路を無効化する例を説明する。
【００３５】
図１４はＳＲＡＭモジュールＳＲＭを有する半導体装置を模式的に示した説明図、図１５は図１４のＳＲＡＭモジュールＳＲＭのメモリセルＳＭＣの回路構成の一例を示す回路図である。まず、ＳＲＡＭモジュールＳＲＭについて説明する。ＳＲＡＭモジュールＳＲＭは、メモリセルアレイＭＣＡと、行デコーダ回路領域ＣＤと、間接周辺回路領域ＰＣと、列デコーダ回路領域ＲＤと、センスアンプ回路領域ＳＡと、モジュール内の入出力回路セルＩ／Ｏｍとを有している。メモリセルアレイＭＣＡには、複数のメモリセルＳＭＣがワード線ＷＬとビット線ＢＬ１，ＢＬ２との交点近傍に配置されている。図１５には、例えば６ＭＩＳ型のメモリセルＳＭＣが示されている。すなわち、メモリセルＳＭＣは、駆動用のｎＭＩＳＱｎｄと、負荷用のｐＭＩＳＱｐｌと、転送用のｎＭＩＳＱｎｔとをそれぞれ２個ずつ有している。上記入出力回路セルＩ／ＯｍのＭＩＳは、そのしきい値電圧が３．３Ｖ電源で駆動する入出力回路セルＩ／Ｏに比べて低く設定されている。このようなＳＲＡＭモジュールＳＲＭにおいて、基板バイアス電位Ｖｂｎ，Ｖｂｐは、各メモリセルＳＭＣ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、入出力回路セルＩ／Ｏｍの各ＭＩＳのウエルに供給されるようになっている。なお、ビット線ＢＬ１，ＢＬ２には互いに反転した信号が伝送される。また、符号のＣＳはチップセレクト信号、符号のＡＤはアドレス信号を示している。
【００３６】
次に、配線および基板バイアス回路系について説明する。配線Ｍ２ｋは、電源電位Ｖｄｄ供給用の配線であり、配線２ｍは、基準電位Ｖｓｓ供給用の配線である。配線Ｍ２ｎは、本来、基板バイアス回路の制御信号Ｖｂｃｐを伝送する配線であり、スルーホールＴＨ２７を通じて配線Ｍ１ｍに接続され、これを通じてスイッチ回路セルＳＷのｐＭＩＳＱｐｓのゲート電極と電気的に接続されている。配線２ｐは、本来、基板バイアス回路の制御信号Ｖｂｃｎを伝送する配線であり、スルーホールＴＨ２８を通じて配線Ｍ１ｎに接続され、これを通じてスイッチ回路セルＳＷのｎＭＩＳＱｎｓのゲート電極と電気的に接続されている。配線２ｑは、本来、基板バイアス電位Ｖｂｐを供給する配線であり、スイッチ回路セルＳＷのｐＭＩＳＱｐｓのソースと電気的に接続されている。配線２ｒは、本来、基板バイアス電位Ｖｂｎを供給する配線であり、スイッチ回路セルＳＷのｎＭＩＳＱｎｓのドレインと電気的に接続されている。これらの配線Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒは、第２配線層に形成されている。また、上記配線Ｍ１ｍ，Ｍ１ｎは、第１層配線に形成されている。これら配線Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒに交差（直交）する配線Ｍ１ｐ，Ｍ１ｑは、それぞれ本来は基板バイアス電位Ｖｂｐ，Ｖｂｎを各メモリセルＳＭＣ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、入出力回路セルＩ／Ｏｍの各ｐＭＩＳのｎウエルおよび各ｎＭＩＳのｐウエルに供給する配線である。配線Ｍ１ｐはスルーホールＴＨ２９を通じて配線Ｍ２ｑと電気的に接続され、配線Ｍ１ｑはスルーホールＴＨ３０を通じて配線Ｍ２ｒと電気的に接続されている。なお、図面を見易くするためメモリセルアレイＭＣＡへの配線Ｍ１ｐ，Ｍ１ｑは１本ずつのみ示しているが、実際は複数の配線Ｍ１ｐ，Ｍ１ｑが配置されている。
【００３７】
以上の構成は基板バイアス回路を必要とする半導体装置が本来持っている構成である。ここで、基板バイアスが不要になった場合の例を説明する。この場合、本実施の形態２では領域Ｊの配線（スルーホール）の配置だけで設計変更を行う。すなわち、配線２ｍと配線１ｍとをスルーホールＴＨ３１を通じて電気的に接続する。これにより、スイッチ回路セルのｐＭＩＳＱｐは常にオンとされスイッチ動作が無効化される。また、配線２ｋと配線１ｎとをスルーホールＴＨ３２を通じて電気的に接続する。これにより、スイッチ回路セルのｎＭＩＳＱｎは常にオンとされスイッチ動作が無効化される。また、配線２ｋと配線１ｐとをスルーホールＴＨ３３を通じて電気的に接続する。これにより、配線１ｐに電源電位Ｖｄｄが印加されるので、メモリセルアレイＭＣＡ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、列デコーダ回路領域ＲＤ、センスアンプ回路領域ＳＡ、モジュール内の入出力回路セルＩ／ＯｍのｐＭＩＳのｎウエルが電源電位Ｖｄｄに固定される。また、配線２ｍと配線１ｑとをスルーホールＴＨ３４を通じて電気的に接続する。これにより、配線１ｑに基準電位Ｖｓｓが印加されるので、メモリセルアレイＭＣＡ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、列デコーダ回路領域ＲＤ、センスアンプ回路領域ＳＡ、モジュール内の入出力回路セルＩ／ＯｍのｎＭＩＳのｐウエルＰＷが基準電位Ｖｓｓに固定される。
【００３８】
このように、本実施の形態では、回路や配線のレイアウトを修正することなく、スルーホール（接続孔）ＴＨ３１〜ＴＨ３４の配置のみでスイッチ回路セルＳＷのスイッチ動作を無効化し、かつ、ＳＲＡＭモジュールＳＲＭのｎウエルおよびｐウエルの電位を固定化することができる。したがって、ＳＲＡＭを有する半導体装置の設計変更に掛かる時間をほとんど無くすことができるので、設計のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が可能となる。また、ＳＲＡＭモジュールＳＲＭでの配線修正が無いので、、ＳＲＡＭモジュールＳＲＭの回路の評価をし直す必要もない。これらにより、前世代のＳＲＡＭモジュールを有する半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する状態で、次世代のＳＲＡＭモジュールを有する半導体装置を短時間で製造することが可能となる。
【００３９】
（実施の形態３）
本実施の形態３では、半導体チップ内の複数の回路領域（マクロセルまたはモジュール）のうち、一部の回路領域のみ基板バイアス電源供給を有効にし、他の回路領域の基板バイアス電源を電源電位および基準電位等に固定して無効にする例を説明する。
【００４０】
図１６は、本実施の形態３の半導体装置の要部を模式的に示している。ここには、例えばＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を構築する入出力回路セルＩ／Ｏ、割込制御回路ＩＶＣ、基板バイアス制御回路ＶＢＢＣ、クロック発生回路ＣＬＫ、他の制御回路ＵＬＣ、中央演算処理回路ＣＰＵ、ロムモジュールＲＯＭ、第１のＳＲＡＭモジュールＳＲＭ１、デジタル・トゥ・アナログ回路Ｄ／Ａ、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）コントローラＤＭＡＣ、アナログ・トゥ・デジタル回路Ａ／Ｄおよび第２のＳＲＡＭモジュールＳＲＭ２が示されている。符号のＢＵＳはアドレス／データバス配線であり、符号のＣＯＳは制御信号配線である。
【００４１】
領域Ｋの各回路については、基板バイアスを印加し、それ以外の領域の回路については基板バイアスを印加せず、基板電位を前記実施の形態１，２と同様に電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。基板バイアス回路を使用しない回路群（基板バイアス電源を無効にする回路群）の設計方法は、前記実施の形態１，２と同じである。ここでは領域Ｌ，Ｍで基板バイアスを前記同様に固定する場合が例示されている。すなわち、入出力回路セルＩ／Ｏについては、領域Ｌの１箇所で全入出力回路セルＩ／Ｏの基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、基板バイアス電源を無効にする回路群については、領域Ｍの１箇所で一括して基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。いずれの場合も基板バイアス電位Ｖｂｎおよび制御信号Ｖｂｃｐを基準電位Ｖｓｓに固定し、基板バイアス電位Ｖｂｐおよび制御信号Ｖｂｃｎを電源電位Ｖｄｄに固定する。一方、基板バイアス回路を使用する回路群（基板バイアス電源を有効にする回路群）については、領域Ｎに示すように、その基板バイアス系電位Ｖｂｂを、基板バイアス電源を無効にする回路群の基板バイアス系電位Ｖｂｂから分離する。すなわち、基板バイアス電源系を２系統持つようにする。これにより、同一の半導体チップ内に基板バイアス電源を有効にする回路群と無効にする回路群とが存在するようになったとしても、それに柔軟に対応できる。したがって、本実施の形態３においても前記実施の形態１，２と同様の効果を得ることができる。
【００４２】
（実施の形態４）
本実施の形態４では、半導体チップ内の複数の素子のうち、所定の素子のみ基板バイアス電源を有効にし、他の素子の基板バイアス電源を電源電位または基準電位等に固定して無効にする例を説明する。ここでは、例えばｐＭＩＳまたはｎＭＩＳの基板バイアス電源を固定する場合について説明する。ｐＭＩＳまたはｎＭＩＳのいずれかのしきい値電圧を高めに設計した場合、しきい値を低く設計したｐＭＩＳまたはｎＭＩＳの基板バイアス電源のみを有効にして、その低しきい値のＭＩＳのしきい値を制御する。これにより、半導体装置の消費電力を低減できる。
【００４３】
図１７は、基板バイアス電源を有効にするか無効にするかを決めるときの指標を示している。なお、図中のＶｔｈはしきい値を意味している。ｎＭＩＳもｐＭＩＳも高しきい値の場合は、基板バイアス電源は不用である。この場合は、前記実施の形態１〜３と同様にｎＭＩＳおよびｐＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｎ，Ｖｂｐおよび制御信号Ｖｂｃｎ，Ｖｂｃｐ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳが高しきい値で、かつ、ｐＭＩＳが低しきい値の場合は、ｐＭＩＳへの基板バイアス電源供給は必要であるが、ｎＭＩＳへの基板バイアス電源供給は不要なので、前記実施の形態１〜３と同様にｎＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｎおよび制御信号Ｖｂｃｎ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳが低しきい値で、かつ、ｐＭＩＳが高しきい値の場合は、ｎＭＩＳへの基板バイアス電源供給は必要であるが、ｐＭＩＳへの基板バイアス電源供給は不要なので、前記実施の形態１〜３と同様にｐＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｐおよび制御信号Ｖｂｃｐ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳもｐＭＩＳも低しきい値の場合は、ｎＭＩＳおよびｐＭＩＳの両方に基板バイアス電源は必要である。
【００４４】
図１８は、本実施の形態４の半導体装置の具体例を模式的に示している。符号Ｍｄｄは電源電位Ｖｄｄ供給用の配線、符号Ｍｓｓは基準電位Ｖｓｓ供給用の配線、符号Ｍｂｐ１，Ｍｂｐ２は基板バイアス電位Ｖｂｐ供給用の配線、符号Ｍｂｎ１は基板バイアス電位Ｖｂｎ供給用の配線、符号Ｍｂｎ２は本来は基板バイアス電位Ｖｂｎを供給するために設けられた配線を示している。
【００４５】
ここでは、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳがいずれも低しきい値のＭＩＳとされている。また、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｎＭＩＳは高しきい値のＭＩＳとされ、ｐＭＩＳは低しきい値のＭＩＳとされている。この場合、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳに対しては、基板バイアス回路のスイッチ回路セルＳＷ１を使用して基板バイアス電圧を適宜印加し、そのｎＭＩＳおよびｐＭＩＳの動作を制御する。また、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｐＭＩＳに対しても、基板バイアス回路のスイッチ回路セルＳＷ２を使用して基板バイアス電圧を適宜印加し、そのｐＭＩＳの動作を制御する。例えば半導体装置のスタンバイ時に、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳと、メモリセルアレイＭＣＡのｐＭＩＳとに基板バイアス電源を供給することで、しきい値電圧を高くしてリーク電流を抑える。これにより、半導体装置の消費電力を低減できる。一方、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｎＭＩＳに対しては、基板バイアス系電位Ｖｂｂの供給は不要なので、前記実施の形態１〜３と同様に領域Ｑに示すように、基板バイアス電位Ｖｂｎ用の配線Ｍｂｎ２を配線Ｍｓｓに接続して電位を基準電位Ｖｓｓに固定する。
【００４６】
このように本実施の形態４では、低しきい値のＭＩＳと高しきい値のＭＩＳとが同一の半導体チップに存在するときは、低しきい値のＭＩＳに対しては基板バイアスを印加して動作制御を行う一方、高しきい値のＭＩＳに対しては基板バイアス電源供給を無効化する。これにより、低しきい値ＭＩＳについてはリーク電流を抑えるようにでき、高しきい値ＭＩＳについてはリーク電流の大きい基板バイアス回路（電源およびスイッチ）を半導体装置の全体回路から分離できるので、半導体装置の全体的な消費電力を下げることができる。そして、本実施の形態４では、前記実施の形態１〜３と同様に、基板バイアス回路の無効化設計を短時間ででき、また、評価のし直しも不要なので、基板バイアス回路を必要とする回路と必要としない回路とを同一半導体チップに有するような半導体装置でも製造時間の短縮が可能である。
【００４７】
（実施の形態５）
本実施の形態５では、基板バイアス回路が不要な場合に、スイッチ回路セルを接続セルに代えることで設計変更を行う方法について説明する。
【００４８】
図１９は、基板バイアス回路を無効化する前の半導体装置の要部平面図を模式的に示している。まず、基板バイアス回路の無効化のために、スイッチ回路セルＳＷを削除する。続いて、スイッチ回路セルＳＷの代わりに、予め用意しておいた接続セルをセルライブラリから取り出して配置する。図２０は、接続セルＣＯＣを配置した後の半導体装置の要部平面図を模式的に示している。接続セルＣＯＣは、基板バイアス電位Ｖｂｎ用の配線Ｍ２ａを基準電位Ｖｓｓ用の配線Ｍ１ａと接続し、制御信号用Ｖｂｃｎ用の配線Ｍ２ｂを電源電位Ｖｄｄ用の配線Ｍ１ｂと接続し、基板バイアス電位Ｖｂｐ用の配線Ｍ２ｅを電源電位Ｖｄｄ用の配線Ｍ１ｂと接続し、制御信号用Ｖｂｃｐ用の配線Ｍ２ｆを基準電位Ｖｓｓ用の配線Ｍ１ａと接続するスルーホールＴＨ７〜ＴＨ１０の情報を有している。このため、この接続セルＣＯＣを基板１Ｓの１箇所に配置するだけで、半導体チップ内の全ての基板バイアス回路の無効化が可能となっている。もちろん、接続セルＣＯＣを複数箇所に配置しても良い。また、基板バイアス回路を無効化する回路と、無効化しない回路とを有する場合は、無効化する回路群と接続されたスイッチ回路セルＳＷ部分に接続セルを配置しても良い。
【００４９】
本実施の形態５によれば、前記実施の形態１〜４に比べると半導体装置の設計に時間が掛かるものの、半導体装置の全部の設計し直しをする場合に比べれば、半導体装置の設計時間を短縮でき、また、回路の評価し直しを無くせるので、半導体装置の製造時間を短縮できる。また、安定動作を行うために比較的大きなＭＩＳで構成されるスイッチ回路セルを無くすことができるので、負荷を削減できる。このため、半導体装置の消費電力の低減や動作速度の向上を推進できる。さらに、スイッチ回路セルを無くせる分、そのスイッチ回路セルの領域を、回路セルＢＣの配置領域として使用できるので、半導体チップの面積増大を招くことなく、回路セルＢＣの配置数を増加させることができる。したがって、半導体装置の性能向上を推進できる。
【００５０】
（実施の形態６）
本実施の形態６においては、回路モジュールと電源電位との間に電源スイッチを挿入することで、回路モジュール内での内部電源を遮断可能とし、スタンバイ電流の低減を実現可能な構成を有する半導体装置の設計方法例を説明する。
【００５１】
図２１は、本実施の形態６の半導体装置の一例を模式的に示している。ここには、マスタースイッチＭＳＷ、電源スイッチコントローラＰＳＣ、複数の回路モジュールＣＭ１〜ＣＭ５、各回路モジュールＣＭ１〜ＣＭ５と基準電位Ｖｓｓとの間に接続された複数の電源スイッチＰＳＷ１〜ＰＳＷ５、各回路モジュールＣＭ１〜ＣＭ５に共通のアドレス／データバス配線ＢＵＳが示されている。
【００５２】
マスタースイッチＭＳＷは、各回路モジュールＣＭ１〜ＣＭ５に接続されたスイッチ回路セルＳＷのオンオフ動作を制御する共通のスイッチである。このマスタースイッチＭＳＷの動作により、各回路モジュールＣＭ１〜ＣＭ５内のｐＭＩＳＱｐおよびｎＭＩＳＱｎのウエルの電位を基板バイアス電位Ｖｂｐ，Ｖｂｎにしたり、電源電位Ｖｄｄおよび基準電位Ｖｓｓにしたりの切り換え制御が可能になっている。本実施の形態６でも、基板バイアスの切り換えを必要としないものについては、前記実施の形態１〜５で説明した方法で容易に設計し直しができる。
【００５３】
また、電源スイッチコントローラＰＳＣは、各電源スイッチＰＳＷ１〜ＰＳＷ４のオンオフ動作を制御する共通のスイッチである。この電源スイッチコントローラＰＳＣの動作により、電源スイッチＰＳＷ１〜ＰＳＷ４のオンオフが制御され、これにより、各回路モジュールＣＭ１〜ＣＭ４に電源を供給したり、遮断したりの切り換え制御が可能になっている。このように回路モジュールＣＭ１〜ＣＭ４と基準電位Ｖｓｓとの間に電源スイッチＰＳＷ１〜ＰＳＷ４を挿入することで、回路モジュールＣＭ１〜ＣＭ４内での内部電源を遮断可能とし、スタンバイ電流の低減を実現することができる。
【００５４】
ところで、例えば半導体装置の世代の交代等により、次世代の半導体装置では半導体チップ内の一部の回路モジュールについては常にアクティブとしておきたいというような要望がある場合もある。ここで、半導体装置の全ての回路を設計し直すと前記と同様に多大な労力と時間を要する。そこで、その場合は、例えば次のようにする。ここで、回路モジュールＣＭ５は、電源遮断をしない、常にアクティブにしておきたい回路モジュールを例示している。本実施の形態６では、回路モジュールＣＭ５に対して電源を供給する電源スイッチＳＷ５を、上記電源スイッチコントローラＰＳＣから切り離す。そして、その電源スイッチＳＷ５のゲート電極を領域Ｒに示すように電源電位Ｖｄｄに固定する。これにより、回路モジュールＰＳＷ５を常にアクティブ状態にすることができる。このように本実施の形態６では、電源スイッチＳＷ５を、上記電源スイッチコントローラＰＳＣから切り離し、電源スイッチＰＳＷ５のゲート電極を電源電位Ｖｄｄに接続するだけで、半導体装置の設計変更が可能である。すなわち、電源スイッチＰＳＷ１〜ＰＳＷ５の情報を有する半導体装置の設計データをそのまま利用して、次の世代の半導体装置を設計することが容易にできる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
例えば配線構造はダマシン配線構造に限定されるものではなく、例えばアルミニウムを主体とする配線材料をパターニングして得られる通常の配線構造としても良い。
【００５７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ回路を有する半導体装置、ＳＲＡＭモジュールを有する半導体装置、ＳＯＣ構成を有する半導体装置等に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙまたはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置にも適用できる。
【００５８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５９】
すなわち、基板バイアス回路が不要な回路領域に基板バイアスを印加するしないを切り換えるスイッチが無効にされ、かつ、基板バイアス回路が不要な回路領域に電源電圧が印加されるように、配線の一部を変更することにより、時間を掛けることなく基板バイアスを固定することができるので、半導体装置の製造時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明者が検討した半導体装置の模式的な要部平面図である。
【図２】本発明者が検討した半導体装置の設計方法の１手法の説明図である。
【図３】本発明の一実施の形態である半導体装置を模式的に示す説明図である。
【図４】本発明の一実施の形態である半導体装置の半導体チップの一例の全体平面図である。
【図５】図４の領域Ｆの要部拡大平面図である。
【図６】本発明者が検討した半導体装置の半導体チップを模式的に示す説明図である。
【図７】本発明の一実施の形態である半導体装置の半導体チップを模式的に示す説明図である。
【図８】本発明の一実施の形態である半導体装置の要部平面図である。
【図９】本発明の一実施の形態である半導体装置の要部平面図である。
【図１０】図９のＹ１−Ｙ１線の断面図である。
【図１１】図９のＹ２−Ｙ２線の断面図である。
【図１２】図９のＹ３−Ｙ３線の断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部平面図である。
【図１４】本発明の他の実施の形態であるＳＲＡＭモジュールを有する半導体装置を模式的に示した説明図である。
【図１５】図１４のＳＲＡＭモジュールのメモリセルの回路構成の一例を示す回路図である。
【図１６】本発明の他の実施の形態である半導体装置の要部を模式的に示す説明図である。
【図１７】基板バイアス電源を有効にするか無効にするかを決めるときの指標を示す説明図である。
【図１８】本発明の他の実施の形態である半導体装置を模式的に示した説明図である。
【図１９】本発明の他の実施の形態である半導体装置の設計方法を説明する半導体基板の要部平面図である。
【図２０】本発明の他の実施の形態である半導体装置の設計方法を説明する半導体基板の要部平面図である。
【図２１】本発明の他の実施の形態である半導体装置の回路構成の模式的な説明図である。
【符号の説明】
１Ｓ 半導体基板
２Ｐ１，２Ｐ２ 半導体領域
２Ｎ１，２Ｎ２ 半導体領域
３Ｇ１，３Ｇ２ ゲート電極
４Ｎ 半導体領域
４Ｐ 半導体領域
５Ｎ 半導体領域
５Ｐ 半導体領域
６Ｐ１〜６Ｐ４ 半導体領域
６Ｎ１〜６Ｎ４ 半導体領域
７ 分離部
８ ゲート絶縁膜
９ キャップ絶縁膜
１０ サイドウォール
ＮＷ ｎウエル
ＰＷ ｐウエル
ＢＣ 回路セル
ＢＣＲ 回路セル列
ＭＣ マクロセル
ＳＷ スレーブスイッチ回路セル
Ｉ／Ｏ，Ｉ／Ｏｓ，Ｉ／Ｏｖ 入出力回路セル
Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐｓ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｓ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐｌ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｄ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｔ ｎチャネル型のＭＩＳ・ＦＥＴ
ＩＮＶ インバータ回路
ＮＤ ＮＡＮＤ回路
ＮＲ ＮＯＲ回路
Ｍ０ 配線
Ｍ１，Ｍ１ａ〜Ｍ１ｋ，Ｍ１ｍ，Ｍ１ｎ，Ｍ１ｐ，Ｍ１ｑ 配線
Ｍ２ａ〜Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒ 配線
Ｍ３ａ〜Ｍ３ｆ 配線
Ｍｄｄ，Ｍｓｓ，Ｍｂｐ１，Ｍｂｐ２，Ｍｂｎ１，Ｍｂｎ２ 配線
Ｖｄｄ 電源電位
Ｖｓｓ 基準電位（電源電位）
Ｖｂｂ 基板バイアス系電位
Ｖｂｎ，Ｖｂｐ 基板バイアス電位
Ｖｂｃｎ，Ｖｂｃｐ 制御信号
ＣＴ１〜ＣＴ１０ コンタクトホール
ＴＨ１〜ＴＨ３４ スルーホール
ＣＡ１ 内部回路領域
ＣＡ２ 周辺回路領域
ＣＡ３ 周回配線領域
ＣＡ４ 入出力回路領域
ＣＡ５ 低しきい値領域
ＣＡ６ 高しきい値領域
ＭＳ 基板バイアス電源回路
ＥＳＤ 保護回路領域
ＯＢ 出力バッファ回路領域
ＩＢ 入力バッファ回路領域
ＬＳ１，ＬＳ２ レベルシフタ回路領域
ＳＲＭ ＳＲＡＭモジュール
ＳＭＣ メモリセル
ＭＣＡ，ＭＣＡ２ メモリセルアレイ
ＣＤ 行デコーダ回路領域
ＰＣ 間接周辺回路領域
ＲＤ 列デコーダ回路領域
ＳＡ センスアンプ回路領域
ＤＢ データバッファ回路領域
Ｉ／Ｏｍ 入出力回路セル
ＩＶＣ 割込制御回路
ＶＢＢＣ 基板バイアス制御回路
ＣＬＫ クロック発生回路
ＵＬＣ 他の制御回路
ＣＰＵ 中央演算処理回路
ＲＯＭ ロムモジュール
ＳＲＭ１ 第１のＳＲＡＭモジュール
Ｄ／Ａ デジタル・トゥ・アナログ回路
ＤＭＡＣ ＤＭＡコントローラ
Ａ／Ｄ アナログ・トゥ・デジタル回路
ＳＲＭ２ 第２のＳＲＡＭモジュール
ＢＵＳ アドレス／データバス配線
ＣＯＳ 制御信号配線
ＣＣ 制御回路
ＭＭ メモリモジュール
ＭＭＣ メモリ制御回路
ＣＯＣ 接続セル
ＭＳＷ マスタースイッチ
ＰＳＣ 電源スイッチコントローラ
ＣＭ１〜ＣＭ５ 回路モジュール
ＰＳＷ１〜ＰＳＷ５ 電源スイッチ
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体装置の設計方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した半導体装置の設計技術は、設計データ中に基板バイアス回路を有する半導体装置の設計技術に関するものである。半導体装置の回路セルの中には、例えば動作速度の向上を図るべく、しきい値電圧を低くしている回路セルが存在するが、しきい値電圧を低くする分、リーク電流の問題が生じ消費電力の増大や試験時の熱暴走に繋がる場合がある。上記基板バイアス回路は、上記回路セルでのリーク電流を抑えたい時には、その回路セルが配置されたウエルに対して所定の電圧を印加することで上記回路セルのしきい値電圧を高くしてリーク電流を抑える一方、その回路セルが高速動作する時には、上記ウエルへの電圧供給を止めて再びしきい値電圧を下げることで高速動作を実現するような回路である。ＣＭＯＳ回路を有する半導体装置の基板バイアス回路の具体例を紹介すると、ＣＭＯＳ回路を構成する一方のトランジスタの配置された第１ウエルと高電位側の第１電源とを第１スイッチトランジスタを介して接続する一方、ＣＭＯＳ回路を構成する他方のトランジスタの配置された第２ウエルと基準電位側の第２電源とを第２スイッチトランジスタを介して接続したものがある。この構成で、半導体装置の試験時には第１、第２スイッチトランジスタをオフし、第１、第２ウエルには外部から試験に適した電位を供給してリーク電流に起因する熱暴走を抑制する一方、半導体装置の通常動作時には、第１、第２トランジスタをオンし、第１、第２ウエルと第１、第２電源とを接続して動作速度の変動やラッチアップ等を防止している（例えば特許文献１参照）。
【０００３】
【特許文献１】
特願平９−５２１１４６号（優先権主張番号 特願平７−３１５４５９号、国際公開番号：ＰＣＴ／ＷＯ９７／２１２４７号の第１５頁−第２０頁、図１−図５）
【０００４】
【発明が解決しようとする課題】
ところが、上記半導体装置の設計技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、基板バイアス回路を設計データ中に有する半導体装置を踏襲して、基板バイアス回路が部分的または全体的に不要な他の半導体装置を設計する場合には、基板バイアスを固定するために、半導体チップの広範囲の領域や基板バイアス回路を使用しない回路セル内において配線レイアウトの設計し直しが必要になるので、半導体装置の設計時間が長くなる。また、大幅な回路修正を行うので、設計後に半導体装置の各回路を評価し直さなければならず、評価時間も長くなる。これらの結果、半導体装置のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が長くなる。
【０００６】
本発明の目的は、時間を掛けることなく基板バイアスを固定することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、基板バイアス回路を有する半導体装置の設計データを踏襲して、基板バイアス回路が部分的または全体的に不要な他の半導体装置を設計する際に、前記基板バイアス回路が不要な回路領域に基板バイアスを印加するしないを切り換えるスイッチが無効にされ、かつ、基板バイアス回路が不要な回路領域に電源電圧が印加されるように、配線の一部を変更するものである。
【００１０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタであるＭＩＳ・ＦＥＴ（ＭＯＳ・ＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒを下位概念として含む）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１１】
（実施の形態１）
図１は、本発明者が検討した半導体装置の要部平面図を模式的に示している。ここでは、基板バイアス回路を必要とする場合が例示されている。
【００１２】
半導体基板（以下、基板という）１Ｓの主面には、複数の回路セルＢＣと、配線Ｍ１ａ〜Ｍ１ｉ，Ｍ２ａ〜Ｍ２ｆと、スレーブスイッチ回路セル（以下、スイッチ回路セルという）ＳＷとが配置されている。回路セルＢＣは、半導体装置の内部回路を構成するセルである。ここでは便宜上、図１の左右方向（Ｘ方向；第１方向）に沿って並んで配置されている複数の回路セルＢＣの一群を回路セル列と呼ぶ。基板１Ｓの主面には、この回路セル列が図１の上下方向（Ｙ方向；第２方向）に沿って複数段配置されている。各回路セルＢＣには、例えばインバータ回路ＩＮＶ等のような基本的なゲート回路が回路セルＢＣに形成されている。インバータ回路ＩＮＶは、配線Ｍ１ｂ，Ｍ１ｃとの間に直列に接続されたｐＭＩＳＱｐとｎＭＩＳＱｎとを有している。ｐＭＩＳＱｐはｎウエルＮＷに、ｎＭＩＳＱｎはｐウエルＰＷに、それぞれ配置されている。
【００１３】
上記配線（第１配線）Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉ，Ｍ２ｃ，Ｍ２ｄは、半導体装置の内部回路を駆動するための電源配線である。配線Ｍ１ｂ，Ｍ２ｄは、相対的に高い電源電位Ｖｄｄを供給するための電源配線であり、配線Ｍ１ａ，Ｍ１ｉ，Ｍ２ｃは、相対的に低い電源電位（以下、区別するため基準電位という）Ｖｓｓを供給するための電源配線である。電源電位Ｖｄｄは、例えば１．５Ｖ程度である。また、基準電位Ｖｓｓは、例えば接地電位で０（零）Ｖである。配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉは、第１配線層に形成されている。ここでは、配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉにおいてＸ方向の配線チャネルに沿って延在する部分が示されている。電源電位Ｖｄｄ供給用の配線（Ｍ１ｂ）と、基準電位Ｖｓｓ供給用の配線（Ｍ１ａ，Ｍ１ｉ）とは、上記回路セル列を挟むようにその上下に配置されている。上記配線Ｍ２ｃ，Ｍ２ｄは、第２配線層に形成されている。ここでは、配線Ｍ２ｃ，Ｍ２ｄにおいてＹ方向の配線チャネルに沿って延在する部分が示されている。そして、配線Ｍ２ｃ，Ｍ２ｄは、上記配線Ｍ１ａ，Ｍ１ｂ，Ｍ１ｉに対して交差（直交）した状態で配置されている。
【００１４】
上記配線（第３配線）Ｍ２ａ，Ｍ２ｅは、それぞれ基板バイアス電位Ｖｂｎ，Ｖｂｐを供給するための電源配線である。基板バイアス電位Ｖｂｎは、例えば−１．５Ｖ程度である。基板バイアス電位Ｖｂｐは、例えば３Ｖ程度である。上記配線（第２配線）Ｍ２ｂ，Ｍ２ｆは、それぞれスイッチ回路セルのスイッチのオン、オフを制御するための制御信号Ｖｂｃｎ，Ｖｂｃｐを供給するための信号配線である。制御信号Ｖｂｃｎの電位は、例えば１．５Ｖ程度、制御信号Ｖｂｃｐの電位は、例えば０（零）Ｖ程度である。この配線Ｍ２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆは、第２配線層に形成されている。ここでは、配線２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆにおいてＹ方向の配線チャネルに沿って延在する部分が示されている。配線Ｍ２ａ，Ｍ２ｅ，Ｍ２ｂ，Ｍ２ｆは、配線Ｍ２ｃ，Ｍ２ｄを挟むようにその左右に配置されている。なお、実施の形態（実施の形態３，４を除く）の説明で使用する図中において、電源電位Ｖｄｄ、基準電位Ｖｓｓ、基板バイアス電位Ｖｂｎ，Ｖｂｐ、制御信号Ｖｂｃｎ，Ｖｂｃｐの示されている配線同士は、図中接続されていなくても、半導体チップ内のいずれかの箇所で電気的に接続されている。
【００１５】
上記スイッチ回路セルＳＷは、上記回路セルが配置されたｎウエルＮＷおよびｐウエルＰＷに基板バイアス電圧を印加したり、しなかったりするのを切り換えるスイッチ回路を構成するセルである。このスイッチ回路セルＳＷは、ｐＭＩＳＱｐｓとｎＭＩＳＱｎｓとを有している。ｐＭＩＳＱｐｓは、ソースおよびドレイン用のｐ型の半導体領域２Ｐ１，２Ｐ２と、ゲート電極３Ｇ１とを有しており、ｎウエルＮＷに配置されている。ｐ型の半導体領域２Ｐ１，２Ｐ２は、例えばホウ素（Ｂ）がｎウエルＮＷに導入されてなる。一方の半導体領域２Ｐ１は、コンタクトホールＣＴ１を通じて配線Ｍ１ｃと電気的に接続されている。この配線Ｍ１ｃは、さらにスルーホールＴＨ１を通じて上記配線Ｍ２ｄと電気的に接続されている。他方の半導体領域２Ｐ２は、コンタクトホールＣＴ２を通じて配線（第３配線）Ｍ１ｅと電気的に接続されている。この配線Ｍ１ｅは、スルーホールＴＨ２を通じて上記配線Ｍ２ｅと電気的に接続されている一方で、コンタクトホールＣＴ３を通じて、スイッチ回路セルＳＷおよび各回路セルＢＣの各々に配置されたｎ＋型の半導体領域４Ｎに電気的に接続され、これを通じてｎウエルＮＷと電気的に接続されている。ゲート電極３Ｇ１は、配線Ｍ１ｄと電気的に接続されている。この配線Ｍ１ｄは、スルーホールＴＨ３を通じて上記配線Ｍ２ｆと電気的に接続されている。このようなｐＭＩＳＱｐｓをオフさせると、基板バイアス電位ＶｂｐがｎウエルＮＷに印加されるので、各回路セルＢＣのｐＭＩＳＱｐのしきい値電圧を高くすることができ、ｐＭＩＳＱｐのソースおよびドレイン間のリーク電流を抑えることができる。その結果、消費電力の増大を抑えることができ、また、試験時のリーク電流に起因する熱暴走を抑えることができる。一方、このｐＭＩＳＱｐｓをオンさせると、電源電位ＶｄｄがｎウエルＮＷに印加されるので、各回路セルＢＣのｐＭＩＳＱｐのしきい値電圧を低くすることができ、ｐＭＩＳＱｐの動作速度を向上させることができる。
【００１６】
上記ｎＭＩＳＱｎｓは、ソースおよびドレイン用のｎ型の半導体領域２Ｎ１，２Ｎ２と、ゲート電極３Ｇ２とを有しており、ｐウエルＰＷに配置されている。ｎ型の半導体領域２Ｎ１，２Ｎ２は、例えばリン（Ｐ）またはヒ素（Ａｓ）がｐウエルＰＷに導入されてなる。一方の半導体領域２Ｎ１は、コンタクトホールＣＴ４を通じて配線（第３配線）Ｍ１ｆと電気的に接続されている。この配線Ｍ１ｆは、スルーホールＴＨ４を通じて上記配線Ｍ２ａと電気的に接続されている一方で、コンタクトホールＣＴ５を通じて、スイッチ回路セルＳＷおよび各回路セルＢＣの各々に配置されたｐ＋型の半導体領域４Ｐに電気的に接続され、これを通じてｐウエルＰＷと電気的に接続されている。他方の半導体領域２Ｎ２は、コンタクトホールＣＴ６を通じて配線Ｍ１ｈと電気的に接続されている。この配線Ｍ１ｈは、さらにスルーホールＴＨ５を通じて上記配線Ｍ２ｃと電気的に接続されている。ゲート電極３Ｇ２は、配線Ｍ１ｇと電気的に接続されている。配線Ｍ１ｇは、スルーホールＴＨ６を通じて上記配線Ｍ２ｂと電気的に接続されている。このｎＭＩＳＱｎｓをオフさせると、基板バイアス電位ＶｂｎがｐウエルＰＷに印加されるので、各回路セルＢＣのｎＭＩＳＱｎのしきい値電圧を高くでき、ｎＭＩＳＱｎのソースおよびドレイン間のリーク電流を抑えることができる。その結果、消費電力の増大を抑えることができ、また、試験時のリーク電流に起因する熱暴走を抑えることができる。一方、このｎＭＩＳＱｎｓをオンさせると、電源電位ＶｓｓがｐウエルＰＷに印加されるので、各回路セルＢＣのｎＭＩＳＱｎのしきい値電圧を低くでき、ｎＭＩＳＱｎの動作速度を向上させることができる。なお、上記配線Ｍ１ｃ〜Ｍ１ｈは、第１配線層に形成された配線であり、Ｘ方向に沿って延在形成されている。
【００１７】
ところで、半導体装置の設計では、所定の半導体装置の設計データの一部または大半を踏襲して次世代の半導体装置を設計する場合が多々ある。ただし、その際に、基板バイアス回路を部分的または全体的に必要としない場合がある。その場合には、１つの方法として、図２に示すように、基板バイアス回路を構成する領域Ａ，Ｂに示す配線Ｍ２ａ，２ｂ，Ｍ２ｅ，Ｍ２ｆおよび領域Ｃのスイッチ回路セルＳＷを取り除き、各回路セルＢＣ毎に領域Ｄの配線を追加する方法がある。しかし、この方法では、最初から全部設計し直すよりは短時間に設計できるものの、領域Ａ，Ｂの削除による配線レイアウトの設計し直しや、領域Ｃを削除するための設計変更が必要な上、７００〜１２００個もの回路セルＢＣに対して配線を追加するので、半導体装置の設計時間が長くなる。また、各回路セルＢＣ毎に配線の追加を行うような大幅な回路修正を行うので、電気的特性も大きく変わることから、設計後に半導体装置の各回路を評価し直さなければならなず、評価時間も長くなる。これらの結果、半導体装置のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が長くなる。
【００１８】
そこで、本実施の形態においては、所定の半導体装置の設計データを踏襲して他の半導体装置の設計データを作成する際に、基板バイアス回路はそのままにして半導体装置の動作時に、スイッチ回路セルＳＷのオン・オフの切り換えの動作が行われないように無効にし（オン状態のままか、あるいはオフ状態のまま）、かつ、回路セルＢＣのｎウエルＮＷＬおよびｐウエルＰＷＬへの供給電圧が固定されるように、配線接続の一部を変更する。図３は、その具体例を示している。図１に対して変更したのは領域Ｅの部分だけである。すなわち、配線Ｍ２ｆと配線Ｍ１ａとをその交点のスルーホールＴＨ７を通じて電気的に接続する。これにより、スイッチ回路セルのｐＭＩＳＱｐのゲート電極３Ｇ１に基準電位Ｖｓｓが印加されるので、ｐＭＩＳＱｐは常にオンとされスイッチ動作が無効化される。また、配線Ｍ２ｂと配線Ｍ１ｇとをその交点のスルーホールＴＨ８を通じて電気的に接続する。これにより、スイッチ回路セルのｎＭＩＳＱｎのゲート電極３Ｇ２に電源電位Ｖｄｄが印加されるので、ｎＭＩＳＱｎは常にオンとされスイッチ動作が無効化される。また、配線２ｅと配線Ｍ１ｂとをその交点のスルーホールＴＨ９を通じて電気的に接続する。これにより、配線Ｍ１ｅに電源電位Ｖｄｄが印加されるので、各回路セルＢＣのｎウエルＮＷが電源電位Ｖｄｄに固定される。また、配線Ｍ２ａと配線Ｍ１ａとをその交点のスルーホールＴＨ１０を通じて電気的に接続する。これにより、配線Ｍ１ｆに基準電位Ｖｓｓが印加されるので、各回路セルＢＣのｐウエルＰＷが基準電位Ｖｓｓに固定される。このように、本実施の形態では、回路や配線のレイアウトを修正することなく、スルーホール（接続孔）ＴＨ７〜ＴＨ１０の配置のみでスイッチ回路セルＳＷのスイッチ動作を無効化し、かつ、複数の回路セルＢＣのｎウエルＮＷおよびｐウエルＰＷの電位を電源電位に固定化することができる。上記図２で説明した設計手法の場合は、設計変更に２週間程度掛かるのに対して、本実施の形態によれば、１つのセルライブラリで設計が可能であり、また、新たなセルライブラリを設計する必要もないので、設計変更に掛かる時間をほとんど無くすことができる。このため、半導体装置の設計のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が可能となる。また、各回路セルＢＣでの配線修正が無いので、各回路セルＢＣの回路の評価をし直す必要もない。これらにより、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００１９】
次に、本実施の形態の半導体装置のさらに具体的な一例を図４〜図１３により説明する。図４は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図の一例を示している。また、図５は、図４の領域Ｆの要部拡大平面図を示している。
【００２０】
本実施の形態の半導体装置は、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、携帯電話、デジタルカメラまたはパーソナルコンピュータ等のような電子装置に使用される汎用ＩＣまたはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）等のような電子部品である。この半導体装置を構成する平面四角形状の半導体チップ１Ｃの中央には、平面四角形状の内部回路領域ＣＡ１が配置されている。内部回路領域ＣＡ１には、複数のマクロセルＭＣが配置されている。各マクロセルＭＣには、図５に示すように、複数の回路セル列ＢＣＲがＸ方向およびＹ方向に沿って敷き詰められるように配置されている。各回路セル列ＢＣＲには、上記のようにＸ方向に沿って複数の回路セルが並んで配置されている。また、各回路セル列ＢＣＲ毎にスイッチ回路セルＳＷが配置されている。このような回路セル列ＢＣＲの各回路セルＢＣの接続により、各マクロセルＭＣには、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のような論理回路や、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のようなメモリ回路が形成されている。内部回路領域ＣＡ１内の複数のプロセッサ等は、多数の命令やデータを同時に分担しながら並列処理をすることで処理性能を上げて映像処理等のような所望の処理をリアルタイムに高速処理することが可能となっている。
【００２１】
図４の内部回路領域ＣＡ１の外周から半導体チップ１Ｃの外周までの間には周辺回路領域ＣＡ２が配置されている。周辺回路領域ＣＡ２には、内部回路領域ＣＡ１の外周を取り囲むように配線ＲＭ１，ＲＭ２が配置されている。配線ＲＭ１，ＲＭ２は内部回路用の周回配線である。このうち、配線ＲＭ１は、図５に示すように、基板バイアス回路用の配線３ａ，Ｍ３ｂ，Ｍ３ｅ，Ｍ３ｆを有している。配線Ｍ３ａは、上記配線Ｍ２ａと電気的に接続される配線であり、上記基板バイアス電位Ｖｂｎが印加される。配線Ｍ３ｂは、上記配線Ｍ２ｂと電気的に接続される配線であり、上記制御信号Ｖｂｃｎが印加される。配線Ｍ３ｅは、上記配線Ｍ２ｅと電気的に接続される配線であり、上記基板バイアス電位Ｖｂｐが印加される。配線Ｍ３ｆは、上記配線Ｍ２ｆと電気的に接続される配線であり、上記制御信号Ｖｂｃｐが印加される。一方、上記配線ＲＭ２は、電源用の配線Ｍ３ｃ，Ｍ３ｄを有している。配線Ｍ３ｃは、上記配線Ｍ２ｃと電気的に接続される配線であり、上記電源電位Ｖｓｓが印加される。配線Ｍ３ｄは、上記配線Ｍ２ｄと電気的に接続される配線であり、上記電源電位Ｖｄｄが印加される。配線Ｍ３ａ〜Ｍ３ｆは、上記配線Ｍ２ａ〜Ｍ２ｆよりも上層の第３配線層に形成されている。また、図４の周辺回路領域ＣＡ２において配線ＲＭ１，ＲＭ２の外周には、複数の入出力回路セルＩ／Ｏが半導体チップ１Ｃの外周に沿って並んで配置されている。入出力回路セルＩ／Ｏは信号用の入出力回路セルＩ／Ｏｓと電源用の入出力回路セルＩ／Ｏｖとに分かれており、信号用の入出力回路Ｉ／Ｏには、例えば入力回路、出力回路または入出力双方向回路の他、静電破壊防止用の保護回路等のような種々のインターフェイス回路が形成されている。この入出力回路セルＩ／Ｏの領域には基板バイアス電源回路が配置されている。さらに、図４の周辺回路領域ＣＡ２において上記入出力回路セルＩ／Ｏの外周には、複数のパッドＰＤが半導体チップ１Ｃの外周に沿って並んで配置されている。パッドＰＤは、信号用のパッドと電源用のパッドとを有している。パッドＰＤは、上記した入出力回路セルＩ／Ｏ毎に配置されている。信号用の入出力回路セルＩ／Ｏｓには信号用のパッドＰＤが配置され、電源用の入出力回路セルＩ／Ｏｖには電源用のパッドＰＤが配置されている。パッドＰＤを千鳥配置させても良い。これにより、小さな面積で、より多くのパッドＰＤを配置することができるので、多ピンを必要とする半導体装置の小型化が可能となる。
【００２２】
次に、図６は、基板バイアス回路を使用する場合の半導体チップ１Ｃを模式的に示している。符号のＶｂｂは、上記基板バイアス電位Ｖｂｎ，Ｖｂｐおよび制御信号Ｖｂｃｎ，Ｖｂｃｐを総称する基板バイアス系電位を示している。符号ＭＳは基板バイアス電源回路を示している。基板バイアス電源回路ＭＳは、配線ＲＭ２，ＲＭ１を通じてスイッチ回路セルＳＷと電気的に接続されている。また、基板バイアス制御信号を供給する入出力回路セルＩ／Ｏは、配線ＲＭ１を通じてスイッチ回路セルＳＷと電気的に接続されている。これにより各回路セルＢＣに対して基板バイアス電圧を印加したり、しなかったりを制御できるようになっている（図６の領域Ｇ参照）。
【００２３】
一方、図７は、基板バイアス回路を全体的に使用しない場合の半導体チップ１Ｃを模式的に示している。図６に対して、図７では、基板バイアス電源回路ＭＳは、配線ＲＭ２，ＲＭ１とは接続されていない。また、配線ＲＭ１はスイッチ回路セルＳＷと接続されていない。スイッチ回路セルＳＷには、電源電位Ｖｄｄおよび基準電位Ｖｓｓ用の配線ＲＭ２が接続され、各回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位が電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定されるようになっている（図７の領域Ｇ参照）。この場合、基板バイアス電源回路が不要とすることができる。基板バイアス電源回路ＭＳを構成するＭＩＳは高耐圧系であり相対的にゲート絶縁膜の厚い大きなＭＩＳを使用しているので、リーク電流が小さい。また、基板バイアス回路を全体的に使用しない半導体装置の場合は、上記基板バイアス電源回路を全体の回路から切り離せるので、半導体装置の消費電力を低減できる。
【００２４】
次に、図８は基板バイアス回路を使用しない場合の図７の設計変更方法の具体例を示している。符号のＣＡ３は内部回路用の周回配線領域を、符号のＣＡ４は入出力回路領域を示している。
【００２５】
まず、本実施の形態の領域Ｅの配線接続による設計変更については、前記したのと同じである。配線２ａはスルーホールＴＨ１１を通じて配線Ｍ３ａと、配線２ｂはスルーホールＴＨ１２を通じて配線Ｍ３ｂと、配線Ｍ２ｃはスルーホールＴＨ１３を通じて配線Ｍ３ｃと、配線２ｄはスルーホールＴＨ１４を通じて配線Ｍ３ｄと、配線２ｅはスルーホールＴＨ１５を通じて配線Ｍ３ｅと、配線２ｆはスルーホールＴＨ１６を通じて配線Ｍ３ｆとそれぞれ電気的に接続されている。このような配線接続により、内部回路領域ＣＡ１の回路セル列の基板電位および周辺回路領域ＣＡ２の入出力回路セルＩ／Ｏの基板電位を電源電位ＶｄｄおよびＶｓｓに固定できる。本実施の形態によれば、上記のように設計変更に掛かる時間をほとんど無くすことができるので、半導体装置の設計のＱＴＡＴが可能となる。また、各回路セルＢＣおよび入出力回路セルＩ／Ｏでの配線修正が無いので、各回路セルＢＣおよび入出力回路セルＩ／Ｏの回路の評価をし直す必要もない。これらにより、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００２６】
次に、本実施の形態の領域Ｈの配線接続による設計変更は、趣旨は上記領域Ｅで示した配線接続と同じで、上記入出力回路セルＩ／Ｏの領域で、基板バイアス系電位Ｖｂｂを、電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する場合を示している。配線Ｍ３ｇ〜Ｍ３ｎは、入出力回路用の周回配線を示しており、上記内部回路領域ＣＡ１を取り囲むように半導体チップ１Ｃの外周に沿って延在して配置されている。ここでは、配線Ｍ３ｇ〜Ｍ３ｎが、例えば第３配線層に形成されている。配線Ｍ３ｇは本来、制御信号Ｖｂｃｎが印加される配線である。また、配線Ｍ３ｈは本来、基板バイアス電位Ｖｂｎが印加される配線である。さらに、配線Ｍ３ｉは本来、制御信号Ｖｂｃｎが印加され、配線Ｍ３ｊは本来、基板バイアス電位Ｖｂｐが印加される配線である。また、配線Ｍ３ｋ〜Ｍ３ｎは、それぞれ基準電位Ｖｓｓ、電源電位Ｖｄｄ、基準電位Ｖｓｓ１および電源電位Ｖｃｃが印加される配線である。このうち、最外周の配線Ｍ３ｎ，Ｍ３ｍは、３．３Ｖ系の電源配線であり、電源電位Ｖｃｃは、例えば３．３Ｖ程度、基準電位Ｖｓｓ１は、例えば接地電位で０（零）Ｖに設定される。ここで本実施の形態では、本来、制御信号Ｖｂｃｎ用の配線Ｍ３ｇを、スルーホールＴＨ１７を通じて配線Ｍ２ｇと接続し、さらに配線Ｍ２ｇをスルーホールＴＨ１８を通じて配線Ｍ３ｄと電気的に接続することで、電源電位Ｖｄｄに固定する。また、本来、基板バイアス電位Ｖｂｎ用の配線Ｍ３ｈを、スルーホールＴＨ１９を通じて配線Ｍ２ｈと接続し、さらに配線Ｍ２ｈをスルーホールＴＨ２０を通じて配線Ｍ３ｃと電気的に接続することで、基準電位Ｖｓｓに固定する。また、本来、制御信号Ｖｂｃｐ用の配線Ｍ３ｉを、スルーホールＴＨ２１を通じて配線Ｍ２ｉと接続し、さらに配線Ｍ２ｉをスルーホールＴＨ２２を通じて配線Ｍ３ｃと電気的に接続することで、基準電位Ｖｓｓに固定する。さらに、本来、基板バイアス電位Ｖｂｐ用の配線Ｍ３ｊを、スルーホールＴＨ２３を通じて配線Ｍ２ｊと接続し、さらに配線Ｍ２ｊをスルーホールＴＨ２４を通じて配線Ｍ３ｄと電気的に接続することで、電源電位Ｖｄｄに固定する。このように本実施の形態では、配線レイアウトの修正を最小限に抑え、領域Ｈの１箇所で接続を変更するだけで、半導体チップ１Ｃの内部回路領域ＣＡ１の全ての回路セルＢＣおよび全ての入出力回路セルＩ／Ｏの基板電位を、電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定することができる。この場合も、半導体装置の全ての設計をし直す場合に比べて設計に掛かる時間を短くすることができるので、半導体装置の設計のＱＴＡＴが可能となる。また、各回路セルＢＣおよび入出力回路セルＩ／Ｏでの配線修正が無いので、各回路セルＢＣおよび入出力回路セルＩ／Ｏの回路の評価をし直す必要もない。したがって、前世代の半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。ただし、ここでは領域Ｈの１箇所のみで接続変更を行っているが、数箇所で分散して行っても良い。これにより、基板１Ｓ（ウエル）への供給電位を安定させることが可能になる。また、周辺回路領域ＣＡ２に配置された基板バイアス系電位Ｖｂｂ用の配線３ｇ〜Ｍ３ｊを、周辺回路領域ＣＡ２に配置された電源系の配線Ｍ３ｌ，Ｍ３ｋと電気的に接続することで上記回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位を固定しても良い。ただし、入出力回路セルＩ／Ｏへの電源電位は配線Ｍ３ｌ，Ｍ３ｋから行われるので、この配線Ｍ３ｌ，Ｍ３ｋに上記基板バイアス系電位Ｖｂｂ用の配線Ｍ３ｇ〜Ｍ３ｊを接続すると、入出力回路セルＩ／Ｏへの電源電位が変動してしまうおそれがあるので、そのようなおそれが無い場合に限ることが好ましい。また、ここでは領域Ｅ，Ｈの両方の配線接続を行っている場合を示している。このようにすることで半導体チップ１Ｃの基板電位の安定性を向上させることができるからである。ただし、領域Ｅ，Ｈの両方の配線接続を行わなければならない訳ではなく、いずれか一方での配線接続を行うだけでも基板電位を固定できる。なお、上記配線Ｍ２ｇ〜Ｍ２ｊは、例えば第２配線層に形成された配線であり、Ｙ方向に延在するように形成されている。
【００２７】
次に、図９は図８での内部回路領域ＣＡ１での設計変更の具体例を示している。この場合も領域Ｅ１，Ｅ２の配線（スルーホール）接続による設計変更については、前記したのと同じである。配線Ｍ１ｊ，Ｍ１ｋは、基板バイアス電位Ｖｂｎ，Ｖｂｐを各回路セルＢＣのｎウエルＮＷおよびｐウエルＰＷに供給する配線であり、第１配線層に形成され、Ｘ方向に沿って延在形成されている。配線Ｍ１ｊは、配線Ｍ２ｅと交差する部分でスルーホールＴＨ２５を通じて配線Ｍ２ｅと電気的に接続されている一方、コンタクトホールＣＴ７を通じてｎ＋型の半導体領域５Ｎと接続されｎウエルＮＷと電気的に接続されている。本実施の形態では、配線２ｅをスルーホールＴＨ９を通じて電源電位Ｖｄｄ用の配線Ｍ１ｂと接続したことにより配線Ｍ２ｅに電源電位Ｖｄｄが供給されるようになっているので、この配線Ｍ２ｅに電気的に接続される配線Ｍ１ｊを通じて各回路セルＢＣのｎウエルＮＷを電源電位Ｖｄｄに固定することが可能になっている。また、配線Ｍ１ｋは、配線Ｍ２ａと交差する部分でスルーホールＴＨ２６を通じて配線Ｍ２ａと電気的に接続されている一方、コンタクトホールＣＴ８を通じてｐ＋型の半導体領域５Ｐと接続されｐウエルＰＷと電気的に接続されている。本実施の形態では、配線２ａをスルーホールＴＨ１０を通じて基準電位Ｖｓｓ用の配線Ｍ１ｉと接続したことにより配線Ｍ２ａに基準電位Ｖｓｓが供給されるようになっているので、この配線Ｍ２ａに電気的に接続される配線Ｍ１ｋを通じて各回路セルＢＣのｐウエルＰＷを基準電位Ｖｓｓに固定することが可能となっている。さらに、基板バイアス系電位Ｖｂｂ用の配線Ｍ２ａ，Ｍ２ｂ，Ｍ２ｅ，Ｍ２ｆを電源電位Ｖｄｄおよび基準電位Ｖｓｓに設定できるので、同一半導体チップ内の入出力回路セルＩ／Ｏの基板電位も電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定できる。このように本実施の形態では、回路セルＢＣおよび入出力回路セルＩ／Ｏの基板電位の固定を、スルーホールＴＨ９，ＴＨ１０の配置のみで行えるので、基板バイアス回路を必要とする半導体装置から基板バイアス回路を必要としない半導体装置への設計変更を容易にすることができ、半導体装置の設計時間の短縮が可能である。また、回路セルＢＣおよび入出力回路セルＩ／Ｏ内の回路接続変更がないので、各回路セルおよび入出力回路セルＩ／Ｏを評価し直す必要もない。したがって、前世代の半導体装置信頼性や性能上で高い評価を得ている部分をそのまま踏襲する次世代の半導体装置を短時間で製造することが可能となる。
【００２８】
また、図９では回路セルＢＣにＮＡＮＤ回路ＮＤおよびＮＯＲ回路ＮＲ等のようなゲート回路が形成されている場合が例示されている。ＮＡＮＤ回路ＮＤおよびＮＯＲ回路ＮＲは、例えば２つのｐＭＩＳＱｐ１，Ｑｐ２および２つのｎＭＩＳＱｎ１，Ｑｎ２をそれぞれ有している。ｐＭＩＳＱｐ１は、ソースおよびドレイン用のｐ型の半導体領域６Ｐ１，６Ｐ２と、ゲート電極３Ｇ３とを有し、ｐＭＩＳＱｐ２は、ソースおよびドレイン用のｐ型の半導体領域６Ｐ３，６Ｐ４と、ゲート電極３Ｇ４とを有している。また、ｎＭＩＳＱｎ１は、ソースおよびドレイン用のｎ型の半導体領域６Ｎ１，６Ｎ２と、ゲート電極３Ｇ３とを有し、ｎＭＩＳＱｎ２は、ソースおよびドレイン用のｐ型の半導体領域６Ｎ３，６Ｎ４と、ゲート電極３Ｇ４とを有している。各回路は、最下層の配線Ｍ０およびコンタクトホールＣＴ９，ＣＴ１０の配置により形成されている。
【００２９】
ここで、図９の縦構造の一例を図１０〜図１２により説明する。図１０は図９のＹ１−Ｙ１線の断面図、図１１は図９のＹ２−Ｙ２線の断面図、図１２は図９のＹ３−Ｙ３線の断面図をそれぞれ示している。基板１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には、例えば溝型の分離部７が形成されている。分離部７は、基板１Ｓに掘られた溝内に酸化シリコン膜（ＳｉＯ２等）が埋め込まれて形成されている。溝型の分離部７に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたフィールド絶縁膜で分離部を形成しても良い。この分離部７で規定された活性領域には、上記ｐＭＩＳＱｐｓ，Ｑｐ１，Ｑｐ２およびｎＭＩＳＱｎｓ，Ｑｎ１，Ｑｎ２が形成されている。ｐＭＩＳＱｐｓ，Ｑｐ１，Ｑｐ２およびｎＭＩＳＱｎｓ，Ｑｎ１，Ｑｎ２は、上記構成の他、基板１Ｓとゲート電極３Ｇ１〜３Ｇ４との間に、例えば酸化シリコン膜等からなるゲート絶縁膜８を有している。また、ゲート電極３Ｇ１〜３Ｇ４上には、例えば酸化シリコン膜からなるキャップ絶縁膜９が形成されている。また、ゲート電極３Ｇ１〜３Ｇ４およびその上のキャップ絶縁膜９の側面には、例えば酸化シリコン膜からなるサイドウォール１０が形成されている。
【００３０】
基板１Ｓの主面上には配線層が形成されている。配線層は、例えばダマシン配線構造とされている。ダマシン配線構造は、絶縁膜に形成された溝または孔等のような配線開口部内に埋込配線を形成した構造であり、例えば上記配線開口部を形成した絶縁膜に導体膜を堆積した後、その導体膜が配線開口部内にのみ残されるように導体膜を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法で研磨するなどして除去することで形成されている。ここには、上記配線層の一部の絶縁膜１１ａ〜１１ｉ、配線Ｍ０，Ｍ１およびプラグＰＬ１が示されている。相対的に薄い絶縁膜１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉは、例えば窒化シリコン膜からなり、相対的に厚い絶縁膜１１ｂ，１１ｄ，１１ｆ，１１ｈは、例えば酸化シリコン膜からなる。配線Ｍ０およびプラグＰＬ１は、例えばタングステン（Ｗ）等からなる厚い導体膜の外周（側面および底面）に、例えば窒化チタン（ＴｉＮ）等からなる薄いバリア性導体膜を形成した構造を有している。また、配線Ｍ１は、例えば銅（Ｃｕ）等からなる厚い導体膜の外周（側面および底面）に、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）あるいはそれらのうちの選択された２以上の膜の積層膜等からなる薄いバリア性導体膜を形成した構造を有している。最下層と最上層以外は、第１配線層の配線Ｍ１と同様の銅を主配線材料とする構成になっている。配線Ｍ１は、配線Ｍ０を介して基板１Ｓと電気的に接続される。
【００３１】
次に、図１３は図８の周辺回路領域ＣＡ２での設計変更の具体例を示している。図１３の符号のＣＡ５はしきい値電圧が相対的に低いＭＩＳが配置された低しきい値領域、ＣＡ６はしきい値電圧が相対的に高いＭＩＳが配置された高しきい値領域を示している。
【００３２】
この場合も領域Ｈの配線接続による設計変更については、前記したのと同じである。１箇所の入出力回路セルＩ／Ｏの領域で、基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄ用および基準電位Ｖｓｓ用の配線と接続することで、内部回路領域ＣＡ１の全ての回路セルＢＣおよび周辺回路領域ＣＡ２の全ての入出力回路セルＩ／Ｏの基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄ用および基準電位Ｖｓｓに固定できる。したがって、基板バイアス回路を必要とする半導体装置から基板バイアス回路を必要としない半導体装置への設計変更を容易にすることができ、半導体装置の設計時間の短縮が可能である。また、配線修正は１箇所で良く、回路セルＢＣや入出力回路セルＩ／Ｏ自体の接続変更がないので、各回路セルＢＣや入出力回路セルＩ／Ｏを評価し直す必要もない。したがって、前世代の半導体装置の信頼性や性能上で高い評価を得ている部分をそのまま踏襲する状態で、次世代の半導体装置を短時間で製造することが可能となる。
【００３３】
入出力回路セルＩ／Ｏは、入出力バッファ等のように、内部回路と外部とのインターフェイスに必要な一連の回路をまとめて有するものである。外部からの信号（例えば３．３Ｖ）と内部信号（例えば１．５Ｖ）とのインターフェイスは、入出力回路セルＩ／Ｏを介して行われる。このため、入出力回路セルＩ／Ｏは、パッドＰＤの近傍に配置する必要があるとともに、入出力回路セルＩ／Ｏには少なくとも２種類の電源電圧を供給する必要がある。保護回路領域ＥＳＤは内部回路を静電破壊等のような過電圧から保護するための回路が配置された領域である。ここでは、保護回路として保護ダイオードが例示されている。入力バッファ回路領域ＩＢおよび出力バッファ回路領域ＯＢは内部回路と外部とのインターフェイスに必要となるバッファ回路が配置された領域であり、例えば３．３Ｖ程度の電源電圧で動作する。入力用のレベルシフタ回路領域ＬＳ１は、入力信号の電圧レベルを内部回路での電圧レベルに変換する回路が配置された領域であり、例えば１．５Ｖ程度の電源電圧で動作する部分と、３．３Ｖ程度の電源電圧で動作する部分とを有している。一方、出力用のレベルシフタ回路領域ＬＳ２は、内部回路からの出力信号の電圧レベルを外部での電圧レベルに変換する回路が配置された領域であり、例えば１．５Ｖ程度の電源電圧で動作する部分と、３．３Ｖ程度の電源電圧で動作する部分とを有している。各入出力回路セルＩ／Ｏのレベルシフタ回路領域ＬＳ１，ＬＳ２には、上記と同様の構成を有するスイッチ回路セルＳＷが配置されている。各周辺回路領域ＣＡ２の回路を構成するｐＭＩＳはｎウエル領域内に配置され、ｎＭＩＳはｐウエル領域内に配置されている。周辺回路領域ＣＡ２でのｎウエルおよびｐウエルは半導体チップ１Ｃの外周に沿って環状に配置されている。
【００３４】
（実施の形態２）
本実施の形態２においては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のようなメモリ回路の場合もメモリセルのｐＭＩＳおよびｎＭＩＳに基板バイアスを使用している場合があるので、その場合の基板バイアス回路を無効化する例を説明する。
【００３５】
図１４はＳＲＡＭモジュールＳＲＭを有する半導体装置を模式的に示した説明図、図１５は図１４のＳＲＡＭモジュールＳＲＭのメモリセルＳＭＣの回路構成の一例を示す回路図である。まず、ＳＲＡＭモジュールＳＲＭについて説明する。ＳＲＡＭモジュールＳＲＭは、メモリセルアレイＭＣＡと、行デコーダ回路領域ＣＤと、間接周辺回路領域ＰＣと、列デコーダ回路領域ＲＤと、センスアンプ回路領域ＳＡと、モジュール内の入出力回路セルＩ／Ｏｍとを有している。メモリセルアレイＭＣＡには、複数のメモリセルＳＭＣがワード線ＷＬとビット線ＢＬ１，ＢＬ２との交点近傍に配置されている。図１５には、例えば６ＭＩＳ型のメモリセルＳＭＣが示されている。すなわち、メモリセルＳＭＣは、駆動用のｎＭＩＳＱｎｄと、負荷用のｐＭＩＳＱｐｌと、転送用のｎＭＩＳＱｎｔとをそれぞれ２個ずつ有している。上記入出力回路セルＩ／ＯｍのＭＩＳは、そのしきい値電圧が３．３Ｖ電源で駆動する入出力回路セルＩ／Ｏに比べて低く設定されている。このようなＳＲＡＭモジュールＳＲＭにおいて、基板バイアス電位Ｖｂｎ，Ｖｂｐは、各メモリセルＳＭＣ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、入出力回路セルＩ／Ｏｍの各ＭＩＳのウエルに供給されるようになっている。なお、ビット線ＢＬ１，ＢＬ２には互いに反転した信号が伝送される。また、符号のＣＳはチップセレクト信号、符号のＡＤはアドレス信号を示している。
【００３６】
次に、配線および基板バイアス回路系について説明する。配線Ｍ２ｋは、電源電位Ｖｄｄ供給用の配線であり、配線２ｍは、基準電位Ｖｓｓ供給用の配線である。配線Ｍ２ｎは、本来、基板バイアス回路の制御信号Ｖｂｃｐを伝送する配線であり、スルーホールＴＨ２７を通じて配線Ｍ１ｍに接続され、これを通じてスイッチ回路セルＳＷのｐＭＩＳＱｐｓのゲート電極と電気的に接続されている。配線２ｐは、本来、基板バイアス回路の制御信号Ｖｂｃｎを伝送する配線であり、スルーホールＴＨ２８を通じて配線Ｍ１ｎに接続され、これを通じてスイッチ回路セルＳＷのｎＭＩＳＱｎｓのゲート電極と電気的に接続されている。配線２ｑは、本来、基板バイアス電位Ｖｂｐを供給する配線であり、スイッチ回路セルＳＷのｐＭＩＳＱｐｓのソースと電気的に接続されている。配線２ｒは、本来、基板バイアス電位Ｖｂｎを供給する配線であり、スイッチ回路セルＳＷのｎＭＩＳＱｎｓのドレインと電気的に接続されている。これらの配線Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒは、第２配線層に形成されている。また、上記配線Ｍ１ｍ，Ｍ１ｎは、第１層配線に形成されている。これら配線Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒに交差（直交）する配線Ｍ１ｐ，Ｍ１ｑは、それぞれ本来は基板バイアス電位Ｖｂｐ，Ｖｂｎを各メモリセルＳＭＣ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、入出力回路セルＩ／Ｏｍの各ｐＭＩＳのｎウエルおよび各ｎＭＩＳのｐウエルに供給する配線である。配線Ｍ１ｐはスルーホールＴＨ２９を通じて配線Ｍ２ｑと電気的に接続され、配線Ｍ１ｑはスルーホールＴＨ３０を通じて配線Ｍ２ｒと電気的に接続されている。なお、図面を見易くするためメモリセルアレイＭＣＡへの配線Ｍ１ｐ，Ｍ１ｑは１本ずつのみ示しているが、実際は複数の配線Ｍ１ｐ，Ｍ１ｑが配置されている。
【００３７】
以上の構成は基板バイアス回路を必要とする半導体装置が本来持っている構成である。ここで、基板バイアスが不要になった場合の例を説明する。この場合、本実施の形態２では領域Ｊの配線（スルーホール）の配置だけで設計変更を行う。すなわち、配線２ｍと配線１ｍとをスルーホールＴＨ３１を通じて電気的に接続する。これにより、スイッチ回路セルのｐＭＩＳＱｐは常にオンとされスイッチ動作が無効化される。また、配線２ｋと配線１ｎとをスルーホールＴＨ３２を通じて電気的に接続する。これにより、スイッチ回路セルのｎＭＩＳＱｎは常にオンとされスイッチ動作が無効化される。また、配線２ｋと配線１ｐとをスルーホールＴＨ３３を通じて電気的に接続する。これにより、配線１ｐに電源電位Ｖｄｄが印加されるので、メモリセルアレイＭＣＡ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、列デコーダ回路領域ＲＤ、センスアンプ回路領域ＳＡ、モジュール内の入出力回路セルＩ／ＯｍのｐＭＩＳのｎウエルが電源電位Ｖｄｄに固定される。また、配線２ｍと配線１ｑとをスルーホールＴＨ３４を通じて電気的に接続する。これにより、配線１ｑに基準電位Ｖｓｓが印加されるので、メモリセルアレイＭＣＡ、行デコーダ回路領域ＣＤ、間接周辺回路領域ＰＣ、列デコーダ回路領域ＲＤ、センスアンプ回路領域ＳＡ、モジュール内の入出力回路セルＩ／ＯｍのｎＭＩＳのｐウエルＰＷが基準電位Ｖｓｓに固定される。
【００３８】
このように、本実施の形態では、回路や配線のレイアウトを修正することなく、スルーホール（接続孔）ＴＨ３１〜ＴＨ３４の配置のみでスイッチ回路セルＳＷのスイッチ動作を無効化し、かつ、ＳＲＡＭモジュールＳＲＭのｎウエルおよびｐウエルの電位を固定化することができる。したがって、ＳＲＡＭを有する半導体装置の設計変更に掛かる時間をほとんど無くすことができるので、設計のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が可能となる。また、ＳＲＡＭモジュールＳＲＭでの配線修正が無いので、、ＳＲＡＭモジュールＳＲＭの回路の評価をし直す必要もない。これらにより、前世代のＳＲＡＭモジュールを有する半導体装置の信頼性や性能の上で高い評価を得ている部分をそのまま踏襲する状態で、次世代のＳＲＡＭモジュールを有する半導体装置を短時間で製造することが可能となる。
【００３９】
（実施の形態３）
本実施の形態３では、半導体チップ内の複数の回路領域（マクロセルまたはモジュール）のうち、一部の回路領域のみ基板バイアス電源供給を有効にし、他の回路領域の基板バイアス電源を電源電位および基準電位等に固定して無効にする例を説明する。
【００４０】
図１６は、本実施の形態３の半導体装置の要部を模式的に示している。ここには、例えばＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を構築する入出力回路セルＩ／Ｏ、割込制御回路ＩＶＣ、基板バイアス制御回路ＶＢＢＣ、クロック発生回路ＣＬＫ、他の制御回路ＵＬＣ、中央演算処理回路ＣＰＵ、ロムモジュールＲＯＭ、第１のＳＲＡＭモジュールＳＲＭ１、デジタル・トゥ・アナログ回路Ｄ／Ａ、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）コントローラＤＭＡＣ、アナログ・トゥ・デジタル回路Ａ／Ｄおよび第２のＳＲＡＭモジュールＳＲＭ２が示されている。符号のＢＵＳはアドレス／データバス配線であり、符号のＣＯＳは制御信号配線である。
【００４１】
領域Ｋの各回路については、基板バイアスを印加し、それ以外の領域の回路については基板バイアスを印加せず、基板電位を前記実施の形態１，２と同様に電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。基板バイアス回路を使用しない回路群（基板バイアス電源を無効にする回路群）の設計方法は、前記実施の形態１，２と同じである。ここでは領域Ｌ，Ｍで基板バイアスを前記同様に固定する場合が例示されている。すなわち、入出力回路セルＩ／Ｏについては、領域Ｌの１箇所で全入出力回路セルＩ／Ｏの基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、基板バイアス電源を無効にする回路群については、領域Ｍの１箇所で一括して基板バイアス系電位Ｖｂｂを電源電位Ｖｄｄおよび基準電位Ｖｓｓに固定する。いずれの場合も基板バイアス電位Ｖｂｎおよび制御信号Ｖｂｃｐを基準電位Ｖｓｓに固定し、基板バイアス電位Ｖｂｐおよび制御信号Ｖｂｃｎを電源電位Ｖｄｄに固定する。一方、基板バイアス回路を使用する回路群（基板バイアス電源を有効にする回路群）については、領域Ｎに示すように、その基板バイアス系電位Ｖｂｂを、基板バイアス電源を無効にする回路群の基板バイアス系電位Ｖｂｂから分離する。すなわち、基板バイアス電源系を２系統持つようにする。これにより、同一の半導体チップ内に基板バイアス電源を有効にする回路群と無効にする回路群とが存在するようになったとしても、それに柔軟に対応できる。したがって、本実施の形態３においても前記実施の形態１，２と同様の効果を得ることができる。
【００４２】
（実施の形態４）
本実施の形態４では、半導体チップ内の複数の素子のうち、所定の素子のみ基板バイアス電源を有効にし、他の素子の基板バイアス電源を電源電位または基準電位等に固定して無効にする例を説明する。ここでは、例えばｐＭＩＳまたはｎＭＩＳの基板バイアス電源を固定する場合について説明する。ｐＭＩＳまたはｎＭＩＳのいずれかのしきい値電圧を高めに設計した場合、しきい値を低く設計したｐＭＩＳまたはｎＭＩＳの基板バイアス電源のみを有効にして、その低しきい値のＭＩＳのしきい値を制御する。これにより、半導体装置の消費電力を低減できる。
【００４３】
図１７は、基板バイアス電源を有効にするか無効にするかを決めるときの指標を示している。なお、図中のＶｔｈはしきい値を意味している。ｎＭＩＳもｐＭＩＳも高しきい値の場合は、基板バイアス電源は不用である。この場合は、前記実施の形態１〜３と同様にｎＭＩＳおよびｐＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｎ，Ｖｂｐおよび制御信号Ｖｂｃｎ，Ｖｂｃｐ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳが高しきい値で、かつ、ｐＭＩＳが低しきい値の場合は、ｐＭＩＳへの基板バイアス電源供給は必要であるが、ｎＭＩＳへの基板バイアス電源供給は不要なので、前記実施の形態１〜３と同様にｎＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｎおよび制御信号Ｖｂｃｎ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳが低しきい値で、かつ、ｐＭＩＳが高しきい値の場合は、ｎＭＩＳへの基板バイアス電源供給は必要であるが、ｐＭＩＳへの基板バイアス電源供給は不要なので、前記実施の形態１〜３と同様にｐＭＩＳの基板バイアス系電位Ｖｂｂ（基板バイアス電位Ｖｂｐおよび制御信号Ｖｂｃｐ）を電源電気Ｖｄｄおよび基準電位Ｖｓｓに固定する。また、ｎＭＩＳもｐＭＩＳも低しきい値の場合は、ｎＭＩＳおよびｐＭＩＳの両方に基板バイアス電源は必要である。
【００４４】
図１８は、本実施の形態４の半導体装置の具体例を模式的に示している。符号Ｍｄｄは電源電位Ｖｄｄ供給用の配線、符号Ｍｓｓは基準電位Ｖｓｓ供給用の配線、符号Ｍｂｐ１，Ｍｂｐ２は基板バイアス電位Ｖｂｐ供給用の配線、符号Ｍｂｎ１は基板バイアス電位Ｖｂｎ供給用の配線、符号Ｍｂｎ２は本来は基板バイアス電位Ｖｂｎを供給するために設けられた配線を示している。
【００４５】
ここでは、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳがいずれも低しきい値のＭＩＳとされている。また、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｎＭＩＳは高しきい値のＭＩＳとされ、ｐＭＩＳは低しきい値のＭＩＳとされている。この場合、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳに対しては、基板バイアス回路のスイッチ回路セルＳＷ１を使用して基板バイアス電圧を適宜印加し、そのｎＭＩＳおよびｐＭＩＳの動作を制御する。また、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｐＭＩＳに対しても、基板バイアス回路のスイッチ回路セルＳＷ２を使用して基板バイアス電圧を適宜印加し、そのｐＭＩＳの動作を制御する。例えば半導体装置のスタンバイ時に、中央演算処理回路ＣＰＵ、制御回路ＣＣおよびメモリモジュールＭＭのメモリ制御回路ＭＭＣのｎＭＩＳおよびｐＭＩＳと、メモリセルアレイＭＣＡのｐＭＩＳとに基板バイアス電源を供給することで、しきい値電圧を高くしてリーク電流を抑える。これにより、半導体装置の消費電力を低減できる。一方、メモリモジュールＭＭのメモリセルアレイＭＣＡ２のｎＭＩＳに対しては、基板バイアス系電位Ｖｂｂの供給は不要なので、前記実施の形態１〜３と同様に領域Ｑに示すように、基板バイアス電位Ｖｂｎ用の配線Ｍｂｎ２を配線Ｍｓｓに接続して電位を基準電位Ｖｓｓに固定する。
【００４６】
このように本実施の形態４では、低しきい値のＭＩＳと高しきい値のＭＩＳとが同一の半導体チップに存在するときは、低しきい値のＭＩＳに対しては基板バイアスを印加して動作制御を行う一方、高しきい値のＭＩＳに対しては基板バイアス電源供給を無効化する。これにより、低しきい値ＭＩＳについてはリーク電流を抑えるようにでき、高しきい値ＭＩＳについてはリーク電流の大きい基板バイアス回路（電源およびスイッチ）を半導体装置の全体回路から分離できるので、半導体装置の全体的な消費電力を下げることができる。そして、本実施の形態４では、前記実施の形態１〜３と同様に、基板バイアス回路の無効化設計を短時間ででき、また、評価のし直しも不要なので、基板バイアス回路を必要とする回路と必要としない回路とを同一半導体チップに有するような半導体装置でも製造時間の短縮が可能である。
【００４７】
（実施の形態５）
本実施の形態５では、基板バイアス回路が不要な場合に、スイッチ回路セルを接続セルに代えることで設計変更を行う方法について説明する。
【００４８】
図１９は、基板バイアス回路を無効化する前の半導体装置の要部平面図を模式的に示している。まず、基板バイアス回路の無効化のために、スイッチ回路セルＳＷを削除する。続いて、スイッチ回路セルＳＷの代わりに、予め用意しておいた接続セルをセルライブラリから取り出して配置する。図２０は、接続セルＣＯＣを配置した後の半導体装置の要部平面図を模式的に示している。接続セルＣＯＣは、基板バイアス電位Ｖｂｎ用の配線Ｍ２ａを基準電位Ｖｓｓ用の配線Ｍ１ａと接続し、制御信号用Ｖｂｃｎ用の配線Ｍ２ｂを電源電位Ｖｄｄ用の配線Ｍ１ｂと接続し、基板バイアス電位Ｖｂｐ用の配線Ｍ２ｅを電源電位Ｖｄｄ用の配線Ｍ１ｂと接続し、制御信号用Ｖｂｃｐ用の配線Ｍ２ｆを基準電位Ｖｓｓ用の配線Ｍ１ａと接続するスルーホールＴＨ７〜ＴＨ１０の情報を有している。このため、この接続セルＣＯＣを基板１Ｓの１箇所に配置するだけで、半導体チップ内の全ての基板バイアス回路の無効化が可能となっている。もちろん、接続セルＣＯＣを複数箇所に配置しても良い。また、基板バイアス回路を無効化する回路と、無効化しない回路とを有する場合は、無効化する回路群と接続されたスイッチ回路セルＳＷ部分に接続セルを配置しても良い。
【００４９】
本実施の形態５によれば、前記実施の形態１〜４に比べると半導体装置の設計に時間が掛かるものの、半導体装置の全部の設計し直しをする場合に比べれば、半導体装置の設計時間を短縮でき、また、回路の評価し直しを無くせるので、半導体装置の製造時間を短縮できる。また、安定動作を行うために比較的大きなＭＩＳで構成されるスイッチ回路セルを無くすことができるので、負荷を削減できる。このため、半導体装置の消費電力の低減や動作速度の向上を推進できる。さらに、スイッチ回路セルを無くせる分、そのスイッチ回路セルの領域を、回路セルＢＣの配置領域として使用できるので、半導体チップの面積増大を招くことなく、回路セルＢＣの配置数を増加させることができる。したがって、半導体装置の性能向上を推進できる。
【００５０】
（実施の形態６）
本実施の形態６においては、回路モジュールと電源電位との間に電源スイッチを挿入することで、回路モジュール内での内部電源を遮断可能とし、スタンバイ電流の低減を実現可能な構成を有する半導体装置の設計方法例を説明する。
【００５１】
図２１は、本実施の形態６の半導体装置の一例を模式的に示している。ここには、マスタースイッチＭＳＷ、電源スイッチコントローラＰＳＣ、複数の回路モジュールＣＭ１〜ＣＭ５、各回路モジュールＣＭ１〜ＣＭ５と基準電位Ｖｓｓとの間に接続された複数の電源スイッチＰＳＷ１〜ＰＳＷ５、各回路モジュールＣＭ１〜ＣＭ５に共通のアドレス／データバス配線ＢＵＳが示されている。
【００５２】
マスタースイッチＭＳＷは、各回路モジュールＣＭ１〜ＣＭ５に接続されたスイッチ回路セルＳＷのオンオフ動作を制御する共通のスイッチである。このマスタースイッチＭＳＷの動作により、各回路モジュールＣＭ１〜ＣＭ５内のｐＭＩＳＱｐおよびｎＭＩＳＱｎのウエルの電位を基板バイアス電位Ｖｂｐ，Ｖｂｎにしたり、電源電位Ｖｄｄおよび基準電位Ｖｓｓにしたりの切り換え制御が可能になっている。本実施の形態６でも、基板バイアスの切り換えを必要としないものについては、前記実施の形態１〜５で説明した方法で容易に設計し直しができる。
【００５３】
また、電源スイッチコントローラＰＳＣは、各電源スイッチＰＳＷ１〜ＰＳＷ４のオンオフ動作を制御する共通のスイッチである。この電源スイッチコントローラＰＳＣの動作により、電源スイッチＰＳＷ１〜ＰＳＷ４のオンオフが制御され、これにより、各回路モジュールＣＭ１〜ＣＭ４に電源を供給したり、遮断したりの切り換え制御が可能になっている。このように回路モジュールＣＭ１〜ＣＭ４と基準電位Ｖｓｓとの間に電源スイッチＰＳＷ１〜ＰＳＷ４を挿入することで、回路モジュールＣＭ１〜ＣＭ４内での内部電源を遮断可能とし、スタンバイ電流の低減を実現することができる。
【００５４】
ところで、例えば半導体装置の世代の交代等により、次世代の半導体装置では半導体チップ内の一部の回路モジュールについては常にアクティブとしておきたいというような要望がある場合もある。ここで、半導体装置の全ての回路を設計し直すと前記と同様に多大な労力と時間を要する。そこで、その場合は、例えば次のようにする。ここで、回路モジュールＣＭ５は、電源遮断をしない、常にアクティブにしておきたい回路モジュールを例示している。本実施の形態６では、回路モジュールＣＭ５に対して電源を供給する電源スイッチＳＷ５を、上記電源スイッチコントローラＰＳＣから切り離す。そして、その電源スイッチＳＷ５のゲート電極を領域Ｒに示すように電源電位Ｖｄｄに固定する。これにより、回路モジュールＰＳＷ５を常にアクティブ状態にすることができる。このように本実施の形態６では、電源スイッチＳＷ５を、上記電源スイッチコントローラＰＳＣから切り離し、電源スイッチＰＳＷ５のゲート電極を電源電位Ｖｄｄに接続するだけで、半導体装置の設計変更が可能である。すなわち、電源スイッチＰＳＷ１〜ＰＳＷ５の情報を有する半導体装置の設計データをそのまま利用して、次の世代の半導体装置を設計することが容易にできる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
例えば配線構造はダマシン配線構造に限定されるものではなく、例えばアルミニウムを主体とする配線材料をパターニングして得られる通常の配線構造としても良い。
【００５７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ回路を有する半導体装置、ＳＲＡＭモジュールを有する半導体装置、ＳＯＣ構成を有する半導体装置等に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙまたはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置にも適用できる。
【００５８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５９】
すなわち、基板バイアス回路が不要な回路領域に基板バイアスを印加するしないを切り換えるスイッチが無効にされ、かつ、基板バイアス回路が不要な回路領域に電源電圧が印加されるように、配線の一部を変更することにより、時間を掛けることなく基板バイアスを固定することができるので、半導体装置の製造時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明者が検討した半導体装置の模式的な要部平面図である。
【図２】本発明者が検討した半導体装置の設計方法の１手法の説明図である。
【図３】本発明の一実施の形態である半導体装置を模式的に示す説明図である。
【図４】本発明の一実施の形態である半導体装置の半導体チップの一例の全体平面図である。
【図５】図４の領域Ｆの要部拡大平面図である。
【図６】本発明者が検討した半導体装置の半導体チップを模式的に示す説明図である。
【図７】本発明の一実施の形態である半導体装置の半導体チップを模式的に示す説明図である。
【図８】本発明の一実施の形態である半導体装置の要部平面図である。
【図９】本発明の一実施の形態である半導体装置の要部平面図である。
【図１０】図９のＹ１−Ｙ１線の断面図である。
【図１１】図９のＹ２−Ｙ２線の断面図である。
【図１２】図９のＹ３−Ｙ３線の断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部平面図である。
【図１４】本発明の他の実施の形態であるＳＲＡＭモジュールを有する半導体装置を模式的に示した説明図である。
【図１５】図１４のＳＲＡＭモジュールのメモリセルの回路構成の一例を示す回路図である。
【図１６】本発明の他の実施の形態である半導体装置の要部を模式的に示す説明図である。
【図１７】基板バイアス電源を有効にするか無効にするかを決めるときの指標を示す説明図である。
【図１８】本発明の他の実施の形態である半導体装置を模式的に示した説明図である。
【図１９】本発明の他の実施の形態である半導体装置の設計方法を説明する半導体基板の要部平面図である。
【図２０】本発明の他の実施の形態である半導体装置の設計方法を説明する半導体基板の要部平面図である。
【図２１】本発明の他の実施の形態である半導体装置の回路構成の模式的な説明図である。
【符号の説明】
１Ｓ 半導体基板
２Ｐ１，２Ｐ２ 半導体領域
２Ｎ１，２Ｎ２ 半導体領域
３Ｇ１，３Ｇ２ ゲート電極
４Ｎ 半導体領域
４Ｐ 半導体領域
５Ｎ 半導体領域
５Ｐ 半導体領域
６Ｐ１〜６Ｐ４ 半導体領域
６Ｎ１〜６Ｎ４ 半導体領域
７ 分離部
８ ゲート絶縁膜
９ キャップ絶縁膜
１０ サイドウォール
ＮＷ ｎウエル
ＰＷ ｐウエル
ＢＣ 回路セル
ＢＣＲ 回路セル列
ＭＣ マクロセル
ＳＷ スレーブスイッチ回路セル
Ｉ／Ｏ，Ｉ／Ｏｓ，Ｉ／Ｏｖ 入出力回路セル
Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐｓ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｓ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐｌ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｄ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｔ ｎチャネル型のＭＩＳ・ＦＥＴ
ＩＮＶ インバータ回路
ＮＤ ＮＡＮＤ回路
ＮＲ ＮＯＲ回路
Ｍ０ 配線
Ｍ１，Ｍ１ａ〜Ｍ１ｋ，Ｍ１ｍ，Ｍ１ｎ，Ｍ１ｐ，Ｍ１ｑ 配線
Ｍ２ａ〜Ｍ２ｋ，Ｍ２ｍ，Ｍ２ｎ，Ｍ２ｐ〜Ｍ２ｒ 配線
Ｍ３ａ〜Ｍ３ｆ 配線
Ｍｄｄ，Ｍｓｓ，Ｍｂｐ１，Ｍｂｐ２，Ｍｂｎ１，Ｍｂｎ２ 配線
Ｖｄｄ 電源電位
Ｖｓｓ 基準電位（電源電位）
Ｖｂｂ 基板バイアス系電位
Ｖｂｎ，Ｖｂｐ 基板バイアス電位
Ｖｂｃｎ，Ｖｂｃｐ 制御信号
ＣＴ１〜ＣＴ１０ コンタクトホール
ＴＨ１〜ＴＨ３４ スルーホール
ＣＡ１ 内部回路領域
ＣＡ２ 周辺回路領域
ＣＡ３ 周回配線領域
ＣＡ４ 入出力回路領域
ＣＡ５ 低しきい値領域
ＣＡ６ 高しきい値領域
ＭＳ 基板バイアス電源回路
ＥＳＤ 保護回路領域
ＯＢ 出力バッファ回路領域
ＩＢ 入力バッファ回路領域
ＬＳ１，ＬＳ２ レベルシフタ回路領域
ＳＲＭ ＳＲＡＭモジュール
ＳＭＣ メモリセル
ＭＣＡ，ＭＣＡ２ メモリセルアレイ
ＣＤ 行デコーダ回路領域
ＰＣ 間接周辺回路領域
ＲＤ 列デコーダ回路領域
ＳＡ センスアンプ回路領域
ＤＢ データバッファ回路領域
Ｉ／Ｏｍ 入出力回路セル
ＩＶＣ 割込制御回路
ＶＢＢＣ 基板バイアス制御回路
ＣＬＫ クロック発生回路
ＵＬＣ 他の制御回路
ＣＰＵ 中央演算処理回路
ＲＯＭ ロムモジュール
ＳＲＭ１ 第１のＳＲＡＭモジュール
Ｄ／Ａ デジタル・トゥ・アナログ回路
ＤＭＡＣ ＤＭＡコントローラ
Ａ／Ｄ アナログ・トゥ・デジタル回路
ＳＲＭ２ 第２のＳＲＡＭモジュール
ＢＵＳ アドレス／データバス配線
ＣＯＳ 制御信号配線
ＣＣ 制御回路
ＭＭ メモリモジュール
ＭＭＣ メモリ制御回路
ＣＯＣ 接続セル
ＭＳＷ マスタースイッチ
ＰＳＣ 電源スイッチコントローラ
ＣＭ１〜ＣＭ５ 回路モジュール
ＰＳＷ１〜ＰＳＷ５ 電源スイッチ
Claims (27)
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の回路セル、前記複数の回路セルに電源電位である第１電位を供給する第１配線、前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、前記スイッチの動作を制御するための信号を供給する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を前記複数の回路セルの半導体基板領域に供給する第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記スイッチの機能を無効とし、かつ、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線を前記第１配線と接続する工程。 - 請求項１記載の半導体装置の製造方法において、前記複数の回路セルの各々の前記半導体基板領域は第１導電型の半導体基板領域と前記第１導電型に対して反対の導電型の第２導電型の半導体基板領域とを有し、前記スイッチはｐチャネル型の電界効果トランジスタとｎチャネル型の電界効果トランジスタとを有し、前記第２配線は前記ｐチャネル型の電界効果トランジスタ用の第２配線とｎチャネル型の電界効果トランジスタ用の第２配線とを有し、前記第３配線は前記第１導電型の半導体基板領域用と前記第２導電型の半導体基板領域用とを有していることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記第２配線および前記第３配線と前記第１配線とを内部回路領域内で接続することを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記第２配線および前記第３配線と前記第１配線とを周辺回路領域内で接続することを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記複数の回路セルにメモリセル、論理ゲートまたは入出力回路が形成されていることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記複数の回路セルのうち、前記第３電位を供給する必要のない第１回路セル群と、前記第３電位を供給する必要のある第２回路セル群とで前記第２、第３配線を分離する工程を有し、前記（ｂ）工程は前記第１回路セル群に接続されている第２、第３配線に対して行うことを特徴とする半導体装置の製造方法。
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の回路セル、前記複数の回路セルに電源電位である第１電位を供給する第１配線、前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、前記スイッチの動作を制御するための信号を供給する配線であって前記第１配線に交差する部分を有する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を供給する配線であって前記第１配線に交差する部分を有し、前記複数の回路セルの各々の半導体基板領域に接続された第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記スイッチの機能を無効とし、かつ、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線を前記第１配線との交点で第１配線と接続し、かつ、前記第３配線を前記第１配線との交点で第１配線と接続する工程。 - 請求項７記載の半導体装置の製造方法において、前記第２配線および前記第３配線と前記第１配線とを内部回路領域内で接続することを特徴とする半導体装置の製造方法。
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）内部回路領域、前記内部回路領域に配置された複数の回路セル、前記複数の回路セルに電源電位である第１電位を供給する第１配線、前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換える第１スイッチ、前記内部回路の周囲に配置された複数の入出力回路セル、前記複数の入出力回路セルの各々に配置され、その入出力回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換える第２スイッチ、前記第１、第２スイッチの動作を制御するための信号を供給する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を供給する配線であって前記複数の回路セルおよび前記複数の入出力回路セルの各々の半導体基板領域に接続された第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記第１、第２スイッチの機能を無効とし、かつ、前記複数の回路セルおよび前記複数の入出力回路セルの各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線を前記第１配線と接続する工程。 - 請求項９記載の半導体装置の製造方法において、前記第２配線および前記第３配線と前記第１配線とを周辺回路領域内で接続することを特徴とする半導体装置の製造方法。
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の回路セル、前記複数の回路セルに電源電位である第１電位を供給する第１配線、前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、前記スイッチの動作を制御するための信号を供給する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を前記複数の回路セルの半導体基板領域に供給する第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記複数の回路セルのうち、前記第３電位を供給する必要のない第１回路セル群と、前記第３電位を供給する必要のある第２回路セル群とで前記第２、第３配線を分離する工程、
（ｃ）前記第１回路セル群に対する前記スイッチの機能を無効とし、かつ、前記第１回路セル群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１回路セル群に接続されている第２配線および前記第３配線を前記第１配線と接続する工程。 - 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の電界効果トランジスタ、前記複数の電界効果トランジスタに電源電位である第１電位を供給する第１配線、前記複数の電界効果トランジスタの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、前記スイッチの動作を制御するための信号を供給する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を前記複数の電界効果トランジスタの半導体基板領域に供給する第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記複数の電界効果トランジスタのうち、前記第３電位を供給する必要のない第１電界効果トランジスタ群と、前記第３電位を供給する必要のある第２電界効果トランジスタ群とで前記第２、第３配線を分離する工程、
（ｃ）前記第１電界効果トランジスタ群に対する前記スイッチの機能を無効とし、かつ、前記第１電界効果トランジスタ群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１電界効果トランジスタ群に接続されている第２配線および前記第３配線を前記第１配線と接続する工程。 - 請求項１２記載の半導体装置の製造方法において、前記第２電界効果トランジスタ群は、前記第１電界効果トランジスタ群よりも、しきい値が低いことを特徴とする半導体装置の製造方法。
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の回路セル、前記複数の回路セルに電源電位である第１電位を供給する第１配線、前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、前記スイッチの動作を制御するための信号を供給する第２配線、前記第１電位もしくは第１電位よりも高い第３電位を前記複数の回路セルの半導体基板領域に供給する第３配線を有する半導体装置の設計データを用意する工程、
（ｂ）前記スイッチの機能を無効とし、かつ、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線を前記第１配線と接続する情報を有する接続セルを、前記スイッチに代えて配置する工程。 - 請求項１４記載の半導体装置の製造方法において、前記接続セルを内部回路領域内で配置することを特徴とする半導体装置の製造方法。
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）複数の回路部、前記複数の回路部の各々に接続され、その各々の回路部に電源電位を供給する、しないを切り換える複数の電源スイッチ、前記複数の電源スイッチの動作を制御する電源スイッチ制御手段を有する半導体装置の設計データを用意する工程、
（ｂ）前記複数の回路部のうち、常に動作させたい回路部に接続された電源スイッチを、前記電源スイッチ制御手段から切り離す工程、
（ｃ）前記常に動作させたい回路部に接続された電源スイッチの入力を電源電位に固定する工程。 - 以下の構成を有することを特徴とする半導体装置；
（ａ）複数の回路セル、
（ｂ）前記複数の回路セルに電源電位である第１電位を供給する第１配線、
（ｃ）前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、
（ｄ）前記スイッチの動作を制御するための信号を供給する第２配線、
（ｅ）前記第１電位もしくは第１電位よりも高い第３電位を前記複数の回路セルの半導体基板領域に供給する第３配線、
（ｆ）前記複数の回路セルであって、前記第３電位を供給する必要のない第１回路セル群、
（ｇ）前記第１回路セル群用の前記第２配線、
（ｈ）前記第１回路セル群用の前記第３配線、
（ｉ）前記複数の回路セルであって、前記第３電位を供給する必要のある第２回路セル群、
（ｊ）前記第２回路セル群用の前記第２配線、
（ｋ）前記第２回路セル群用の前記第３配線、
（ｌ）前記第１回路セル群に対する前記スイッチの機能を無効とし、かつ、前記第１回路セル群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１回路セル群用の前記第２配線および前記第３配線を前記第１配線と接続する接続部。 - 以下の構成を有することを特徴とする半導体装置；
（ａ）複数の電界効果トランジスタ、
（ｂ）前記複数の電界効果トランジスタに電源電位である第１電位を供給する第１配線、
（ｃ）前記複数の電界効果トランジスタの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチ、
（ｄ）前記スイッチの動作を制御するための信号を供給する第２配線、
（ｅ）前記第１電位もしくは第１電位よりも高い第３電位を前記複数の電界効果トランジスタの半導体基板領域に供給する第３配線、
（ｆ）前記複数の電界効果トランジスタであって、前記第３電位を供給する必要のない第１電界効果トランジスタ群、
（ｇ）前記第１電界効果トランジスタ群用の前記第２配線、
（ｈ）前記第１電界効果トランジスタ群用の前記第３配線、
（ｉ）前記複数の電界効果トランジスタであって、前記第３電位を供給する必要のある第２電界効果トランジスタ群、
（ｊ）前記第２電界効果トランジスタ群用の前記第２配線、
（ｋ）前記第２電界効果トランジスタ群用の前記第３配線、
（ｌ）前記第１電界効果トランジスタ群に対する前記スイッチの機能を無効とし、かつ、前記第１電界効果トランジスタ群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１電界効果トランジスタ群用の前記第２配線および前記第３配線を前記第１配線と接続する接続部。 - 複数の回路セルと、
前記複数の回路セルに電源電位を供給する第１配線と、
前記複数の回路セルの半導体基板領域に対して電位を供給する給電セルと、
前記給電セルの動作を制御するための信号を供給する第２配線と、
前記第１電位を前記複数の回路セルの半導体基板領域に供給する第３配線と、
を有する半導体装置であって、
前記給電セルの機能が、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線を前記第１配線と電気的に接続されていることを特徴とする半導体装置。 - 請求項１９記載の半導体装置において、前記第２配線および前記第３配線と前記第１配線とを内部回路領域内で接続することを特徴とする半導体装置。
- 請求項１９記載の半導体装置において、前記第２配線および前記第３配線と前記第１配線とを周辺回路領域内で接続することを特徴とする半導体装置。
- 複数の回路セルと、
前記複数の回路セルに電源電位を供給する第１配線と、
前記複数の回路セルの半導体基板領域に対して電位を供給する給電セルと、
前記給電セルの動作を制御するための信号を供給する配線であって前記第１配線に交差する部分を有する第２配線と、
前記第１電位を供給する配線であって前記第１配線に交差する部分を有し、前記複数の回路セルの各々の半導体基板領域に接続された第３配線と、
を有する半導体装置であって、
前記給電セルの機能が、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線を前記第１配線との交点で第１配線と接続し、かつ、前記第３配線を前記第１配線との交点で第１配線と電気的に接続されていることを特徴とする半導体装置。 - 内部回路領域と、
前記内部回路領域に配置された複数の回路セルと、
前記複数の回路セルに電源電位を供給する第１配線と、
前記複数の回路セルの半導体基板領域に対して電位を供給する第１給電セルと、
前記内部回路の周囲に配置された複数の入出力回路セルと、
前記複数の入出力回路セルの各々に配置され、その入出力回路セルの半導体基板領域に対して電位を供給する第２給電セルと、
前記第１、第２給電セルの動作を制御するための信号を供給する第２配線と、
前記第１電位を供給する配線であって前記複数の回路セルおよび前記複数の入出力回路セルの各々の半導体基板領域に接続された第３配線と、
を有する半導体装置であって、
前記第１、第２給電セルの機能が、前記複数の回路セルおよび前記複数の入出力回路セルの各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線を前記第１配線に電気的に接続されていることを特徴とする半導体装置。 - 複数の回路セルと、
前記複数の回路セルに電源電位を供給する第１配線と、
前記複数の回路セルの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチと、
前記スイッチの動作を制御するための信号を供給する第２配線と、
前記第１電位を前記複数の回路セルの半導体基板領域に供給する第３配線と、
を有する半導体装置であって、
前記複数の回路セルのうち、前記第１電位を供給する必要のない第１回路セル群と、前記第１電位を供給する必要のある第２回路セル群とで前記第２、第３配線とが分離され、
前記第１回路セル群に対する前記スイッチの機能が、前記第１回路セル群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１回路セル群に接続されている第２配線および前記第３配線が前記第１配線に電気的に接続されていることを特徴とする半導体装置。 - 複数の電界効果トランジスタと、
前記複数の電界効果トランジスタに電源電位を供給する第１配線と、
前記複数の電界効果トランジスタの半導体基板領域に対して第１電位を供給する、しないを切り換えるスイッチと、
前記スイッチの動作を制御するための信号を供給する第２配線と、
前記第１電位を前記複数の電界効果トランジスタの半導体基板領域に供給する第３配線と、
を有する半導体装置であって、
前記複数の電界効果トランジスタのうち、前記第１電位を供給する必要のない第１電界効果トランジスタ群と、前記第１電位を供給する必要のある第２電界効果トランジスタ群とで前記第２、第３配線とが分離され、
前記第１電界効果トランジスタ群に対する前記スイッチの機能を無効とし、かつ、前記第１電界効果トランジスタ群の各々の半導体基板領域への供給電位が前記電源電位に固定されるように、前記第１電界効果トランジスタ群に接続されている第２配線および前記第３配線が前記第１配線に接続されていることを特徴とする半導体装置。 - 複数の回路セルと、
前記複数の回路セルに電源電位を供給する第１配線と、
前記複数の回路セルの半導体基板領域に対して第１電位を供給する接続セルと、
前記接続セルに前記第１電位を供給する第２配線と、
前記第１電位を前記複数の回路セルの半導体基板領域に供給する第３配線と、
を有する半導体装置であって、
前記接続セルは、前記複数の回路セルの半導体基板領域への供給電位が前記電源電位に固定されるように、前記第２配線および前記第３配線とを前記第１配線に接続することを特徴とする半導体装置。 - 複数の回路部と、
前記複数の回路部の各々に接続され、その各々の回路部に電源電位を供給する、しないを切り換える複数の電源スイッチと、
前記複数の電源スイッチの動作を制御する電源スイッチ制御手段と、
を有する半導体装置であって、
前記複数の回路部は、常に動作させたい回路部に接続された電源スイッチを、前記電源スイッチ制御手段から切り離され、
前記常に動作させたい回路部に接続された電源スイッチの入力を電源電位に固定されることを特徴とする半導体装置。
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