TWI305413B

TWI305413B - A method of manufacturing a semiconductor device and a semiconductor device

Info

Publication number: TWI305413B
Application number: TW092129641A
Authority: TW
Inventors: Hiroyuki Ikeda; Toshio Yamada
Original assignee: Renesas Tech Corp
Priority date: 2002-10-30
Filing date: 2003-10-24
Publication date: 2009-01-11
Also published as: US20040157378A1; CN1299351C; TW200409342A; JP2004152975A; US20060214721A1; US7073147B2; CN1512563A; US20080258177A1; KR20040038769A

Description

1305413 玖、發明說明：【發明所屬之技術領域】本發月係關於半導體裝置之製造方法及半導體裝置技術 ’特別係關於可有效適用於半導體裝置之設計方法之技術。【先前技術】次.x 3人所探討之半導體裝置之設計技術係關於在設ΐ-貝料中具有基板偏壓電路之半導體裝置之設計技術。在神導體裝置之電路單元中，例如為謀求動作速度之提高，肩 =低臨限值電壓之電路單元存在，但相對於其降低臨限益私£《礼’有時會發生漏電流，導致耗電力之增大及髮 :時《熱暴增。上述基板偏壓電路係在希望抑制上述電超 —漏::時’利用對配置該電路單元之井區域施加特疋：：：提高上述電路單元之臨限值電壓，以抑制漏電流井區域：二2電路單元高速動作時，利用停止對上述之雷踗一㈣低臨限值電壓，以實現高速動作二:::？有°_電路之半導體裝置之基板偏壓電構成CMOS電路之一方…有f板购路係將配置有源娘由第M 兒日日姐灸弟1井與高電位側之第I電源&由罘1開關電晶體連、 ⑽電路之他方電晶體之第二：面’將配置有構成經由第2開關電晶髀〜基準電位側之第2電源驗時，將第丨之電位至第丨、第2共 &断电，由外部供應適於試驗方面，在半導4:之:::::流引起之熱暴增，另- 動作時’將第b第2電晶體通

88525.DOC 1305413 甩，連接第1、第2井與第1、第2電源，以防止動作速度之 k動及閂鎖超載等（例如參照專利文獻1)。【專利文獻1】日本特願平9-521146號（優先權主張案號特願平 7-3丨5459號、國際公開案號：PCT/W097/21247號之第15 頁-第20頁、圖丨—圖5) 但，本發明人在上述半導體裝置之設計技術中，發現有以下之問題。即，在欲承襲設計資料中具有基板偏壓電路之半導體裝置而設計局部地或全體地不需要基板偏壓電路之其他半導體裝置時，為了固定基板偏壓，有必要在半導體晶片之廣範圍之區域及不使用基板偏壓電路之電路單元内重新進行配線電路圖之設計’故會延長半導體裝置之設計時間，且需要重新進行大幅之電路修正，故設計後，必須重新進行半導體裝置之各電路之評估，延長評估時間，此等之結果 :半導體裝置之TAT(T職AroundTime;執行過程時間）會變長。本發明之目的係關於可提供無需花費時間，_可固定基板偏壓之技術。本發明之前述及其他目的與新穎之特徵可由本專利說明書之說明及附圖獲得更明確之瞭解。【發明内容】本案所揭示之發明中，較具有代表性單說明如下：之發明之概要可簡

88525.DOC 1305413 即，本發明在欲承襲設計資料中具有基板偏壓電路之半導體裝置而設計局部地或全體地不需要基板偏壓電路之其他半導體裝置之際，使切換是否將前述基板偏壓施加至不需要基板偏壓電路之電路區域之開關成為無效，且變更配線之一部分，以便將電源電壓施加至不需要基板偏壓電路之電路區域。【實施方式】又’在以下之實施形態中’基於說明上的方便，認為有其必要時，將某些部分分割成多數段落或實施形態加以說明’但除非有特別明示，該等部分彼此均_所關聯，其一方屬於他方之一部分或全部之變形例、詳細說明或補充說明之關係。又，在以下之實施形態中，提及元件之數等 (含個數、數值'量、範圍等）時，除非有特別明示及原理上顯然被限定於特定之數之情形等㈣，均不限定於該特足之數，而可適用於特定之數以上或以下之數。另外，在以下之實施形態中’其構成元件(含元件步驟等)除非有特別明示之情形及原理上顯屬必要之情形等以外，當然未必全屬必要。同ί里’在以下之實施形態中，提及構成元件等之形狀、關係位置等之時，除非有特別明示及原理上顯然 J 5 Μ形等以外’均應包含實質上近似或類似於該形狀等：此在有關上述數值及範圍上亦同。以了，依據圖式詳細說明本發明之實施形能。心、又在忒明本實施形態用之所圖中，對於具有同—機能之構件，僅附以同—號碼予以、而省略其重硬〈說明。又’在本實施形態中，場效

88525.DOC 1305413 電晶體之 MIS · FET(包含 MOS · FET : Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體）作為下屬概念元件）簡稱MIS，p通道型之MIS .FET簡稱pMIS，η通道型之MIS · FET簡稱nMIS。 (實施形態1) 圖1係以模式表示本發明人所探討之半導體裝置之要部平面圖。在此，係顯示需要基板偏壓電路之情形之例。在半導體基板（以下稱基板）1S之主面配置有多數之電路單元8(：、配線]^1&〜]^1丨、]^2&〜]^2£、從屬;開關電路單元 (以下稱開關電路單元）SW。電路單元BC係雇成半導體裝置之内部電路之單元。在此，為方便起見，將沿著圖1之左右方向（X方向；第1方向）排列配置之多數電路單元BC之一群稱為電路單元行。在基板1S之主面，沿著圖1之上下方向（Y 方向；第2方向）配置多數段之此種電路單元行。在各電路單元BC形成有例如反相器INV等之基本的閘電路。反相器 INV具有串聯連接於配線Mlb、Mli間之pMISQp與nMISQn 。pMISQp係被配置於η井NW，nMISQn係被配置於卩井卩\¥。上述配線（第1配線）Mia、Mlb、Mli、M2c、M2d係驅動半導體裝置之内部電路用之電源配線。配線Mlb、M2d係供應相對較高之電源電位Vdd用之電源配線，配線Mia、 Mli、M2c係供應相對較低之電源電位（以下稱基準電位以資區別）Vss用之電源配線。電源電位Vdd例如為1.5V程度，基準電位Vss例如為接地電位之0(零）V。配線Mia、Mlb、 Mli係形成於第1配線層。在此，係表示在配線Mia、Mlb

88525.DOC 1305413 、Μ 1 i中沿著x方向之配線通道延伸之部分。電源電位Vdd 供應用之配線Mlb、與基準電位Vss供應用之配線Mia、Mli 係夾著上述電路單元行而配置於其上下。上述配線M2c、 M2d係形成於第2配線層。在此，係表示在配線M2c、M2d 中沿著Y方向之配線通道延伸之部分。而，配線Μ 2 c、Μ 2 d 係被配置成對上述配線Mia、Mlb、Mli交叉（正交）之狀態。上述配線（第3配線）M2a、M2e係分別供應基板偏壓電位 Vbn、Vbp用之電源配線。基板偏壓電位Vbn例如為1.5V程度，供應基板偏壓電位Vbp例如為3V程度；。上述配線（第2 配線）M2b、M2f係分別供應控制開關電路簞元之開關通電、斷電用之控制信號Vbcn、Vbcp用之信號配線。控制信號 Vbcn之電位例如為1.5 V程度，控制信號Vbcp之電位例如為 0(零）V。此配線M2a、M2e、M2b、M2f^、形成於第2配線層。在此，係表示在配線M2a、M2e、M2b、M2f中沿著Y方向之配線通道延伸之部分。配線M2a、M2e、M2b、M2f係夾著配線M2c、M2d而被配置於其左右。又，在實施形態 (不含實施形態3、4)之說明所使用之圖中，顯示電源電位 Vdd、基準電位Vss、基板偏壓電位Vbn、Vbp、控制信號 Vbcn、Vbcp之配線彼此即使在圖中未連接，也會在半導體晶片中之一處電性連接。上述開關電路單元SW係構成切換是否將基板偏壓施加至配置上述電路單元之η井NW及p井PW之開關電路之單元。此開關電路單元SW具有pMISQps及nMISQns。pMISQps 具有源極及汲極用之p型半導體區域2P1、2P2、與閘極3G1 88525.DOC -10- 1305413 ，係被配置於η井NW。p型半導體區域2P卜2P2例如將硼（B) 導入η井NW。一方之半導體區域2P1經由接觸孔CT1電性連接於配線Μ1 c。此配線Μ1 c再經由通孔ΤΗ 1電性連接於上述配線M2d。他方之半導體區域2Ρ2經由接觸孔CT2電性連接於配線（第3配線）Mle。此配線Mle經由通孔TH2電性連接於配線Μ 2 e，另一方面，經由通孔C T 3電性連接於配置於開關電路單元SW及電路單元BC之各電路單元之n+型半導體區域4N，通過此區域電性連接於η井NW。閘極3G1電性連接於配線Μ1 d。此配線Μ 1 d經由通孔ΤΗ3電丨f生連接於上述配線M2f。使此種pMISQps斷電時，基板偏壓電位Vbp會被施加至η井NW，故可提高各電路單元BC之pMISQp之臨限值電壓，抑制pMISQp之源極及汲極間之漏電流。其結果，可抑制耗電力之增大’且抑制試驗時之漏電流引起之熱暴增。另一方面，使此種pMISQps通電時，電源電位Vdd會被施加至η井NW，故可降低各電路單元BC之pMISQp之臨限值電壓，提高pMISQp之動作速度。上述nMISQns具有源極及汲極用之η型半導體區域2N1、 2Ν2、與閘極3G2，係被配置於ρ井PW。η型半導體區域2Ν1 、2Ν2例如將磷（Ρ)或坤（As)導入ρ井PW。一方之半導體區域2N1經由接觸孔CT4電性連接於配線（第3配線）Μ1 f。此配線M If經由通孔TH4電性連接於配線M2a，另一方面，經由接觸孔CT5電性連接於配置於開關電路單元SW及電路單元BC之各電路單元之p+型半導體區域4P，通過此區域電性連接於ρ井PW。他方之半導體區域2N2經由接觸孔CT6電性

88525.DOC 1305413 連接於配線Μ1 h。此配線Μ1 h再經由通孔TH5電性連接於配線Μ2c。閘極3 G2電性連接於配線Μ1 g。配線Μ1 g經由通孔 TH6電性連接於上述配線M2b。使此種nMISQns斷電時，基板偏壓電位Vbn會被施加至p井PW，故可提高各電路單元 BC之nMISQn之臨限值電塵，抑制nMISQn之源極及没極間之漏電流。其結果，可抑制耗電力之增大，且抑制試驗時之漏電流引起之熱暴增。另一方面，使此種nMISQns通電時，電源電位Vss會被施加至p井PW，故可降低各電路單元 BC之nMISQn之臨限值電壓，提高nMISQn冬動作速度。又，上述配線Mlc〜Mlh係形成於第1配線層之配線，沿著X方向延伸形成。而，在半導體裝置之設計中，採行承襲特定之半導體裝置之設計資料之一部分或大半部分而設計下一代半導體裝置之情形相當地多。但，在該情形下，有時局部地或全體地不需要基板偏壓電路。在該情形下5作為1種方法，如圖 2所示，有除去構成基板偏壓電路之區域A、B所示之配線 M2a、M2b、M2e、M2f及區域C之開關電路單元SW，並在各電路單元BC追加區域D之配線之方法。但，採用此方法時，與由最初就全部重新設計之情形相比，雖可在較短時間内進行設計，但因必須施行消除區域A、B之配線電路圖之重新設計及必須施行消除區域C之設計變更，而且尚需對高達700〜1200個電路單元BC追加配線，故半導體裝置之設計時間變長。又，因在各電路單元BC施行追加配線之大幅度之電路修正，電氣的特性也會隨著大幅改變，故設計 88525.DOC -12- 1305413 後必須重新施行半導體裝置之各電路之評估，評估時間也會延長，其結果，半導體裝置之TAT (Turn Around Time ; 執行過程時間）會變長。因此，在本實施形態中，在欲承襲特定之半導體裝置之設計資料而設計其他半導體裝置之際，使基板偏壓電路保持原狀而在半導體裝置動作時，處於不施行開關電路單元 SW之通電•斷電之無效狀態（一直保持通電狀態或斷電狀態），且變更配線連接之一部分，以便固定對電路單元BC 之η井NWL及p井PWL之供電電壓。圖3係奏示其具體例，對圖1變更之部分僅區域Ε之部分而已。即' 將配線M2f與配線Mia經由其交點之通孔TH7電性連接，藉以將基準電位Vss施加至開關電路單元之pMISQps之閘極3G1，故 pMISQps經常處於通電狀態，而使開關動作無效化。又，將配線M2b與配線Μ1 g經由其交點之通孔TH8電性連接，藉以將電源電位Vdd施加至開關電路單元之nMISQns之閘極 3G2，故nMISQns經常處於通電狀態，而使開關動作無效化。又，將配線M2e與配線Μ1 b經由其交點之通孔TH9電性連接，藉以將電源電位Vdd施加至配線Μ1 e，故將各電路單元 BC之η井NW固定於電源電位Vdd。又，將配線M2a與配線 Ml a經由其交點之通孔TH10電性連接，藉以將基準電位 Vss施加至配線MIf，故將各電路單元B之p井PW固定於基準電位Vss。如此，在本實施形態中，無需修正電路及配線之電路圖，而只要利用通孔（連接孔）TH7〜TH10之配置，即可使開關電路單元SW之開關動作無效化，且將各電路單元 88525.DOC -13 - 1305413 BC之η井NW及p井PW固定於電源電位。上述圖2所說明之設計方法之情形，其設計變更需要2週程度之時間，但依據本實施形態，只要在1個單元程式庫中即可予以設計，且無需設計新的單元程式庫，故設計變更幾乎不需要花費時間。因此，可達成半導體裝置之設計之QTAT(Quick Turn Around Time ;快執行過程時間）。又，因無需施行在各電路單元BC之配線修正，故也無必要施行各電路單元BC之電路評估。因此，可直接承襲前一代之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短_間製造出新一代之半導體裝置。 ’ 其次，利用圖4〜圖13說明本實施形態之半導體裝置之更具體的一例。圖4係表示構成本實施形態之半導體裝置之半導體晶片1C之全體平面圖之一例。又，圖5係表示圖4之區域F之要部放大平面圖。本實施形態之半導體裝置例如係PDA(Personal Digital Assistants ;個人數位助理）、行動電話、數位攝影機或個人電腦等電子裝置所使用之通用1C或ASIC(Application SpeciHc 1C ;特殊應用1C)等電子零件。在構成此半導體裝置之平面四角形之半導體晶片1C之中央配置平面四角形之内部電路區域CA1。在内部電路區域CA1配置多數巨集單元MC。各巨集單元MC如圖5所示以沿著X方向及Y方向全面鋪設方式配置多數電路單元行BCR。在各電路單元行 BCR如上所述沿著X方向排列配置多數電路單元。又，在各電路單元行BCR配置有開關電路單元SW。利用此種電路 88525.DOC -14- 1305413 路單元行BCR之電路單元BC之連接，可在各巨集單元MC 形成例如DSP(Digital Signal Processor;數位訊號處理器）等邏輯電路、或例如RAM( Random Access Memory ;隨機存取記憶體）、或ROM(Read Only Memory :唯讀記憶體）等記憶體電路。内部電路區域CA1内之多數處理器等可一面同時分擔多數指令或資料，一面並行處理，以提高處理能力，並可即時高速處理影像處理等所希望之處理。在圖4之内部電路區域CA1之外周至半導體晶片1C之外周之間配置有週邊電路區域C A2。在週邊熏路區域C A2，以包圍内部電路區域CA1之外周方式配置配線RM1、RM2 。配線RM1、RM2係内部電路用之周圍配線，其中，配線 RM1如圖5所示具有基板偏壓電路用之配線M3a、M3b、M3e 、Μ 3 f。配線Μ 3 a係電性連接於上述配線Μ 2 a之配線，被施加上述基板偏壓電位Vbn。配線M3b係電性連接於上述配線 M2b之配線，被施加上述控制信號Vbcn。配線M3e係電性連接於上述配線M2e之配線，被施加上述基板偏壓電位Vbp 。配線M3f係電性連接於上述配線M2f之配線，被施加上述控制信號Vbcp。另一方面，上述配線RM2具有電源用之配線M3 c、M3 d 〇酉己線M3 c係電性連接於上述配線M2c之酉己線，被施加上述電源電位Vss。配線M3d係電性連接於上述配線M2d之配線，被施加上述電源電位Vdd。配線M3a〜配線 M3f係形成於比上述配線M2a〜配線M2f更上層之第3配線層。又，在圖4之週邊電路區域CA2，在配線RM1、RM2之外周，沿著半導體晶片1 C之外周排列配置多數輸出入電路 88525.DOC -15- 1305413 單元I/O。輸出入電路單元I/O分為信號用輸出入電路單元 I/Os與電源用輸出入電路單元I/OV，在信號用輸出入電路單元I/Os，例如除了輸入電路、輸出電路或輸出入雙向電路外，形成有靜電破壞防止用之保護電路等各種介面電路。在此輸出入電路單元I/O之區域配置基板偏壓電源電路。另外，在圖4之週邊電路區域CA2，在上述輸出入電路單元 I/O之外周，沿著半導體晶片1C之外周排列配置多數之墊 PD。墊PD具有信號用之墊與電源用之墊。墊PD依照上述各輸出入電路單元I/O被配置。在信號用轔出入電路單元 I/Os配置信號用之墊PD，在電源用輸出入電路單元I/Ov配置電源用之墊PD。也可將墊PD配置成交錯狀，藉此可利用較小面積配置更多之墊PD，故可實現需要多接腳之半導體裝置之小型化。其次，圖6係以模式顯示使用基板偏壓電路時之半導體晶片1C。符號Vbb係表示總稱上述基板偏壓電位Vbn、Vbp及控制信號Vbcn、Vbcp之基板偏壓系電位。符號MS係表示基板偏壓電源電路。基板偏壓電源電路MS係經由配線RM2 、：RM1電性連接於開關電路單元SW。又，供應基板偏壓控制信號之輸出入電路單元I/O係經由配線RM1電性連接於開關電路單元SW。因此，可控制是否將基板偏壓施加至電路單元BC(參照圖6之區域G)。另一方面，圖7係以模式顯示全體地不使用基板偏壓電路時之半導體晶片1C。與圖6相比，不同之處在於圖7中，基板偏壓電源電路MS並未連接於配線RM2、RM1。又，配線 88525.DOC -16- 1305413 RM1並未連接於開關電路單元S W。開關電路單元S W連接電源電位Vdd及基準電位Vss用之配線RM2，可將各電路單元BC及輸出入電路單元I/O之基板電位固定於電源電位 Vdd及基準電位Vss(參照圖7之區域G)。此時，可不需要基板偏遂電源電路。由於構成基板偏壓電源電路M S之ΜIS係使用高耐壓系且閘極絕緣膜相對較厚之MIS，故漏電流較少。又，在全體地不使用基板偏壓電路之半導體裝置之情形，可由全體之電路切離上述基板偏壓電源電路，故可降半導體裝置之耗電力。；其次，圖8係表示不使用基板偏壓電路之情形之圖7之設計變更方法之具體例。符號C A3係表示内部電路用之周圍配線區域，符號CA4係表示輸出入電路區域。首先，有關利用本實施形態之區域E之配線連接之設計變更部分與前述之情形相同。配線M2a經由通孔TH11電性連接於配線M3 a，配線M2b經由通孔ΤΗ 12電性連接於配線 Μ 3 b，配線Μ 2 c經由通孔Τ Η1 3電性連接於配線Μ 3 c，配線 M2d經由通孔ΤΗ14電性連接於配線M3d，配線M2e經由通孔TH15電性連接於配線M3e，配線M2f經由通孔TH16電性連接於配線M3 f。利用此種配線連接，可將内部電路區域 CA1之電路單元行之基板電位及週邊電路區域CA2之輸出入電路單元I/O之基板電位固定於電源電位Vdd及基準電位Vss。依據本實施形態，如上所述，由於幾乎無花費在設計變更之時間，故可達成半導體裝置之設計之QTAT。又，因無需施行在各電路單元BC之配線修正及在輸出入電路 88525.DOC -17- 1305413 單元I/O之配線修正，故也無必要施行各電路單元BC及輸出入電路單元I/O之電路評估。因此，可直接承襲前一代之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短時間製造出新一代之半導體裝置。其次，利用本實施形態之區域Η之配線連接之設計變更之趣旨與上述區域Ε所示之配線連接相同，係表示在上述輸出入電路單元I/O之區域，將基板偏壓系電位Vbb固定於電源電位Vdd及基準電位Vss之情形。配線M3g〜M3n係表示輸出入電路用之周圍配線，係以包圍上述内部電路區域 CA1方式，沿著半導體晶片1C之外周延伸而被配置。在此，配線Μ3 g~M3 η例如係形成於第3配線層。配線Μ3 g原本是被施加控制信號Vbcn之配線。配線M3h原本是被施加基板偏壓電位Vbn之配線。配線M3i原本是被施加控制信號Vbcn 之配線。配線M3j原本是被施加基板偏壓電位Vbp之配線。又，配線M3k〜M3n係分別被施加基準電位Vss、電源電位 Vdd、基準電位Vssl及電源電位Vcc之配線。其中，最外周之配線M3n、M3m係3.3V系之電源配線，電源電位Vcc係設定於例如3.3V程度，基準電位Vssl係設定於例如接地電位之0(零）V。在此，在本實施形態中，原本利用將控制信號 Vbcn用之配線M3g經由通孔TH17連接於配線M2g，再將配線M2g經由通孔TH1 8電性連接於配線M3d，而固定於電源電位Vdd。又，原本利用將基板偏壓電位Vbn用之配線M3h 經由通孔ΤΗ 1 9連接於配線M2h，再將配線M2h經由通孔 TH20電性連接於配線M3c，而固定於基準電位Vss。又， 88525.DOC -18- 1305413 原本利用將控制信號Vbcp用之配線M3i經由通孔TH21連接於配線M2i，再將配線M2i經由通孔TH22電性連接於配線M3c，而固定於基準電位Vss。又，原本利用將基板偏壓電位Vbp用之配線M3j經由通孔TH23連接於配線M2j，再將配線M2j經由通孔TH24電性連接於配線M3d，而固定於電源電位Vdd。如此，在本實施形態中，將配線電路途之修正抑制在最小限度，只要在區域Η之1處施行連接變更，即可將半導體晶片1C之内部電路區域CA1之全部電路單元 BC及全部輸出入電路單元I/O之基板電位ji]定於電源電位 Vdd及基準電位Vss。此時，設計所需時間乜可縮短至比重新施行半導體裝置之全部設計之情形更短，故可達成半導體裝置之設計之QTAT。又，因無需施行在各電路單元BC 及輸出入電路單元I/O之配線修正，故也無必要施行各電路單元BC及輸出入電路單元I/O之電路評估。因此，可直接承襲前一代之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短時間製造出新一代之半導體裝置。但，在此雖僅在區域Η之1處施行連接變更，但也可分別在數處施行連接變更。因此，可使對基板1S(井）之供應電位保持穩定。又，也可利用將配置於週邊電路區域CA2之基板偏壓系電位Vbb用之配線M3g〜M3j電性連接於配置於週邊電路區域CA2之電源系之配線M31、M3k，固定上述電路單元BC 及輸出入電路單元I/O之基板電位。但，由於供應至輸出入電路單元I/O之電源電位係由配線M31、M3k供應，故將上述基板偏壓系電位Vbb用之配線M3g〜M3j連接於此配線 88525.DOC -19* 1305413 M31、M3k時，供應至輸出入電路單元I/O之電源電位有發生變動之疑慮，故最好限定於使用於無該疑慮之情形。又，在此，係顯示施行區域E、Η雙方之配線連接之情形。此係因為如此可提高半導體晶片1C之基板電位之穩定性之故。但，並非必須施行區域Ε、Η雙方之配線連接，僅施行其中一方之配線連接，也可固定基板電位。又，上述配線 M2g〜M2j例如係形成於第2配線層之配線，係以向Υ方向延伸之方式形成。其次，圖9係表示在圖8之内部電路區域厂人1之設計變更之具體例。此時，利用區域El、E2之配線{通孔）連接之設計變更之情形也與前述情形相同。配線Mlj、Mlk係將基板偏壓電位Vbn、Vbp供應至各電路單元BC之η井NW及p井 PW之配線，係形成於第1配線層，沿著X方向延伸形成。配線Μ1 j在與配線M2e交叉之部分通過通孔ΤΗ25而電性連接於配線M2e，另一方面，經由接觸孔CT7連接於n+半導體區域5N，電性連接於η井NW。在本實施形態中，利用將配線M2e經由通孔ΤΗ9連接於電源電位Vdd用之配線Mlb，藉以將電源電位Vdd供應至配線M2e，因此，可經由電性連接於此配線M2e之配線Μ1 j，將η井N W固定於電源電位Vdd 。又，配線Mlk在與配線M2a交叉之部分通過通孔TH26而電性連接於配線M2a，另一方面，經由接觸孔CT8連接於 p +半導體區域5 P，電性連接於p井P W。在本實施形態中，利用將配線M2a經由通孔TH10連接於基準電位Vss用之配線Mli，藉以將基準電位Vss供應至配線M2a，因此，可經 88525.DOC -20- 1305413 由電性連接於此配線M2a之配線Mlk，將各電路單元BC之p 井PW固定於基準電位Vss。另外，由於可將基板偏壓系電位Vbb用之配線M2a、M2b、M2e、M2f設定於電源電位Vdd 及基準電位Vss，故同一半導體晶片内之輸出入電路單元 I/O之基板電位也可固定於電源電位Vdd及基準電位Vss。如此，在本實施形態中，僅利用通孔TH9、Ί：Η10之配置，即可施行電路單元BC及輸出入電路單元I/O之基板電位之固定，故容易由需要基板偏壓電路之半導體裝置變更設計成為不需要基板偏壓電路之半導體裝置，輩可縮短半導體裝置之設計時間。又，因無需施行電路單元BC及輸出入電路單元I/O内之電路連接變更，故也無必要施行各電路單元及輸出入電路單元I/O之重新評估。因此，可直接承襲前一代之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短時間製造出新一代之半導體裝置。又，在圖9中，係例示在電路單元BC形成NAND電路ND 及NOR電路NR等閘電路之情形。NAND電路ND及NOR電路 NR例如分別具有2個pMISQpl、Qp2及2個nMISQnl、Qn2 。pMISQpl具有源極及汲極用之p型半導體區域6P1、6P2 、與閘極3G3，pMISQp2具有源極及汲極用之p型半導體區域6P3、6P4、與閘極3G4。又，nMISQnl具有源極及波極用之η型半導體區域6N1、6N2、與閘極3G3，nMISQn2具有源極及汲極用之η型半導體區域6N3、6N4、與閘極3G4。各電路係利用最下層之配線Μ0及接觸孔CT9、CT10之配置所形成。 88525.DOC -21 - 1305413 在此，利用圖10〜圖12說明圖9之縱構造之一例。圖1〇係表示圖9之Yl-Y1線之剖面圖，圖⑴系表示圖9之γ2_γ2線之剖面圖’圖12係表示圖9之渭3線之剖面圖。基板is例如係由p型矽（S〇單結晶所構成，其主面（元件彬成面）例如形成有溝形之分離部7。分離部7係在挖掘之溝内埋入氧化矽膜(Si02等)所形成。也可取代溝形之分離部7，而利用 LOCOS(L〇cal 0xidizati〇n 〇f siHc〇n: ♦局部氧化）法所形成之場絕緣膜來形成分離部。在此分離部7所規定之活性區域形成有上述pMISQps、QP1、Qp2&nMISpns、Qnl、Qn2 。pMISQps、Qpl、Qp2及nMISQns、Qnl、^n2除了上述構成以外，並在基板IS與閘極3G1〜3G4之間具有例如氧化矽膜等構成之閘極絕緣膜8。又，在閘極3G1〜3G4上形成有例如氧化矽膜等構成之間隙絕緣膜9。在閘極3G1〜3G4及其上之間隙絕緣膜9之側面形成有例如氧化矽膜等構成之側壁 10 〇在基板1S之主面上形成有配線層。配線層例如係呈現金屬鑲嵌配線構造。金屬鑲嵌配線構造係在形成於絕緣膜之溝或孔等之配線開口部内形成埋入配線之構造，例如係利用在形成上述配線開口部之絕緣膜上沉積導體膜後，利用化學機械研磨（CMP : Chemical Mechanical Polishing)法研磨等除去導體膜而僅在配線開口部内殘留該導體膜所形成。在此’係顯示上述配線層之一部分之絕緣膜11 a〜^ Η 、配線MO、Μ1及插塞PL 1。相對較薄之絕緣膜11 a、11 c、 11 e、11 g、11 i例如係由氮化矽膜所形成，相對較厚之絕緣 88525.DOC •22- 1305413 膜lib、lid、Uf、ilh例如係由氧化珍

a /肤尸斤形成。配線MO 及插基PL1例如具有在鎢（W)等形成乏戶道獅 ’ ，宁办成乏厚導體膜之外周（側面及展面）形成例如氮㈣（TlN)等形成之薄的屏障性導體膜《構造。又，配線⑷例如具有在銅（Cu)^彡成之厚奸膜之外周(側面及底面)形成例蝴Ta)、氮化叙叫= (叫或氮化欽（TlN)或選擇自此等之中之_以上之膜之蟲層膜等形成之薄的屏障性導體膜之構造。.除了最下層心上層以外，呈現以與第旧、線層之配線⑷同樣之銅線材料之構成。配線⑷係經由配線⑽而f性連接於基板 1 S 0 i 其久’圖13係表示在圖8之週邊電路區域ca2之設計變更之具體例。圖13之符號㈤係表示配置有臨限值電壓相對較低之MIS之低臨限值區域，符號㈤係表示配置有臨限值電壓相對較高之MIS之高臨限值區域。此時，利用區域Η之配線連接之設計變更之情形也血前述情形相同。利用在丨處之輪出入電路單元1/〇之區域，將基板偏壓系電位Vbb連接於電源電位Vdd用及基準電位Μ 用之配線’可將内部電路區域⑽之全部電路單元BC及週邊電路區域CA2之全部輸出人電料元⑻之基板偏恩系電位㈣固定於電源電位Vdd及基準電位vss。因此，容易由需要基板偏壓電路之半導體裝置變更設計成為不需要基板偏壓私路《半導體裳置’並可縮短半導體裝置之設計時 ’又目配線修正只要i處即可，無需施行電路單元此及輸出入電路單元1/0本身之連接變更，故也無必要施行各

88525.DOC -23- 1305413 電路單元BC及輸出入電路單元I/O之重新評估。因此，可直接承襲前一代之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短時間製造出新一代之半導體裝置。輸出入電路單元I/O如輸出入缓衝器等一般，一致具有内部電路與外部之介面所需要之一連串之電路。來自外部之信號（例如3.3V)與内部信號（例如1.5V)之介面係介由輸出入電路單元I/O施行。因此，輸出入電路單元I/O有必要配置於墊PD之附近，且有必要對輸出入電路單元I/O供應至少2種電源電壓。保護電路區域ESD係配置;用於保護内部電路使其免於受到靜電破壞等過電壓之破壞乏電路之區域。在此，係以使用保護二極體作為保護電路之例加以顯示。輸入緩衝器電路區域IB及輸出緩衝器電路區域OB係配置内部電路與外部之介面所需要之緩衝器電路之區域，例如以3 · 3 V程度之電源電壓施行其動作。輸入用之位準移動器電路區域LS 1係配置將輸入信號之電壓位準變換成在内部電路之電壓位準之電路之區域，具有例如以1.5 V程度之電源電壓施行動作之部分、與以3.3 V程度之電源電壓施行動作之部分。另一方面，輸出用之位準移動器電路區域LS2 係配置將來自内部電路之輸出信號之電壓位準變換成在外部之電壓位準之電路之區域，具有例如以1.5V程度之電源電壓施行動作之部分、與以3.3 V程度之電源電壓施行動作之部分。在各輸出入電路單元I/O之位準移動器電路區域 LSI、LS2配置有與上述同樣之構成之開關電路單元SW。構成各週邊電路區域CA2之電路之pMIS係配置於η井區域 88525.DOC -24- 1305413 内，nMIS係配置於p井區域内。在週邊電路區域CA2之η井及ρ井係沿著半導體晶片1C之外周配置成環狀。 (實施形態2) 在本實施形態 2 中，SRAM(Static Random Access Memory ;靜態隨機存取記憶體）等之記憶體電路之情形，有時也在記憶體單元之pMIS及nMIS使用基板偏壓，故在此說明使該情形之基板偏壓電路無效化之例。圖14係以模式顯示具有SRAM模組SRM之半導體裝置之說明圖，圖15係表示圖14之SRAM模組SR¥乏記憶體單元 SMC之電路構成之一例之電路圖。首先說明有關SRAM模組SRM。SRAM模組SRM具有記憶體單元陣列MCA、列解碼器電路區域CD、間接週邊電路區域PC、行解碼器電路區域RD、感測放大器電路區域S A、模組内之輸出入電路單元I/Om。在記憶體單元陣列MCA，於字元線WL與位元線 BL1、BL2之交點附近配置多數記憶體單元SMC。圖15中係顯示例如6MIS型之記憶體單元SMC。即，記憶體單元SMC 係分別具有驅動用之nMISQnd、負載用之pMISQpl及轉送用之nMISQnt各2個。上述輸出入電路單元I/Om之MIS之臨限值電壓係被設定為比以3.3V電源驅動之輸出入電路單元 I/O更低之值。在此種SRAM模組SRM中，基板偏壓電位Vbn 、Vbp可被供應至各記憶體單元SMC、列解碼器電路區域 CD、間接週邊電路區域PC、模組内之輸出入電路單元I/Om 之各MIS之井。又，互相反轉之信號備轉送至位元線BL1 、：BL2。又，符號CS係表示晶片選擇信號，符號AD係表示 88525.DOC -25- 1305413 位址信號。其次，說明有關配線及基板偏壓電路系。配線M2k係電源電位Vdd供應用之配線，配線M2m係基準電位Vss供應用之配線。配線M2n原本是傳送基板偏壓電路之控制信號 Vbcp之配線，經由通孔TH27連接於配線Μ 1 m，通過此配線電性連接於開關電路單元SW之pMISQps之閘極。配線M2p 原本是傳送基板偏壓電路之控制信號Vbcn之配線，經由通孔TH28連接於配線Μ1 η，通過此配線電性連接於開關電路單元SW之nMISQns之閘極。配線M2q原本是供應基板偏壓電位Vbp之配線，電性連接於開關電路單元S W之pMISQps 之源極。配線M2r原本是供應基板偏壓電位Vbn之配線，電性連接於開關電路單元SW之nMISQns之汲極。此等配線 M2k、M2m、M2n、M2p〜M2r係形成於第2配線層。又，上述配線Mlm、Min係形成於第1配線層。與此等配線M2k、 M2m、M2n、M2p〜M2r交叉（正交）之配線Μ 1ρ、Μ1 q原本分別是基板偏壓電位Vbp、Vbn供應至各記憶體單元SMC、列解碼器電路區域CD、間接週邊電路區域PC、模組内之輸出入電路單元I/Om之各pMIS之η井及各nMIS之p井之配線。配線Mlp係經由通孔TH29電性連接於配線M2q，配線Mlq 係經由通孔TH30電性連接於配線M2r。又，為了使圖式容易暸解起見，將連接至記憶體單元陣列MCA之配線Mlp、 Mlq僅分別顯示各1條，但實際上係配置有多數配線Mlp、 Mlq。以上之構成係需要基板偏壓電路之半導體裝置原本所具 88525.DOC -26- 1305413 有之構成。在此，說明不需要基板偏壓之情形之例。此情形只要在實施形態2中，就區域J之配線（通孔）之配置施行設計變更即可。即，將配線M2m與配線Μ1 m經由通孔TH3 1 電性連接，藉此，使開關電路單元之pMISQps經常成為通電而使開關動作無效化。又，將配線M2k與配線MIn經由通孔TH32電性連接，藉此，使開關電路單元之nMISQns經常成為通電而使開關動作無效化。又，將配線M2k與配線 Mlp經由通孔TH33電性連接，藉此，將電源電位Vdd施加至配線Mlp，將記憶體單元陣列MCA、列辟碼器電路區域 CD、間接週邊電路區域PC、行解碼器電路區域RD、感測放大器電路區域SA、模組内之輸出入電路單元I/Om之 pMIS之η井固定於電源電位Vdd。又，將配線M2m與配線 Mlq經由通孔TH34電性連接，藉此，將基準電位Vss施加至配線Μ1 q，將記憶體單元陣列MCA、列解碼器電路區域 CD、間接週邊電路區域PC、行解碼器電路區域RD、感測放大器電路區域SA、模組内之輸出入電路單元I/Om之 nMIS之p井PW固定於基準電位Vss。如此，在本實施形態中，無需修正電路及配線之電路圖，而只要利用通孔（連接孔）TH31〜TH34之配置，即可使開關電路單元SW之開關動作無效化，且將SRAM模組SRM之 η井及p井之電位固定化。故具有SRAM之半導體裝置之設計變更幾乎不需要花費時間。因此，可達成設計之 QTAT(Qul Ck Turn Around Time ;快執行過程時間）。又，因無需施行在SRAM模组SRM之配線修正，故也無必要重 88525.DOC -27- 1305413 新施行SRAM模組SRM之電路評估。因此，可直接承襲前一代之具有SRAM模組之半導體裝置之可靠性及性能上已獲得高度評價之部分而在短時間製造出新一代之具有 SRAM模組之半導體裝置。 (實施形態3) 在本實施形態3中，係說明在半導體晶片内之多數電路區域（巨集單元或模組）中，僅使在一部分之電路區域之基板偏壓電源供應成為有效’並將其他電路區域之基板偏壓電源固定於電源電位及基準電位等而使其成為無效之例。圖16係以模式顯示本實施形態3之半導體装置之要部。在此，係顯示例如構建SOC(System On Chip :系統晶片）之輸出入電路單元I/O、中斷控制電路IVC、基板偏壓控制電路 VBBC、時鐘產生電路CLK、其他控制電路ULC、中央運算處理電路CPU、唯讀記憶模組ROM、第1 SRAM模組SRM1 、數位/類比變換電路 D/A、DMA(Direct Memory Accress Controller :直接記憶體存取控制器）DMAC、類比/數位變換電路A/D及第2 SRAM模組SRM2。符號BUS係位址/資料匯流排配線。符號COS係控制信號配線。對區域K之各電路施加基板偏壓5對其他區域之電路不施加基板偏壓，而與前述實施形態1、2同樣地將基板電位固定於電源電位Vdd及基準電位Vss。不使用基板偏壓電路之電路群（使基板偏壓電源成為無效之電路群）之設計方法與前述實施形態1、2相同。在此，列舉在區域L、Μ將基板偏壓固定成與前述同樣之情形為例加以說明。即，對於輸 88525.DOC -28- 1305413 出入電路單元I/O，利用在區域L之1處，將全部輸出入電路單元I/O之基板偏壓系電位Vbb固定於電源電位vdd及基谁電位Vss。又’對於使基板偏壓電源成為無效之電路群，利用在區域Μ之1處，統一將基板偏壓系電位Vbb固定於電源電位Vdd及基準電位Vss。兩種情形均係將基板偏壓電位 Vbn及控制信號Vbcp固定於基準電位Vss，將基板偏壓電位 Vbp及控制信號Vbcn固定於電源電位Vdd。另一方面，對於使用基板偏壓電路之電路群（使基板偏壓電源成為有效之電路群），則如區域N所示，由使基板偏壓霍源成為無效之電路群之基板偏壓系電位Vbb分離其基板偏壓系電位。即，使基板偏壓電源系具有2種系統，因此，即使在同一半導曰曰片内有使基板偏壓電源成為有效之電路群與成為播效之電路群存在’也可彈性地予以應付。因此，在本實施形態3中也可獲得與前述實施形態丨、2同樣之效果。 (實施形態4) 在本實施形態4中，係說明在半導體晶片内之多數元件中，僅使特定元件之基板偏壓電源成為有效，並將其他元件之基板偏壓電源固定於電源電位或基準電位等而使其成為無效之例。在此，說明例如固定pMIS4nMIS之基板偏壓電源之情形。將pMIS或nMIS中之一方之臨限值電壓設計於較高值之情形時，僅使臨限值電壓設計於較低值之pMis或 nMIS之基板偏壓電源成為有效，而控制該臨限值電壓較低之MIS之臨限值，故可降低半導體裝置之耗電力。圖1 7係表示決定使基板偏壓電源成為有效或無效時之指

S8525.DOC -29- 1305413 標。又，圖中之Vth係臨限值之意。nMIS及pMIS均呈現高臨限值時，不需要基板偏壓電源。此情形與前述實施形態 1〜3同樣地，將nMIS及pMIS之基板偏壓系電位Vbb(基板偏壓電位Vbn、Vbp、及控制信號Vbcn、Vbcp)固定於電源電位Vdd及基準電位Vss。又，nMIS為高臨限值，且pMIS為低臨限值時，雖需要對pMIS供應基板偏壓電源，但不需要對nMIS供應基板偏壓電源，故與前述實施形態1〜3同樣地，將πΜΙS之基板偏壓系電位Vbb(基板偏壓電位Vbn及控制信號Vbcn)固定於電源電位Vdd及基準電位;Vss。又，nMIS 為低臨限值，且pMIS為高臨限值時，雖需要對nMIS之基板偏壓電源供應，但不需要對pMIS之基板偏壓電源供應，故與前述實施形態1〜3同樣地，將pMIS之基板偏壓系電位 Vbb(基板偏壓電位Vbp及控制信號Vbcp)固定於電源電位 Vdd及基準電位Vss。又，nMIS及pMIS均呈現低臨限值時，nMIS及pMIS雙方均需要基板偏壓電源。圖1 8係以模式顯示本實施形態4之半導體裝置之具體例。符號Mdd係電源電位Vdd供應用之配線，符號Mss係基準電位Vss供應用之配線，符號Mbpl、Mbp2係基板偏壓電位 Vbp供應用之配線，符號Mbnl係基板偏壓電位Vbn供應用之配線，符號Mbn2係表示原本為供應基板偏壓電位Vbn而設之配線。在此，中央運算處理電路CPU、控制電路CC及記憶模組 MM之記憶體控制電路MMC之nMIS及pMIS均為呈現低臨限值之MIS。又，記憶模組MM之記憶體單元陣列MCA2之 88525.DOC -30- 1305413 nMIS為呈現高臨限值之MIS，pMIS為呈現低臨限值之MIS 。此時對中央運算處理電路CPU、控制電路CC及記憶模組 MM之記憶體控制電路MMC之nMIS及pMIS，使用基板偏壓電路之開關電路早元S W1而適宜地施加基板偏壓，以控制該nMIS及pMIS之動作。又，對記憶模組MM之記憶體單元陣列MCA2之pMIS，也使用基板偏壓電路之開關電路單元 SW2而適宜地施加基板偏麼，以控制該pMIS之動作。例如，在半導體裝置之待機時，將基板偏壓電源供應至中央運算處理電路CPU、控制電路CC及記憶模組:MM之記憶體控制電路MMC之nMIS及pMIS、與記憶體4元陣列MCA之 pMIS，藉以提高臨限值電壓，抑制漏電流。因此可降低半導體裝置之耗電力。另一方面，對記憶模組MM之記憶體單元陣列MCA2之nMIS，因無需供應基板偏壓系電位Vbb ，故與前述實施形態1〜3同樣地如區域Q所示，將基板偏壓電位Vbn用之配線Mbn2連接於配線Mss，而將電位固定於基準電位VSS。如此，在本實施形態4中，低臨限值之MIS與高臨限值之 MIS存在於同一半導體晶片時，對低臨限值之MIS施加基板偏壓，以施加動作控制；另一方面，對高臨限值之MIS，則使基板偏壓電源供應無效化。因此，在低臨限值之MIS ，可抑制漏電流，在高臨限值之MIS，可由半導體裝置之全體電路分離出漏電流較大之基板偏壓電路（電源及開關），故可降低半導體裝置之全體的耗電力。而，在本實施形態4中，可與前述實施形態1〜3同樣地，在短時間施行基板 88525.DOC -31 - 1305413 偏壓電路之無效化設計，且由於無需施行重新評估，故對於在同一半導體晶片具有需要基板偏壓電路之電路與不需要基板偏壓電路之電路之半導體裝置，也可縮短其製造時間。 (實施形態5) 在本實施形態5中，說明有關在不需要基板偏壓電路時，利用將開關電路單元置換為連接單元，以施行設計變更之方法。圖19係以模式顯示使基板偏壓電路無效彳匕前之半導體裝置之要部平面圖。首先，為了使基板偏壓電路無效化，需除去開關電路單元SW。由單元程式庫取出並配置預先準備之連接單元，以取代開關電路單元SW。圖20係以模式顯示配置連接單元COC後之半導體裝置之要部平面圖。連接單元COC具有將基板偏壓電位Vbn用之配線M2a連接於基準電位Vss用之配線Μ 1 a，將控制信號Vbcn用之配線M2b連接於電源電位Vdd用之配線Mlb，將基板偏壓電位Vbp用之配線M2e連接於電源電位Vdd用之配線Mlb，將控制信號Vbcp 用之配線M2f連接於基準電位Vss用之配線Mia之通孔 TH7〜TH10之資訊。因此，僅在基板1S之1處配置此連接單元COC，即可使半導體晶片内之全部基板偏壓電路無效化。當然，也可將連接單元COC配置於多數處。又，同時具有使基板偏壓電路無效化之電路與不使其無效化之電路時，也可將連接單元配置於連接在無效化之電路群之開關電路單元SW部分。 88525.DOC -32- 1305413 依據本實施形態5，與前述實施形態1〜4相比，半導體裝置之設計雖較需要時間，但與半導體裝置全部重新設計之情形相比時，則可縮短半導體裝置之設計時間，且因不必施行電路之重新評估，故可縮短半導體裝置之製造時間。又，由於不必使用為施行穩定動作而使用以較大之MIS構成之開關電路單元，故可減少負載，因此，可降低半導體裝置之耗電力，並提高動作速度。另外，由於不必使用開關電路單元，可將該開關電路單元之區域部分改用作為電路單元BC之配置區域，故可在不增加半導體晶片面積之情況下，增加電路單元BC之配置數。因此，可增進半導體裝置之性能之提高。 (實施形態6) 在本實施形態6中，說明有關可利用在電路模組與電源電位之間插入電源開關，以阻斷在電路模組内之内部電源，實現具有可降低備用電流之構成之半導體裝置之設計方法之例。圖2 1係以模式顯示本實施形態6之半導體裝置之一例。在此，係顯示主開關MSW、電源開關控制器PSC、多數電路模組CM1〜CM5、連接於各電路模組CM1〜CM5與基準電位 Vss之間之多數電源開關PSW1〜PSW5、及共通於各電路模組CM1〜CM5之位址/資料匯流排配線BUS。主開關MSW係控制連接於各電路模組CM1〜CM5之開關電路單元SW之通電斷電動作之共通之開關。利用此主開關 MSW之動作，可施行將各電路模組CM1〜CM5内之pMISQp 88525.DOC -33 - 1305413 及nMISQn之井之電位切換成基板偏壓電位Vbn、Vbp、或電源電位Vdd及基準電位Vss之切換控制。在本實施形態6 中，對於不需要基板偏壓之切換者，也可利用前述實施形態1〜5所述之方法容易地重新加以設計。又，電源開關控制器PSC係控制各電源開關PSW1〜PSW4 之通電斷電動作之共通之開關。利用此電源開關控制器 PSC之動作，可控制電源開關PSW1〜PSW4之通電斷電，藉以對各電路模組CM卜CM4施行電源之供應或阻斷之切換控制。如此利用在電路模組CM1〜CM4與棊準電位Vss之間插入電源開關PSW1〜PSW4，可阻斷在電路模组CM1〜CM4 内之内部電源，實現備用電流之降低。而，例如利用半導體裝置之世代交替等，在新一代之半導體裝置中，有時也會發生要求使半導體晶片内之一部分電路模組經常處於有效狀態之情形。在此，若對半導體裝置之全部電路重新加以設計，則與前述同樣地需要花費龐大之勞力與時間。因此，在該情形下，例如可採用如下之方式。在此，電路模組CM5係用於說明希望不阻斷電源而可經常處於有效狀態之電路模組之例。在本實施形態6中，由上述電源開關控制器PSC切離對電路模組CM5供應電源之電源開關PS W5。而，如區域R所示，將該電源開關PS W5 之閘極固定於電源電位Vdd。因此，可使電路模組CM5經常處於有效狀態。如此，在本實施形態6中，僅由上述電源開關控制器PSC切離電源開關PSW5，將電源開關PSW5之閘極連接於電源電位Vdd，即可施行半導體裝置之設計變 88525.DOC -34- 1305413 更。即，可直接利用具有電源開關PSW1〜PS W5之資訊之半導體裝置之設計資料，容易地施行新一代之半導體裝置之設計。以上，已就本發明人所創見之發明，依據實施形態予以具體說明，但本發明並不僅限定於前述實施形態，在不脫離其要旨之範圍内，當然可作種種適當之變更。例如，配線構造並不限定於金屬鑲嵌配線構造，也可採用例如將以鋁為主體之配線材料圖案化所得之通常之配線構造。；在上述之說明中，主要係針對將本發明人等所創見之發明適用於其背景之利用領域之具有CMIS電路之半導體裝置、具有SRAM模組之半導體裝置、具有SOC之半導體裝置等之情形加以說明，但本發明並不限定於此，例如也可將其適用於例如具有DRAM(Dynamic Random Access Memory ;動態隨機存取記憶體）或快閃記憶體（EEPROM : Electric Erasable Programmable Read Only Memory ：電可消除可程式化唯讀記憶體）等之記憶體電路之半導體裝置。本案所揭示之發明中，較具有代表性之發明所能獲得之效果可簡單說明如下：即，可使切換是否將基板偏壓施加至不需要基板偏壓電路之電路區域之開關成為無效，且變更配線之一部分，以便將電源電壓施加至不需要基板偏壓電路之電路區域，不必花費時間即可固定基板偏壓，故可縮短半導體裝置之製 88525.DOC -35- 1305413 造時間。【圖式簡單說明】圖1係本發明人所探討之半導體裝置之模式的要部平面圖。圖2係本發明人所探討之半導體裝置之設計方法之1方法之說明圖。圖3係表示本發明之一實施形態之半導體裝置之模式的說明圖。圖4係表示本發明之一實施形態之半導體裝置之半導體晶片之一例之全體平面圖。圖5係圖4之區域ρ之要部放大平面圖。圖6係本發明人所探討之半導體裝置之半導體晶片之模式的說明圖。圖7係表示本發明之一實施形態之半導體裝置之半導體日曰片之模式的說明圖。圖8係本發明之一實施形態之半導體裝置之要部平面圖。圖9係本發明之一實施形態之半導體裝置之要部平面圖。圖丨〇係表示圖9之Y1-Y1線之剖面圖。圖11係表示圖9之Y2-Y2線之剖面圖。圖12係表示圖9之Y3-Y3線之剖面圖。圖13係本發明之一實施形態之半導體裝置之要部平面圖。圖14係以模式顯示本發明之另一實施形態之具有模組之半導體裝置之模式的說明圖。圖15係表示圖14之SRAM模组之記憶體單元之電路構成

88525.DOC •36· 1305413 之一例之電路圖。圖16係以模式顯示本發明之另一實施形態之半導體裝置之要部之說明圖。圖1 7係表tf決定使基板偏塵電源成為有效或無效時之指標之說明圖。圖1 8係以模式顯示本發明之另一實施形態之半導體裝置之說明圖。圖1 9係說明本發明之另一實施形態之半導體裝置之設計方法之半導體基板之要部平面圖。：圖2〇係說明本發明之另一實施形態之半導體裝置之設計方法之半導體基板之要部平面圖。圖21係以模式顯示本發明之另一實施形態之半導體裝置之電路構成之說明圖。【元件符號之說明】 1S 半導體基板 2P1 、 2P2 半導體區域 2N1 ' 2N2 半導體區域 3G1、3G2 閘極 4N 半導體區域 4P 半導體區域 5P 半導體區域 6P1-6P4 半導體區域 6N1-6N4 半導體區域 7 分離部 88525.DOC -37- 1305413 8 閘極絕緣膜 9 間隙絕緣膜 10 側壁 NW η井 PW Ρ井 BC 電路單元 BCR 電路單元行 MC 巨集單元 SW 從屬開關電路單元 I/O、 I/Os、 I/Ov 輸出入電路單元 Qp ρ通道型MIS · FET Qn η通道型MIS · FET Qps ρ通道型MIS · FET Qns η通道型MIS · FET Qpl p通道型MIS · FET Qnd η通道型MIS · FET Qnt n通道型MIS · FET INV 反相器 ND NAND電路 NR NOR電路 MO 配線 Ml、 Mia〜Mlk、Mlm、 Min 、Mlp 、Mlq 配線 M2a- -M2k、 M2m、M2n、 88525.DOC -38- 1305413 M2p〜M2r 配線 M3a 〜M3f 配線

Mdd、Mss、Mbpl、Mbp2 、Mbnl、Mbn2 配線 Vdd 電源電位 Vss 基準電位（電源電位） Ybb 基板偏壓系電位 Vbn、Vbp 基板偏壓電位 Vbcn、Vbcp 控制信號 i CT1〜CT10 接觸孔 TH1〜TH34 通孔 CA1 内部電路區域 CA2 週邊電路區域 CA3 周圍配線區域 · CA4 輸出入電路區域 CA5 低臨限值區域 CA6 高臨限值區域 MS 基板偏壓電源電路 ESD 保護電路區域 OB 輸出緩衝器電路區域 IB 輸入缓衝！§·電路區域 LSI 、 LS2 位準移動器電路區域 SRM SRAM 模組 SMC 記憶體單元 88525.DOC -39- 1305413 MCA、MCA2 記憶體單元陣列 CD 列解碼器電路區域 PC 間接週邊電路區域 RD 行解碼器電路區域 SA 感測放大！§·電路區域 DB 資料緩衝器電路區域 I/Om 輸出入電路單元 IVC 中斷控制電路 VBBC 基板偏壓控制電路 CLK 時鐘產生電路 ULC 其他控制電路 CPU 中央運算處理電路 ROM 唯讀記憶模組 SRM1 第1 SRAM模組 D/A 數位/類比變換電路 DMAC DMA控制器 A/D 類比/數位變換電路 SRM2 第2 SRAM模組 BUS 位址/資料匯流排，配線 COS 控制信號配線 CC 控制電路 MM 記憶模組 MMC 記憶體控制電路 COC 連接單元 88525.DOC - 40 - 1305413

MSW

PSC CM1 〜CM5 PSW1 〜PSW5 -41 - 主開關電源開關控制器電路模組電源開關

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Claims

1305413 拾、申請專利範園： 1. 一種半導體裝置之製造方法，其特徵在於具有以下之工序： ⑷準備具有多數電路單元、將為電源電位之第}電位供應至=述多數電路單元之第^配線、切換對於前述多數私路單兀1之半導體基板區域是否供應第1電位之開關、供應控制前述開關之動作用之信號之第2配線、將前Ϊ第:電位或比第1電位高之第3電位供應至前述多數甩路單元之半導體基板區域之第3略線之半導體裝置之設計資料； a ⑽⑻以使前述開關之機能無效，且料前述多數電路早几《半導體基板區域之供應電位固定於前述電源電 = <万式將則述第2配線及前述第3配線與前述線連接。 2. 如申請專利範圍第i項之半導體裝置之製造方法，其中 =述多數電路單元之各前述半導體基板區域具有第】導私型《+導體基板區域及對於前述第i導電型相反之導電型之第2導電亨屯土<丰導眩基板區域，前述開關具有P通迢㈣效電晶體與n通道型場效電晶體，前述第〕配線具有可述p通道型場效電晶體用之第2配線與_ =二電晶體用之第2配線’前述第3配線具有前述弟1寸电型〈半導體基板區域用與前述第2導電型導體基板區域用。 3. 如申請專利範園第！項之半導體裝置之製造方法，其中 88525.DOC 5413 4,

在内邯電路區域内連接前述第2配線及前述第3配線盘对述第1配線。 /、如申請專利範圍第丨項之半導體裝置之製造方法，並中 ^週邊電路區域内連接前述第2配線及前述第3配線與則述第1配線。如申請專利範圍第1項之半導體裝置之製造方法，其中在前述多數電路單元形成記憶單S、邏輯間或輸^入如申清專利範圍第i項之半導體裝置之犁造方法，其中 :有在前述多數電路單元中，利用“要供應前述第3 第1電路單元群與有必要供應前述第3電位之第 2電路單元群分離前述第2、第3配線之工序，前述⑻ 工序係對連接於前述第1電路單元群之第2、第3配線施行者。一種半導體裝置之製造方法，其特徵在於具有以下之工序： ⑷準備具有多數電路單元、將為電源電位之第1電位供應至前述多數電路單元之第丨配線、切換對於前：: 數電路單元之半導體基板區域是否供應第丨電位之開關、係供應控制前述開關之動作用之信號之配線且具有與前述第1配線交叉之部分之第2配線、係供應前述第1電位 < 比第1電位高之第3電位之配線且具有與前述第1配線交叉之部分並具有連接於前述多數電路單元之半導體基板區域之第3配線之半導體裝置之設計 88525.DOC 1305413 貧料之機能無效，且將對前述多數電路單導體基板區域之供應電位固定於前述電源泰位之方式’將前述第2配線在與前述第【配線之：第！配線連接，且將前述第3配線在與前述^配線之點和第1配線連接。 \ 8. 9. 如申請專利範圍第7項之半導體裝置之製造方法，在内邵電路區域内連接前述第2配飨、前述第i配線。泉及則述第3配線與工一種半導體裝置之製造方法’其特徵U具有以下之序： ⑷準備具有内部電路區域、配置於前述内部電路區域义多數電路單元、將為電源電位之第1電位供應至前述多數電路單元之第1配線、切換對於前述多數電路單 κ半導體基板區域是否供應第1€位之第丨開關、配置於料内部電路之周圍之多數輸出人電路單元、配置於可述多數輸出人電路單元之各個且切換對於出入電路單元之半導體基板區域是否供應第!電位：第2開關 '供應控制前述第1、第2開關之動作用之信號之弟2配線、係供應前述第1電位或比第1電位高之第3 電位之配線且連接於前述多數電路單元及前述多數輸出入電路單元之么车道W 丰導ta基板區域之第3配線之丰壤體裝置之設計資料； t亨 ⑻以使前述第1、第2開關之機能無效，且將對前述 88525.DOC 1305413 多數電路單元及前述多數輸出入電路單元之各半導體基板區域之供應電位固定於前述電源電位之方式，^ 前述第2配線及前述第3配線與前述第丨配線連接。、 10·如申請專利範圍第9項之半導體裝置之製造方法，其中在週邊電路區域内連接前述第2配線及前述第3配線盘前述第1配線。〃 11. -種半㈣裝置之製造料，其特徵在於具有工序： (a) 準備具有多數電路單元、將為電輝電位之第【電位供應至前述多數電路單元之第1配線、切換對於前：二數電路單元之半導體基板區域是否供應第丨電位之開，、供應控制前述開關之動作用之信號之第2配線、：前述第1電位或比第！電位高之第3電位供應至前述多數包路單元之半導體基板區域之第3配線之半導體裝置之設計資料；一 (b) 在前述多數電路單元中，利用無必要供應前述第3 電位之第1電路單元群與有必要供應前述第3電位之第 2電路單元群分離前述第2、第3配線； ⑷以使對可述第i電路單元群之前述開關之機能無效’且將對I述^電路單元群之各半導體基板區域之 :應電位固定於前述電源電位之方式，將連接於前述第1電路單元群之第2配線及前述第3配線與前述第1配線連接。 12. —種半導體裝置之製造方法，其特徵在於具有以下之 88525.DOC -4- 1305413 工序： (a) 卞備具有多數場效電晶體、將為電源電位之第1電位供應至前述多數場效電晶體之第丨配線、切換對於前述多數場效電晶體之半導體基板區域是否供應第i電位之開關、供應控制前述開關之動作用之信號之第2配線、將前述第1電位或比第丨電位高之第3電位供應至前述多數場效電晶體之半導體基板區域之第3配線之半導體裝置之設計資料； (b) 在前述多數場效電晶體中，利用無必要供應前述第3 %位之第1場效電晶體群與有必要供應前述第3電位之第2場效電晶體群分離前述第2、第3配線；及 (c) 以使對則述第t場效電晶體群之前述開關之機能無效，且將對前述第1場效電晶體群之各半導體基板區域之供應電位固定於前述電源電位之方式，將連接於岫述第1 %效電晶體群之第2配線及前述第3配線與前述第1配線連接。 13.如申請專利範園第12項之半導體裝置之製造方法，其中珂述第2場效電晶體群之臨限值比前述第1場效電晶體群低。 14_ 一種半導體裝置之製造方法，其特徵在於具有以下之工序： (a)準備具有多數電路單元、將為電源電位之第1電位供應至七述多數電路單元之第丨配線、切換對於前述多數電路單兀之半導體基板區域是否供應第1電位之開 88525.DOC 1305413 關、供應控制前述開關之動作用之信號之第2配線、將前述第1電位或比第丨電位高之第3電位供應至前述多數電路單元之半導體基板區域之第3配線之半導體裝置之設計資料； 1 to a (b)以使厕述開關之機能無效，且將對前述多數電路單元之半導體基板區域之供應電位固定於前述電源電位之方式，配置具有將前述第2配線及前述第3配線述第i配線連接之資訊之連接單元，以取代前述開關。 15.如申請專利範圍第14項之半導體裝置之製造方法，其中在内邵電路區域内配置前述連接單元。 ^ % -種半導體裝置之製造方法，其特徵在於之工序： r < ⑷準備具有多數電路部、連接於前述多數電路部之各個且切換是否將電源電位供應至該各電路 =開關、控制前述多數電源開關之動作之電源開關控制手段之半導體裝置之設計資料；㈦由前述電源開關控制手段切離前述多數電路部中，連接於希望經常使其動作之電路部之^開關； ⑷將前述連接於希望經f使其動作之電路部之開關之輸入固定於電源電位。見 17. 一種半導體裝置，其特徵在於具有以下之結構： (a)多數電路單元； (T配線’其係將為電源電位之&電位供、夕數電路單元者； 88525.DOC 1305413 (c)開關，其係切換對于於刖述夕數電路單元之半導體基板區域是否供應第丨電位者；者⑷呆2酉己線，其係供應控制前述開關之動作用之信號 3=3:線，其係將前述第1電位或比第1電位高之第、^數包路早兀<半導體基板區域者； (f) 弟1電路單元群，並伟命、中夕 /、係則述夕數電路單元且無必要供應前述第3電位者； (g) 前述第1電路單元群用之前述第2配線；㈨前述第1電路單元群用之前述第3“ ； (1)第2電路單元群，其係前述多數電路單元且有必要供應前述第3電位者； ⑴前述第2電路單元群用之前述第2配線； (k)前述第2電路單元群用之前述第3配線； (k接#其係以使對前述第丄電路單元群之前述開關之機能無效，且將對前述第1電路單元群之各半導體 2板區域之供應電位固定於前述電源電位之方式，將如述弟1電路單元群用夕4 Λ/_ <則迤弟2配線及前述第3配線與前述第1配線連接者。 18 .-種半導體裝置’其特徵在於具有以下之結構： (a)多數場效電晶體； ⑻弟1配線’其係將為電源電位之第1電位供應至前述多數場效電晶體者； (_關’其係切換對於前述多數場效電晶體之半導 88525.DOC 1305413 體基板區域是否供應第i電位者； ⑷第2配線’其係供應控制者；、同關《動作用之信號 ⑷第3配線，其係將前述第丨電位一 3電位供應至前飞比弟1¾位高之第者；電晶體之半導體基板區域 ⑴第1場效電晶體群，其係前述〜必要供應前述第3電位者；每9 %日曰肢且無場效電晶體群用之前述第2配線；場效電晶體群用之前述第3配線； ()罘2场效電晶體群’其係前述兩曰必要供應前述第3電位者；野*私日《體且有 G)前述第2場效電晶體群用之前述第& 00前述第2場效電晶體群用之前述第3配線； ⑴連接部，其係以使對前述第開關之機能無效，且將對前、千…3 " ”群〈則逑道喊I j 知對則述弟1場效電晶體群之各丰寸基板區域之供應電位时二屯位固疋於前述電源電位之方武，則“1場效電晶體群用之前述第2配線配線與前述第1配線連接者。、罘3 19· 一種半導體裝置，其特徵在於具有：多數電路單元；約配線’其係將電源電位供應至前述多數電者，匕供電單元，其係對於前述多數電路單元之半導體基 88525.DOC 1305413 板區域供應電位者；第2配線，其係供應控制前號者4 %早疋<動作用之信」3酉=，其係將前述第i電位供應至前述多數電路早7C义半導體基板區域者；且前述供電單元之機能係以將對前述多數電路單半導體基板區域之供應電位固定於前述電源電位之、 =接將前述第2配線及前述第3配線與前述第1配線電： 2〇.如申請專利範圍第19項之半導體裝丨，及升甲在内邵電路區域内連接前述第2配線及前述第配線。乂弟3配線與前述第i 21. 如申請專利範圍第19項之半導體裝置，其中在週邊電路區域内連接前述第2配線及前述第3配線與前1 配線。 22. —種半導體裝置，其特徵在於具有：多數電路單元；第1配線’其係將電源電位供應至前述多數電路單元者；供電單元，其係對於前述多數電路單元之半導體基板區域供應電位者；第2配線，其係供應控制前述供電單元之動作用之信號之配線且具有與前述第丨配線交又之部分者；及第3配線，其係供應前述第丨電位之配線且具有與前 B8525.DOC -9- 1305413 述第1配線交叉之部分，連接於前述多數電路單元之各半導體基板區域者；且别述供電單元之機能係以將對前述多數電路單元之半導體基板區域之供應電位固定於前述電源電位之方式，將㈤述第2配線在與前述第丨配線之交點與第丨配線連接，且將前述第3配線在與前述第丨配線之交點與第i 配線電氣連接。 23.種半導體裝置，其特徵在於具有：内部電路區域； i 夕數％路單元，其係配置於前述内_電路區域者；第1配線，其係將電源電位供應至前述多數電路單元者；第1供電單元，其係對於前述多數電路單元之半導體基板區域供應電位者；夕數幸S’j出入包路早元，其係配置於前述内部電路之周圍者；第仏屯單元，其係配置於前述多數輸出入電路單元之各個，且對於該輸出入電路單元之半導體基板區域供應電位者；第2配、'泉，其係供應控制前述第1 '第2供電單元之動作用之信號者；及第3配線，其係供應前述第1電位之配線且連接於前述多數電路單元及前述多數輸出入電路單元之各半導體基板區域者；且 ^ 88525.DOC -10- 1305413 前述第1、第2供電單元之撼A M ^ _ + ^ I機此係以將對前述多數電路早7C及則述多數輸出入早兀〈各半導體基板區域之供應电位固定於前述電 ^ 阶飧芬义、+.种，私1乂孓万式，將可述第2 配線及則述第3配線電氣遠拉认今、+_ 电乳埂接於則迷第1配線。 24· —種半導體裝置，其特徵在於具有：多數電路單元；第1配線，其係將電源電位 ru仏應土前述多數電路單元者；開關，其係切換對於前述多數電路單元之半導體基板區域是否供應第1電位者； [ 第2配線，其係供應控制前述開關之動作用之 ;及。化4 第3配線’其係將前述第1電 % κ货愿至則述多數電路單元之半導體基板區域者；且、在前述多數電路單元中’利用無必要供應前述第丄電位（罘1電路單元群與有必要供應前述第丨電位之第2 電路單元群分離前述第2、第3配線；，對前述第1電路單元群之前述開關之機能係以將對前述第1電路單元群之各半導體基板區域之供應電位固足於前述電源電位之方式，將連接於前述第1電路單元群之第2配線及前述第3配線電氣連接於前述第丄配線。 25· —種半導體裝置，其特徵在於具有：多數场效電晶體； 88525.DOC -11 - 1305413 第1配線，其係將電源電位供虛s今、+·夕 ^ t應至則述多數場效電晶體者；開關，其係切換對於前述多數場效電晶體之半導體基板區域是否供應第1電位者；弟2配線’其係供應控制前述開關之動作用之信號者 ;及第3配線，其係將前述第1電位供應至前述多數場效電晶體之半導體基板區域者；且在前述多數場效電晶體中，利用無吟要供應前述第i 私位足第1場效電晶體群與有必要供應，前述第i電位之第2 %效電晶體群分離前述第2、第3配線；以使對前述第1場效電晶體群之前述開關之機能無效，且將對前述第1場效電晶體群之各半導體基板區域之供應電位固定於前述電源電位之方式，將連接於前述第1場效電晶體群之第2配線及前述第3配線連接於前述第1配線。 26. 種半導體裝置，其特徵在於具有：多數電路單元；第1配線’其係將電源電位供應至前述多數電路單元者；連接單元，其係對於前述多數電路單元之半導體基板區域供應第1電位者；第2配線，其係將前述第1電位供應至前述連接單元者；及 88525.DOC •12- 1305413 第3配線，其係將前述第1電位供應至前述多數電路單元之半導體基板區域者；且前述連接單元係以將對前述多數電路單元之半導體基板區域之供應電位固定於前述電源電位之方式，將前述第2配線及前述第3配線連接於前述第1配線。 27. —種半導體裝置，其特徵在於具有：多數電路部；多數電源開關，其係連接於前述多數電路部之各個，切換是否將電源電位供應至該各電$部者；及電源開關控制手段，其係控制前述多數電源開關之動作用者；且前述多數電路部係由前述電源開關控制手段切離連接於希望經常使其動作之電路部之電源開關；將前述連接於希望經常使其動作之電路部之電源開關之輸入固定於電源電位。 88525.DOC 13-