JP6384210B2 - 半導体装置 - Google Patents

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Description

開示の技術は、半導体装置に関する。
半導体基板にバイアス電圧（以下、バックバイアス電圧と称する）を印加することで、トランジスタの閾値電圧を制御する技術が知られている。トランジスタの閾値電圧を高い側にシフトさせることにより、リーク電流を抑制して消費電力の低減を図ることが可能となる。
複数のＭＯＳトランジスタのバックゲート領域をバイアスするバックゲートバイアス回路と、バックゲート領域の小区画間を接続する配線であって互いに独立して配置される複数の金属配線とを備えた半導体装置が知られている。この半導体装置において、複数の金属配線は、複数のＭＯＳトランジスタに給電される電源電圧の電圧降下が互いに異なる領域にそれぞれ配置されている。複数の金属配線のうちバックゲートバイアス回路の配置位置に最も近い金属配線は、バックゲートバイアス回路に接続されている。
また、基板に基板バイアスを供給するためのコンタクトを有する基板バイアス電源線を、基板バイアス発生回路の周囲に近接して設けた半導体記憶装置が知られている。
また、内部電源電圧を、半導体チップの外側と内側の双方から供給する回路構成を有する半導体集積回路装置が知られている。この半導体集積回路装置において、外側からの内部電源電圧の供給は内部電源パッドを介して行われ、内側からの内部電源電圧の供給はレギュレータを介して行われる。
特開２０１３−２５８２６６号公報 特開昭６３−１５３８５２号公報 特開２００６−３５１６３３号公報
バックバイアス電圧は、例えば、半導体装置の内部に形成されたチャージポンプ等の電圧生成回路によって生成され、この電圧生成回路から配線（以下、バックバイアス配線と称する）を通じて半導体基板の各所に供給される。バックバイアス電圧の印加に伴って半導体基板にリーク電流が流れるので、バックバイアス配線上において電圧ドロップが生じる。すなわち、半導体基板に供給されるバックバイアス電圧は、バックバイアス配線と電圧生成回路との接続点からの距離が大きくなる程小さくなる。半導体素子の閾値電圧は、通常、バックバイアス電圧の絶対値が大きい程高くなり、これに伴って、半導体素子の遅延時間は大きくなる。従って、バックバイアス配線と電圧生成回路との接続点からの距離が相対的に小さい位置に配置された半導体素子の遅延時間は、バックバイアス配線と電圧生成回路との接続点からの距離が相対的に大きい位置に配置された半導体素子の遅延時間よりも大きい。このように、バックバイアス電圧を、バックバイアス配線を介して半導体基板の各所に供給する場合には、バックバイアス電圧のドロップに起因して半導体基板の各所に配置された半導体素子の遅延時間にばらつきが生じる。
一方、半導体素子を含む回路を駆動するための電源電圧は、例えば、半導体装置の外周部に形成された端子（パッド）を介して半導体チップの外部から供給される。電源電圧は、配線（以下、電源配線と称する）を通じて半導体装置の各所に配置された回路に供給される。バックバイアス配線と同様、電源配線上においても電圧ドロップが生じる。すなわち、電源電圧は、半導体装置の中央部に向けて徐々に小さくなる。半導体素子の遅延時間は、通常、電源電圧が小さい程大きくなるので、半導体装置の中央部に配置された半導体素子の遅延時間は、半導体装置の外周部に配置された半導体素子の遅延時間よりも大きい。このように、電源電圧を、電源配線を介して半導体装置の各所に配置された回路に供給する場合には、電源電圧のドロップに起因して上記回路を形成する半導体素子の遅延時間にばらつきが生じる。
バックバイアス電圧の分布と電源電圧の分布との間に関連性がない場合には、電源電圧のドロップに起因する遅延時間のばらつきと、バックバイアス電圧のドロップに起因する遅延時間のばらつきとが加算され、遅延時間のばらつきが更に大きくなるおそれがある。
開示の技術は、半導体素子の閾値電圧を制御する基板電圧を半導体基板の各所に供給するための配線を有する半導体装置において、半導体素子の遅延時間のばらつきを抑制することを目的とする。
開示の技術に係る半導体装置は、第１の領域及び第２の領域を有する半導体基板と、前記半導体基板に設けられたウェルと、前記ウェル上に設けられた半導体素子とを、有する複数の回路と、を含む。半導体装置は、前記半導体基板上に設けられ、外周部の複数箇所に電源電圧が供給され、前記複数の回路の各々に前記電源電圧を供給するメッシュ状の第１の配線を含む。半導体装置は、前記半導体基板上に設けられ、中央部に基板電圧が供給されるメッシュ状の第２の配線と、前記半導体基板上に設けられ、前記第２の配線が設けられた層とは異なる層に設けられ、前記基板電圧を前記ウェルに供給するメッシュ状の第３の配線と、を含む。半導体装置は、前記第３の配線の外周部のみに設けられ、前記第３の配線と前記第２の配線とを接続する複数のビアを含む。
開示の技術は、一つの側面として、半導体素子の閾値電圧を制御する基板電圧を半導体基板の各所に供給するための配線を有する半導体装置において、半導体素子の遅延時間のばらつきを抑制することができる、という効果を奏する。
開示の技術の実施形態に係る半導体装置のフロアプランの一例を示す図である。 開示の技術の実施形態に係る半導体装置の配線構成を示す図である。 開示の技術の実施形態に係るＣＭＯＳ回路の構成を示す図である。 開示の技術の実施形態に係るバックバイアス配線の構成を示す斜視図である。 開示の技術の実施形態に係る上層メッシュ配線と下層メッシュ配線との接続形態を示す図である。 開示の技術の実施形態に係る半導体装置の部分的な構成を示す断面図である。 開示の技術の実施形態に係る半導体装置における、電源電圧の大きさの分布を模式的に示した図である。 電源電圧と半導体素子の遅延時間との関係を示す図である。 開示の技術の実施形態に係る半導体装置における、バックバイアス電圧の大きさの分布を模式的に示した図である。 開示の技術の実施形態に係るバックバイアス配線によってもたらされるバックバイアス電圧の大きさの分布を、シミュレーションによって求めた結果を示す図である。 バックバイアス電圧と半導体素子の遅延時間との関係を示す図である。 比較例に係る半導体装置の配線構成を示す図である。 比較例に係る半導体装置における、電源電圧の大きさの分布を模式的に示した図である。 比較例に係る半導体装置における、バックバイアス電圧の大きさの分布を模式的に示した図である。 シミュレーションの対象とされた論理回路の構成を示す図である。 比較例に係るバックバイアス配線の構成を示す図である。 比較例に係るバックバイアス配線によってもたらされるバックバイアス電圧の大きさの分布を、シミュレーションによって求めた結果を示す図である。 電源電圧の分布に偏りが生じた状態を示す図である。 バックバイアス電圧の分布を電源電圧の分布の偏りに対応させた状態を示す図である。 開示の技術の第２の実施形態に係るバックバイアス配線の構成を示す図である。 開示の技術の実施形態に係る、バックバイアス電圧の分布傾向を、電源電圧の分布傾向に対応させる場合の半導体装置の設計手順を示す工程図である。
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
[第１の実施形態]
図１は、開示の技術の実施形態に係る半導体装置１０のフロアプランの一例を示す図である。半導体装置１０は、一例として、半導体基板上に集積回路が形成された矩形形状の半導体チップとして構成されている。半導体装置１０は、その外縁を画定する４つの辺に沿って設けられた入出力回路（Ｉ／Ｏ回路）１１を有する。また、半導体装置１０は、入出力回路（Ｉ／Ｏ回路）１１の内側に、一例として、チャージポンプ１２、ロジックセル１３、ＳＲＡＭ（Static Random Access Memory）１４およびアナログマクロ１５などの複数の回路を有する。
図２は、半導体装置１０の配線構成を示す図である。半導体装置１０は、図２において実線で示される電源配線２０および図２において破線で示されるバックバイアス配線３０を有する。電源配線２０およびバックバイアス配線３０は、それぞれ、互いに異なる方向に伸長する複数の配線が互いに交差するように配置されたメッシュ状（網目状）の形態を有し、Ｉ／Ｏ回路１１の内側領域の略全体を覆っている。電源配線２０とバックバイアス配線３０は、互いに異なる配線層に設けられており、互いに電気的に分離されている。
電源電圧ＶＢは、半導体装置１０の外周部に設けられた入出力回路（Ｉ／Ｏ回路）１１から出力され、電源配線２０の外周部の複数の箇所に印加される。電源電圧ＶＢは、電源配線２０を通じて半導体装置１０の内部の上記の各回路１２〜１５（図１参照）に供給される。
チャージポンプ１２は、半導体装置１０の内部の半導体素子の各々の閾値電圧を制御するためのバックバイアス電圧ＶＡを生成する電圧生成回路である。チャージポンプ１２によって生成されたバックバイアス電圧ＶＡは、バックバイアス配線３０の中央部に印加され、バックバイアス配線３０を通じて半導体基板に供給される。
なお、電源配線２０は、高電圧側電源配線（図３に示す高電圧側電源端子ＶＤＤに接続される配線）と、低電圧側電源配線（図３に示す低電圧側電源端子ＶＳＳに接続される配線）の２系統の配線を含むが、図面の煩雑さを回避するために、図２においては、これらをまとめて図示している。また、バックバイアス配線３０には、Ｐ−ＭＯＳトランジスタのウェル（図３に示すバックゲート端子ＶＰＷ）に接続される配線およびＮ−ＭＯＳトランジスタのウェル（図３に示すバックゲート端子ＶＮＷ）に接続される配線の２系統の配線を含むが、図面の煩雑さを回避するために、図２においては、これらをまとめて図示している。
図３は、半導体装置１０に含まれる回路の一例であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路１００の構成を示す図である。ＣＭＯＳ回路１００は、例えば、図１に示すロジックセル１３内に形成され得る。ＣＭＯＳ回路１００は、直列接続されたＰ−ＭＯＳトランジスタ１１０およびＮ−ＭＯＳトランジスタ１２０を含む。Ｐ−ＭＯＳトランジスタ１１０のソースは高電圧側電源端子ＶＤＤに接続され、ドレインは、Ｎ−ＭＯＳトランジスタ１２０のドレインおよびＣＭＯＳ回路１００の出力端子ＹＢに接続されている。Ｎ−ＭＯＳトランジスタ１２０のソースは低電圧側電源端子ＶＳＳ端子に接続されている。Ｐ−ＭＯＳトランジスタ１１０およびＮ−ＭＯＳトランジスタ１２０のゲートは、ＣＭＯＳ回路１００の入力端子Ａに接続されている。Ｐ−ＭＯＳトランジスタ１１０のバックゲート（Ｎウェル領域）は、バックゲート端子ＶＰＷに接続され、Ｎ−ＭＯＳトランジスタ１２０のバックゲート（Ｐウェル領域）は、バックゲート端子ＶＮＷに接続されている。
ＣＭＯＳ回路１００を駆動するための電源電圧ＶＢは、各系統の電源配線２０を介して高電圧側電源端子ＶＤＤおよび低電圧側電源端子ＶＳＳに供給される。チャージポンプ１２（図２参照）から出力されるバックバイアス電圧ＶＡは、各系統のバックバイアス配線３０を介してバックゲート端子ＶＰＷおよびＶＮＷに供給される。Ｐ−ＭＯＳトランジスタ１１０の閾値電圧は、バックゲート端子ＶＰＷに供給される正極性のバックバイアス電圧ＶＡによって制御され、Ｎ−ＭＯＳトランジスタ１２０の閾値電圧は、バックゲート端子ＶＮＷに供給される負極性のバックバイアス電圧ＶＡによって制御される。
以下の説明では、正極性と負極性のバックバイアス電圧ＶＡの両方を含めて説明するため、特に正極性・負極性の区別が無い限り、バックバイアス電圧ＶＡの電圧値に関して記述した部分はバックバイアス電圧ＶＡの絶対値について記述しているものとする。すなわち負極性のバックバイアス電圧ＶＡの場合、バックバイアス電圧ＶＡに電圧ドロップが生ずるとは負極性のバックバイアス電圧ＶＡが浅くなることを意味する。
図４は、開示の技術の実施形態に係るバックバイアス配線３０の構成を示す斜視図である。バックバイアス配線３０は、上層メッシュ配線３１と、上層メッシュ配線３１よりも下層の配線層に設けられた下層メッシュ配線３４とを含んでいる。なお、図４において、上層メッシュ配線３１と下層メッシュ配線３４とを接続するビア３９（図５参照）は、図面の煩雑さを回避するために、図示を省略している。
上層メッシュ配線３１は、一方向に伸長する複数の配線３２と、配線３２と交差する方向に伸長する複数の配線３３と、を有する。配線３２と配線３３は、異なる配線層に設けられており、配線３２と配線３３の各交差部に設けられたビア３７によって互いに接続されている。図４に示すように、上層メッシュ配線３１は、複数の配線３２および配線３３によってメッシュ状（網目状）の配線網を形成している。なお、配線３２と配線３３とを同一の配線層において一体的に形成してもよい。この場合、ビア３７は不要となる。
同様に、下層メッシュ配線３４は、一方向に伸長する複数の配線３５と、配線３５と交差する方向に伸長する複数の配線３６と、を有する。配線３５と配線３６は、異なる配線層に設けられており、配線３５と配線３６の各交差部に設けられたビア３８によって互いに接続されている。図４に示すように、下層メッシュ配線３４は、複数の配線３５および配線３６によってメッシュ状（網目状）の配線網を形成している。なお、配線３５と配線３６とを同一の配線層において一体的に形成してもよい。この場合、ビア３８は不要となる。
図５は、上層メッシュ配線３１と下層メッシュ配線３４との接続形態を示す図である。上層メッシュ配線３１および下層メッシュ配線３４は、半導体基板上において略同じ範囲に延在しており、これらは互いに重なる位置に設けられている。上層メッシュ配線３１と下層メッシュ配線３４は、これらの間に設けられた複数のビア３９によって互いに接続されている。複数のビア３９の各々は、一端が上層メッシュ配線３１の外周部に接続され、他端が下層メッシュ配線３４の外周部に接続されている。すなわち、上層メッシュ配線３１の外周部が、複数のビア３９を介して、下層メッシュ配線３４の外周部に接続されている。本実施形態において、複数のビア３９は、上層メッシュ配線３１および下層メッシュ配線３４の外周部に沿って等間隔に配置されている。
チャージポンプ１２によって生成されたバックバイアス電圧ＶＡは、上層メッシュ配線３１の中央部Ｃに印加されることが望ましい。上層メッシュ配線３１の中央部Ｃに印加されたバックバイアス電圧ＶＡは、上層メッシュ配線３１の外周部に向けて伝達され、更に複数のビア３９を介して下層メッシュ配線３４の外周部に伝達される。下層メッシュ配線３４の外周部に供給されたバックバイアス電圧ＶＡは、下層メッシュ配線３４の内周部に向けて伝達される。半導体装置１０を構成する半導体基板は、下層メッシュ配線３４からバックバイアス電圧ＶＡの供給を受ける。
図６は、半導体装置１０の部分的な構成を示す断面図である。図６では、一例として、図３に示されたＣＭＯＳ回路１００に対応する構成部分が示されている。
ＣＭＯＳ回路１００を構成するＰ−ＭＯＳトランジスタ１１０は、Ｐ型の半導体基板１３０の表面に形成されたＮ−ウェル領域１１１内に形成されている。Ｎ−ウェル領域１１１の表面には、Ｐ−ＭＯＳトランジスタ１１０のソースおよびドレインをそれぞれ構成するＰ型領域１１２および１１３が形成されている。Ｐ型領域１１２は高電圧側電源端子ＶＤＤに接続され、Ｐ型領域１１３はＣＭＯＳ回路１００の出力端子ＹＢに接続されている。Ｐ型領域１１２と１１３との間のチャネル領域の上には、ゲート電極１１４が設けられている。ゲート電極１１４は、ＣＭＯＳ回路１００の入力端子Ａに接続されている。Ｎ−ウェル領域１１１の表面には、Ｎ−ウェル領域１１１とビア４１との電気的接続を良好にするためのＮ型領域１１５が形成されている。Ｎ型領域１１５とＰ型領域１１２とは、これらの間に設けられたＳＴＩ（Shallow Trench Isolation）領域１１６によって絶縁分離されている。
一方、ＣＭＯＳ回路１００を構成するＮ−ＭＯＳトランジスタ１２０は、半導体基板１３０の表面に形成されたＰ−ウェル領域１２１内に形成されている。Ｐ−ウェル領域１２１の表面には、Ｎ−ＭＯＳトランジスタ１２０のドレインおよびソースをそれぞれ構成するＮ型領域１２２および１２３が形成されている。Ｎ型領域１２２はＣＭＯＳ回路１００の出力端子ＹＢに接続され、Ｎ型領域１２３は低電圧側電源端子ＶＳＳに接続されている。Ｎ型領域１２２と１２３との間のチャネル領域の上には、ゲート電極１２４が設けられている。ゲート電極１２４は、ＣＭＯＳ回路１００の入力端子Ａに接続されている。Ｐ−ウェル領域１２１の表面には、Ｐ−ウェル領域１２１とビア４１との電気的接続を良好にするためのＰ型領域１２５が形成されている。Ｐ型領域１２５とＮ型領域１２３とは、これらの間に設けられたＳＴＩ領域１２６によって絶縁分離されている。また、Ｐ−ＭＯＳトランジスタ１１０とＮ−ＭＯＳトランジスタ１２０は、これらの間に設けられたＳＴＩ領域１３１によって絶縁分離されている。
半導体装置１０は、複数の配線層Ｍ１〜Ｍ５を有する。バックバイアス配線３０を構成する配線のうち、上層メッシュ配線３１は、配線層Ｍ５およびＭ４に形成され、下層メッシュ配線３４は、配線層Ｍ３およびＭ２に形成されている。より具体的には、上層メッシュ配線３１を構成する配線のうち、配線３２が配線層Ｍ５に形成され、配線３３が配線層Ｍ４に形成されている。配線３２および配線３３はビア３７を介して互いに接続されている。また、下層メッシュ配線３４を構成する配線のうち、配線３５が配線層Ｍ３に形成され、配線３６が配線層Ｍ２に形成されている。配線３５および配線３６はビア３８を介して互いに接続されている。上層メッシュ配線３１と下層メッシュ配線３４は、ビア３９を介して互いに接続されている。
Ｎ−ウェル領域１１１にバックバイアス電圧ＶＡを供給するための第１の系統のバックバイアス配線３０（３０Ｎ）は、ビア４２、配線４０およびビア４１を介して、Ｎ型領域１１５に接続されている。同様に、Ｐ−ウェル領域１２１にバックバイアス電圧ＶＡを供給するための第２の系統のバックバイアス配線３０（３０Ｐ）は、ビア４２、配線４０およびビア４１を介して、Ｐ型領域１２５に接続されている。なお、図６において、図面の煩雑さを回避するために、電源配線２０の図示を省略している。電源配線２０は、配線層Ｍ１〜Ｍ５以外の配線層に形成されていてもよい。
図７は、半導体装置１０における、電源電圧ＶＢの大きさの分布を模式的に示した図である。電源配線２０には、半導体装置１０の外縁を画定する各辺に沿って設けられた入出力回路（Ｉ／Ｏ回路）１１を介して電源電圧ＶＢが供給される。すなわち、電源電圧ＶＢは、電源配線２０の外周部の複数の箇所から電源配線２０に供給される。電源配線２０の外周部に供給された電源電圧ＶＢは、電源配線２０の内周部に向けて伝達される。半導体装置１０を構成する各回路においては、電源電圧ＶＢの印加に伴うリーク電流が流れるので、電源配線２０上において電圧ドロップが生じる。電源電圧ＶＢのドロップは、電源配線２０の外周部からの距離が大きくなる程大きくなる。半導体装置１０における電源電圧ＶＢの分布は、図７においてグレースケールで示されている。グレースケールの濃度が低い領域Ｒ１は、電圧ドロップが相対的に小さい領域、すなわち、電源電圧ＶＢの大きさが半導体装置１０内で相対的に大きい領域に対応する。グレースケールの濃度が高い領域Ｒ３は、電圧ドロップが相対的に大きい領域、すなわち、電源電圧ＶＢの大きさが半導体装置１０内で相対的に小さい領域に対応する。グレースケールの濃度が中程度の領域Ｒ２は、電圧ドロップが中程度の領域、すなわち、電源電圧ＶＢの大きさが半導体装置１０内で中程度の領域に対応する。図７に示すように、電源配線２０上における電圧ドロップに起因して、電源電圧ＶＢは、電源配線２０の外周部において相対的に高くなり、電源配線２０の中央部に向けて徐々に小さくなる。半導体装置１０を構成する各回路による消費電力が半導体基板上において略均等である場合には、電源電圧ＶＢの分布は図７に示すような同心状となる。例えば電源電圧ＶＢは、領域Ｒ１の地点Ｑ１では０．８０６Ｖとなり、領域Ｒ３の地点Ｑ２では０．７７Ｖとなる。
図８は、電源電圧ＶＢと、半導体装置１０の各回路を構成する半導体素子の遅延時間との関係を示す図である。半導体素子の遅延時間は、電源電圧ＶＢが小さくなる程大きくなる傾向を示す。すなわち、電圧ドロップによって電源電圧ＶＢが低下すると遅延時間は増大する。従って、電源電圧要因のみを考慮した場合には、電源電圧ＶＢが相対的に大きい領域Ｒ１（図７参照）における半導体素子の遅延時間は相対的に小さく、電源電圧ＶＢが相対的に小さい領域Ｒ３（図７参照）における半導体素子の遅延時間は相対的に大きい。すなわち、電源電圧要因のみを考慮した場合には、半導体素子の遅延時間は、電源配線２０の外周部に対応する部分から電源配線２０の中央部に対応する部分に向けて大きくなる。
図９は、半導体装置１０における、バックバイアス電圧ＶＡの大きさの分布を模式的に示した図である。なお、図９において、上層メッシュ配線３１と下層メッシュ配線３４とをまとめてバックバイアス配線３０として図示している。半導体装置１０においては、バックバイアス電圧ＶＡの印加に伴って半導体基板にリーク電流が流れるので、バックバイアス配線３０上において電圧ドロップが生じる。バックバイアス電圧ＶＡのドロップは、下層メッシュ配線３４の外周部からの距離が大きくなる程大きくなる。半導体装置１０におけるバックバイアス電圧ＶＡの分布は、図９においてグレースケールで示されている。グレースケールの濃度が低い領域Ｒ４は、電圧ドロップが相対的に小さい領域、すなわち、バックバイアス電圧ＶＡの大きさが半導体装置１０内で相対的に大きい領域に対応する。グレースケールの濃度が高い領域Ｒ６は、電圧ドロップが相対的に大きい領域、すなわち、バックバイアス電圧ＶＡの大きさが半導体装置１０内で相対的に小さい領域に対応する。グレースケールの濃度が中程度の領域Ｒ５は、電圧ドロップが中程度の領域、すなわち、バックバイアス電圧ＶＡの大きさが半導体装置１０内で中程度の領域に対応する。図９に示すように、バックバイアス配線３０上における電圧ドロップに起因して、バックバイアス電圧ＶＡは、半導体装置１０内でバックバイアス配線３０の外周部において相対的に高くなり、バックバイアス配線３０の中央部に向けて徐々に小さくなる。チャージポンプ１２から出力されるバックバイアス電圧ＶＡを、上層メッシュ配線３１の中央部に印加することで、バックバイアス電圧ＶＡの分布を図９に示すような同心状とすることができる。例えばチャージポンプ１２から出力される負極性のバックバイアス電圧が−０．２Ｖである場合に、領域Ｒ４内の地点Ｑ１においてバックバイアス電圧ＶＡは−０．１９８Ｖであり、領域Ｒ６内の地点Ｑ２においてバックバイアス電圧ＶＡは−０．１８Ｖである。
図１０は、開示の技術の実施形態に係るバックバイアス配線３０によってもたらされるバックバイアス電圧ＶＡの大きさの分布を、シミュレーションによって求めた結果を示す図である。図１０において、Ｘ軸およびＹ軸は、半導体基板の主面上における位置を示し、Ｚ軸は、バックバイアス電圧ＶＡの大きさを示す。図１０に示すように、開示の技術の実施形態に係るバックバイアス配線３０の構成によれば、バックバイアス電圧ＶＡは、半導体基板の中央部（すなわち、バックバイアス配線３０の中央部）に向けて徐々に小さくなることが、シミュレーションによって検証された。
図１１は、バックバイアス電圧ＶＡと、半導体装置１０の各回路を構成する半導体素子の遅延時間との関係を示す図である。半導体素子の遅延時間は、バックバイアス電圧ＶＡが小さくなる程小さくなる傾向を示す。すなわち、電圧ドロップによってバックバイアス電圧ＶＡが低下すると遅延時間は減少する。従って、バックバイアス電圧要因のみを考慮した場合には、バックバイアス電圧ＶＡが相対的に大きい領域Ｒ４（図９参照）における半導体素子の遅延時間は相対的に大きく、バックバイアス電圧ＶＡが相対的に小さい領域Ｒ６（図９参照）における半導体素子の遅延時間は相対的に小さい。すなわち、バックバイアス電圧要因のみを考慮した場合には、半導体素子の遅延時間は、バックバイアス配線３０の外周部に対応する部分から中央部に対応する部分に向けて小さくなる。
図７と図９とを比較して明らかなように、電源電圧ＶＢおよびバックバイアス電圧ＶＡは、共に半導体装置１０の外周部から中央部に向けて電圧が徐々に小さくなるような分布傾向を有する。このように両者の電圧分布傾向を一致させることで、電源電圧要因で遅延時間が相対的に小さくなる領域Ｒ１と、バックバイアス電圧要因で遅延時間が相対的に大きくなる領域Ｒ４と、を一致させることができる。また、電源電圧要因で遅延時間が相対的に大きくなる領域Ｒ３と、バックバイアス電圧要因で遅延時間が相対的に小さくなる領域Ｒ６と、を一致させることができる。従って、電源電圧ＶＢのドロップに起因する遅延時間のばらつきは、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって打ち消される。結果として、電源電圧ＶＢおよびバックバイアス電圧ＶＡの双方の要因を加味した遅延時間のばらつきが抑制される。
図１２は、比較例に係る半導体装置１０Ｘの配線構成を示す図である。なお、図１２において、開示の技術の実施形態に係る半導体装置１０と同一または対応する構成要素には同一参照符号を付与し、重複する説明は省略する。比較例に係る半導体装置１０Ｘは、バックバイアス配線３０Ｘが多層構造を有しない単純なメッシュ状の配線として構成されている。すなわち、バックバイアス配線３０Ｘは、上層メッシュ配線と下層メッシュ配線との組み合わせによって構成されるものではなく、これらのうちのいずれか一方のみと同様の構成を有する。また、比較例に係る半導体装置１０Ｘにおいて、チャージポンプ１２から出力されるバックバイアス電圧ＶＡは、バックバイアス配線３０Ｘの中央部ではなく、外周部の一点（図１２に示す例ではバックバイアス配線３０の右端）に印加されている。なお、比較例に係る半導体装置１０Ｘにおいて、電源配線２０の構成は、開示の技術の実施形態に係る半導体装置１０と同様である。電源電圧ＶＢは、比較例に係る半導体装置１０Ｘの外縁に沿って設けられた入出力回路（Ｉ／Ｏ回路）１１から出力され、電源配線２０の外周部の複数の箇所に印加される。
図１３Ａは、比較例に係る半導体装置１０Ｘにおける、電源電圧ＶＢの大きさの分布を模式的に示した図である。電源電圧ＶＢの分布は、図１３Ａにおいてグレースケールで示されている。グレースケールの濃度が低い領域Ｒ１は、電圧ドロップが相対的に小さい領域、すなわち、電源電圧ＶＢの大きさが相対的に大きい領域に対応する。グレースケールの濃度が高い領域Ｒ３は、電圧ドロップが相対的に大きい領域、すなわち、電源電圧ＶＢの大きさが相対的に小さい領域に対応する。グレースケールの濃度が中程度の領域Ｒ２は、電圧ドロップが中程度の領域、すなわち、電源電圧ＶＢの大きさが中程度の領域に対応する。図１３Ａに示すように、比較例に係る半導体装置１０Ｘにおいても、開示の技術の実施形態に係る半導体装置１０と同様、電源電圧ＶＢは、電源配線２０の外周部において相対的に高くなり、電源配線２０の中央部に向けて徐々に小さくなる。例えば電源電圧ＶＢは、領域Ｒ１の地点Ｑ１では０．８０６Ｖとなり、領域Ｒ３の地点Ｑ２では０．７７Ｖとなる。
図１３Ｂは、比較例に係る半導体装置１０Ｘにおける、バックバイアス電圧ＶＡの大きさの分布を模式的に示した図である。バックバイアス電圧ＶＡの分布は、図１３Ｂにおいてグレースケールで示されている。グレースケールの濃度が低い領域Ｒ４は、電圧ドロップが相対的に小さい領域、すなわち、バックバイアス電圧ＶＡの大きさが相対的に大きい領域に対応する。グレースケールの濃度が高い領域Ｒ６は、電圧ドロップが相対的に大きい領域、すなわち、バックバイアス電圧ＶＡの大きさが相対的に小さい領域に対応する。グレースケールの濃度が中程度の領域Ｒ５は、電圧ドロップが中程度の領域、すなわち、バックバイアス電圧ＶＡの大きさが中程度の領域に対応する。単純なメッシュ構造を有する比較例に係るバックバイアス配線３０Ｘによれば、バックバイアス電圧ＶＡのドロップは、バックバイアス電圧ＶＡの印加点からの距離が大きくなる程大きくなる。すなわち、図１３Ｂに示すように、チャージポンプ１２から出力されるバックバイアス電圧ＶＡをバックバイアス配線３０Ｘの右端に印加した場合には、バックバイアス電圧ＶＡはバックバイアス配線３０Ｘの右端から左端に向けて徐々に小さくなる。例えば負極性のバックバイアス電圧ＶＡは、領域Ｒ４の地点Ｑ２では−０．１９８Ｖとなり、領域Ｒ６の地点Ｑ１では−０．１８Ｖとなる。
図１３Ａと図１３Ｂとを比較して明らかなように、比較例に係る半導体装置１０Ｘによれば、電源電圧ＶＢの分布傾向とバックバイアス電圧ＶＡの分布傾向は不一致となる。すなわち、電源電圧要因で遅延時間が相対的に小さくなる領域Ｒ１は、バックバイアス電圧要因で遅延時間が相対的に大きくなる領域Ｒ４と一致していない。また、電源電圧要因で遅延時間が相対的に大きくなる領域Ｒ３は、バックバイアス電圧要因で遅延時間が相対的に小さくなる領域Ｒ６と一致していない。従って、比較例に係る半導体装置１０Ｘによれば、電源電圧ＶＢのドロップに起因する遅延時間のばらつきを、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって打ち消す効果を得ることはできない。
また、比較例に係る半導体装置１０Ｘによれば、例えば、部位Ｑ１のように、電源電圧要因で遅延時間が相対的に小さくなる領域Ｒ１と、バックバイアス電圧要因で遅延時間が相対的に小さくなる領域Ｒ６とが重なる部位が生じ得る。また、部位Ｑ２のように、電源電圧要因で遅延時間が相対的に大きくなる領域Ｒ３と、バックバイアス電圧要因で遅延時間が相対的に大きくなる領域Ｒ４とが重なる部位が生じ得る。このように、比較例に係る半導体装置１０Ｘによれば、電源電圧要因による遅延時間のばらつきと、バックバイアス電圧要因による遅延時間のばらつきとが加算され、遅延時間のばらつきが更に拡大する結果となる。
比較例に係る半導体装置１０Ｘにおいて、図１３Ａおよび図１３Ｂに示す部位Ｑ１およびＱ２における遅延時間を、シミュレーションにより推定した。以下にその結果について説明する。
図１４は、シミュレーションの対象とされた論理回路２００の構成を示す図である。論理回路２００は、直列接続された複数の論理ゲート２０１〜２０４を含んで構成されている。部位Ｑ１および部位Ｑ２における電源電圧ＶＢおよびバックバイアス電圧ＶＡを、論理回路２００に供給した場合における遅延時間をシミュレーションによって推定した。
シミュレーションの条件として、電源配線２０の外周部に印加する電源電圧ＶＢの大きさを０．８１Ｖとした。バックバイアス配線３０Ｘの右端部に印加するバックバイアス電圧ＶＡの大きさを−０．２Ｖとした。部位Ｑ１における電源電圧ＶＢのドロップは４ｍＶと推定される。すなわち、部位Ｑ１における電源電圧ＶＢの大きさは、０．８０６Ｖと推定される（図１３Ａ参照）。部位Ｑ１におけるバックバイアス電圧ＶＡのドロップは２０ｍＶと推定される。すなわち、部位Ｑ１におけるバックバイアス電圧ＶＡの大きさは、−０．１８Ｖと推定される（図１３Ｂ参照）。
部位Ｑ２における電源電圧ＶＢのドロップは４０ｍＶと推定される。すなわち、部位Ｑ２における電源電圧ＶＢの大きさは、０．７７Ｖと推定される（図１３Ａ参照）。部位Ｑ２におけるバックバイアス電圧ＶＡのドロップは２ｍＶと推定される。すなわち、部位Ｑ２におけるバックバイアス電圧ＶＡの大きさは、−０．１９８Ｖと推定される（図１３Ｂ参照）。
シミュレーションの結果、部位Ｑ１（ＶＢ＝０．８０６Ｖ、ＶＡ＝−０．１８Ｖ）における論理回路２００の遅延時間は、１６８５ピコ秒と推定された。また、部位Ｑ２（ＶＢ＝０．７７Ｖ、ＶＡ＝−０．１９８Ｖ）における論理回路２００の遅延時間は、１９１１ピコ秒と推定された。以上より、比較例に係る半導体装置１０Ｘにおいて、論理回路２００の遅延時間のばらつき幅（最大値−最小値）は２２６ピコ秒と推定された。
開示の技術の実施形態に係る半導体装置１０についても、図７および図９に示す部位Ｑ１およびＱ２における遅延時間を、上記と同様のシミュレーションにより取得した。以下にその結果について説明する。なお、図７および図９に示す部位Ｑ１およびＱ２の位置は、それぞれ、図１３Ａおよび図１３Ｂに示す部位Ｑ１およびＱ２の位置に対応している。シミュレーションの対象回路は、上記した比較例の場合と同様、図１４に示す論理回路２００を使用した。
シミュレーションの条件として、上記の比較例の場合と同様、電源配線２０の外周部に印加する電源電圧ＶＢの大きさを０．８１Ｖとした。バックバイアス配線３０の中央部に印加するバックバイアス電圧ＶＡの大きさを−０．２Ｖとした。部位Ｑ１における電源電圧ＶＢのドロップは４ｍＶと推定される。すなわち、部位Ｑ１における電源電圧ＶＢの大きさは、０．８０６Ｖと推定される（図７参照）。部位Ｑ１におけるバックバイアス電圧ＶＡのドロップは２ｍＶと推定される。すなわち、部位Ｑ１におけるバックバイアス電圧ＶＡの大きさは、−０．１９８Ｖと推定される（図９参照）。
部位Ｑ２における電源電圧ＶＢのドロップは４０ｍＶと推定される。すなわち、部位Ｑ２における電源電圧ＶＢの大きさは、０．７７Ｖと推定される（図７参照）。部位Ｑ２におけるバックバイアス電圧ＶＡのドロップは２０ｍＶと推定される。すなわち、部位Ｑ２におけるバックバイアス電圧ＶＡの大きさは、−０．１８Ｖと推定される。
シミュレーションの結果、部位Ｑ１（ＶＢ＝０．８０６Ｖ、ＶＡ＝−０．１９８Ｖ）における論理回路２００の遅延時間は、１７４３ピコ秒と推定された。また、部位Ｑ２（ＶＢ＝０．７７Ｖ、ＶＡ＝−０．１８Ｖ）における論理回路２００の遅延時間は、１８５４ピコ秒と推定された。以上より、開示の技術の実施形態に係る半導体装置１０において、論理回路２００の遅延時間のばらつき幅（最大値−最小値）は、１１１ピコ秒と推定された。
すなわち、開示の技術の実施形態に係る半導体装置１０によれば、比較例に係る半導体装置１０Ｘにおける遅延時間のばらつき幅（２２６ピコ秒）に対して１１５ピコ秒の圧縮効果を得ることができる。換言すれば、開示の技術の実施形態に係る半導体装置１０によれば、比較例に係る半導体装置１０Ｘにおける遅延時間のばらつき幅を略半減できる。
図１５は、第２の比較例に係るバックバイアス配線３０Ｙの構成を示す図である。第２の比較例に係るバックバイアス配線３０Ｙは、開示の技術の実施形態に係るバックバイアス配線３０と同様、上層メッシュ配線３１および下層メッシュ配線３４を有する。第２の比較例に係るバックバイアス配線３０Ｙは、上層メッシュ配線３１と下層メッシュ配線３４とを接続するビア３９が、これらの配線の外周部のみならず内周部の全域に設けられている点が、開示の技術の実施形態に係るバックバイアス配線３０と異なる。チャージポンプ１２から出力されるバックバイアス電圧ＶＡは、上層メッシュ配線３１の中央部Ｃに印加される。
図１６は、第２の比較例に係るバックバイアス配線３０Ｙによってもたらされるバックバイアス電圧ＶＡの大きさの分布を、シミュレーションによって求めた結果を示す図である。図１６において、Ｘ軸およびＹ軸は、半導体基板の主面上における位置を示し、Ｚ軸は、バックバイアス電圧ＶＡの大きさを示す。図１６に示すように、第２の比較例に係るバックバイアス配線３０Ｙの構成によれば、バックバイアス電圧ＶＡは半導体基板の中央部において、急峻なピークを有するものの全体的にはフラットな分布となった。すなわち、上層メッシュ配線３１と下層メッシュ配線３４との接続を、これらの配線の略全域に亘って行った場合には、バックバイアス電圧ＶＡの分布傾向は、電源電圧ＶＢの分布傾向と一致しない。従って、第２の比較例に係るバックバイアス配線３０Ｙの構成によれば、電源電圧ＶＢのドロップに起因する遅延時間のばらつきを、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって打ち消す効果を得ることができない。
一方、開示の技術の実施形態に係るバックバイアス配線３０において、上層メッシュ配線３１と下層メッシュ配線３４との接続は、これらの配線の外周部においてのみ行われている。これにより、図１０に示すように、バックバイアス電圧ＶＡが半導体基板の中央部に向けて徐々に小さくなるようなバックバイアス電圧ＶＡの分布を形成することが可能となる。これにより、バックバイアス電圧ＶＡの分布傾向を電源電圧ＶＢの分布傾向と一致させることができ、電源電圧ＶＢのドロップに起因する遅延時間のばらつきを、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって打ち消すことが可能となる。
以上の説明から明らかなように、開示の技術の実施形態に係る半導体装置１０において、バックバイアス配線３０は、互いに異なる配線層に設けられた上層メッシュ配線３１および下層メッシュ配線３４を含む。上層メッシュ配線３１と下層メッシュ配線３４とは、これらの外周部に接続された複数のビア３９によって互いに接続されている。チャージポンプ１２から出力されるバックバイアス電圧ＶＡは、上層メッシュ配線３１の中央部に印加され、ビア３９を介して下層メッシュ配線３４に伝達される。バックバイアス配線３０をこのように構成することで、バックバイアス電圧ＶＡの分布傾向を、電源電圧ＶＢの分布傾向に略一致させることができる。これにより、電源電圧ＶＢのドロップに起因する遅延時間のばらつきを、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって相殺すことができる。結果として、電源電圧ＶＢおよびバックバイアス電圧ＶＡの双方の要因を加味した遅延時間のばらつきを抑制することが可能となる。
［第２の実施形態］
図１７Ａは、電源電圧ＶＢの分布に偏りが生じた状態を示す図である。図１７Ａには、電源配線２０の中心点から左上方向にずれた位置に電源電圧ＶＢが相対的に小さい領域が存在している場合が例示されている。このような電源電圧ＶＢの分布の偏りは、電源電圧ＶＢが供給される各回路による消費電力が、半導体基板上において不均一である場合に起こり得る。すなわち、消費電力が相対的に大きい領域では、電源電圧ＶＢのドロップが大きくなり、当該領域における電源電圧ＶＢは相対的に小さくなり、電源電圧ＶＢの分布に偏りが生じる。
このように電源電圧ＶＢの分布に偏りが生じた場合でも、図１７Ｂに示すように、バックバイアス電圧ＶＡの分布傾向を、電源電圧ＶＢの分布傾向に合わせることにより、第１の実施形態の場合と同様、遅延時間のばらつきを抑制することができる。
図１８は、開示の技術の第２の実施形態に係るバックバイアス配線３０Ａの構成を示す図である。図１８に示すバックバイアス配線３０Ａは、一例として、図１７Ｂに示すような偏りを生じたバックバイアス電圧ＶＡの分布を形成するための構成を有する。バックバイアス配線３０Ａは、上層メッシュ配線３１および下層メッシュ配線３４を有し、上層メッシュ配線３１と下層メッシュ配線３４は、これらの外周部に接続された複数のビア３９によって互いに接続されている。チャージポンプ１２から出力されるバックバイアス電圧ＶＡは、上層メッシュ配線３１の中央部Ｃに印加される。
バックバイアス配線３０Ａにおいて、電源電圧ＶＢが供給される回路による消費電力が相対的に大きい領域Ｐに対応する部分におけるビア３９が間引かれている。このように、消費電力が相対的に大きい領域Ｐに対応する部分におけるビアの形成密度を、他の部分におけるビアの形成密度よりも小さくすることで、領域Ｐにおけるバックバイアス電圧ＶＡのドロップを大きくすることができる。すなわち、図１７Ｂに示すような偏りを生じたバックバイアス電圧ＶＡの分布を形成することができる。
また、図１８に示すように、バックバイアス配線３０Ａにおいて、消費電力が相対的に大きい領域Ｐに対応する部分における下層メッシュ配線３４の配線幅を、消費電力が相対的に小さい領域に対応する部分における配線幅よりも小さくしてもよい。このように、配線幅を部分的に小さくすることによっても、領域Ｐにおけるバックバイアス電圧ＶＡのドロップを大きくすることができ、図１７Ｂに示すような偏りを生じたバックバイアス電圧ＶＡの分布を形成することができる。このように、消費電力が相対的に大きい領域に対応する部分におけるバックバイアス電圧ＶＡのドロップが相対的に大きくなるようにバックバイアス配線３０を構成することで、バックバイアス電圧ＶＡの分布傾向を電源電圧ＶＢの分布傾向に合わせることができる。上記したビア３９の形成密度を調整する施策と、下層メッシュ配線３４の配線幅を調整する施策は、単独に実施してもよいし、両者を併せて実施してもよい。
第２の実施形態に係るバックバイアス配線３０Ａの構成によれば、バックバイアス電圧ＶＡの分布に偏りを付加することができるので、電源電圧ＶＢの分布の偏りに対応させることができる。従って、電源電圧ＶＢの分布に偏りが生じた場合でも、電源電圧ＶＢのドロップに起因する遅延時間のばらつきを、バックバイアス電圧ＶＡのドロップに起因する遅延時間のばらつきによって相殺することができ、遅延時間のばらつきを抑制することができる。
図１９は、バックバイアス電圧ＶＡの分布傾向を、電源電圧ＶＢの分布傾向に一致させる場合の半導体装置１０の設計手順を示す工程図である。
ステップＳ１において、フロアプランを実施する。すなわち、半導体装置１０を構成する各回路ブロックのおおよその配置を決定する。ステップＳ２において、電源配線２０の設計を行う。すなわち、ステップＳ１０において配置された各回路ブロックに対して電源電圧ＶＢの供給を行うための配線設計を行う。ステップＳ３において、ロジックセルの仮配置配線を行う。これにより、電源電圧ＶＢのドロップの状態が概ね決まり、電源電圧ＶＢの分布が概ね決まる。ステップＳ４において、電源電圧ＶＢのドロップ解析を行う。ここでは、例えばシミュレーションなどを用いて、電源電圧ＶＢのドロップが相対的に大きい領域および相対的に小さい領域を求め、電源電圧ＶＢの分布を明らかにする。ステップＳ５において、バックバイアス配線３０の設計を行う。ここでは、電源電圧ＶＢのドロップ解析によって明らかとなった電源電圧ＶＢの分布傾向と、バックバイアス電圧ＶＡの分布傾向が一致するように、バックバイアス配線３０の設計を行う。具体的には、電源電圧ＶＢの分布に偏りが生じている場合には、電源電圧ＶＢが相対的に小さい領域に対応する部分において、ビア３９の形成密度を相対的に小さくする、配線幅を相対的に小さくするなどの措置を行う。ステップＳ６において、ロジックセルの配置配線を行う。以上の手順に従って各処理を行うことで、バックバイアス電圧ＶＡの分布傾向が、電源電圧ＶＢの分布傾向に一致した半導体装置１０の設計を行うことができる。
なお、上記した各実施形態では、バックバイアス電圧ＶＡを半導体装置１０の内部に設けられたチャージポンプ１２によって生成する場合を例示したが、バックバイアス電圧ＶＡを半導体装置１０の外部から供給してもよい。この場合においても、バックバイアス電圧ＶＡを上層メッシュ配線３１の中央部に印加するように構成することで、バックバイアス電圧ＶＡの分布を図９に示すような同心状にすることができる。
電源配線２０は、開示の技術における第１の配線に対応する。上層メッシュ配線３１は、開示の技術における第２の配線に対応する。下層メッシュ配線３４は、開示の技術における第３の配線に対応する。半導体基板１３０、Ｎ−ウェル領域１１１およびＰ−ウェル領域１２１は、開示の技術における半導体基板に対応する。ロジックセル１３、ＳＲＡＭ１４およびアナログマクロ１５は、開示の技術における回路に対応する。電源電圧ＶＢは、開示の技術における電源電圧に対応する。バックバイアス電圧ＶＡは、開示の技術における基板電圧に対応する。チャージポンプ１２は、開示の技術における電圧生成部に対応する。
以上の第１および第２の実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板に設けられ、前記半導体基板に供給される基板電圧によって閾値電圧が制御される半導体素子を各々が含む複数の回路と、
外周部の複数箇所に供給される電源電圧を、前記複数の回路の各々に供給するメッシュ状の第１の配線と、
配線層に設けられ、前記基板電圧の供給を受けるメッシュ状の第２の配線と、
前記第２の配線が設けられた配線層とは異なる配線層に設けられ、外周部が前記第２の配線の外周部に接続され、前記基板電圧を前記半導体基板に供給するメッシュ状の第３の配線と、
を含む半導体装置。
（付記２）
前記基板電圧は、前記第２の配線の中央部に供給されている
付記１に記載の半導体装置。
（付記３）
前記第２の配線および前記第３の配線は、前記回路による消費電力が前記半導体装置内で相対的に大きい第１の領域に対応する部分における前記基板電圧の絶対値のドロップが、前記回路による消費電力が前記第１の領域より小さい第２の領域に対応する部分における前記基板電圧の絶対値のドロップよりも大きくなるように構成されている
付記１または付記２に記載の半導体装置。
（付記４）
前記第２の配線および前記第３の配線は、それぞれの外周部において複数のビアを介して互いに接続され、
前記第１の領域に対応する部分における前記ビアの形成密度が、前記第２の領域に対応する部分における前記ビアの形成密度よりも小さい
付記３に記載の半導体装置。
（付記５）
前記第３の配線は、前記第１の領域に対応する部分における配線幅が、前記第２の領域に対応する部分における配線幅よりも小さい
付記３または付記４に記載の半導体装置。
（付記６）
前記基板電圧を生成する電圧生成部を更に含む、
付記１から付記５のいずれか１つに記載の半導体装置。
（付記７）
前記第２の配線および前記第３の配線は、それぞれの外周部において複数のビアを介して互いに接続されている
付記１または付記２に記載の半導体装置。
（付記８）
前記複数のビアは、等間隔に配置されている
付記７に記載の半導体装置。
１０ 半導体装置
１１ 入出力回路（Ｉ／Ｏ回路）
１２ チャージポンプ
２０ 電源配線
３０ バックバイアス配線
３１ 上層メッシュ配線
３２ 下層メッシュ配線
３９ ビア
１００ ＣＭＯＳ回路
１１０ Ｐ−ＭＯＳトランジスタ
１２０ Ｎ−ＭＯＳトランジスタ
１１１ Ｎ−ウェル領域
１２１ Ｐ−ウェル領域
１３０ 半導体基板

Claims (6)

  1. 第１の領域及び第２の領域を有する半導体基板と、
    前記半導体基板に設けられたウェルと、前記ウェル上に設けられた半導体素子とを、有する複数の回路と、
    前記半導体基板上に設けられ、外周部の複数箇所に電源電圧が供給され、前記複数の回路の各々に前記電源電圧を供給するメッシュ状の第１の配線と、
    前記半導体基板上に設けられ、中央部に基板電圧が供給されるメッシュ状の第２の配線と、
    前記半導体基板上に設けられ、前記第２の配線が設けられた層とは異なる層に設けられ、前記基板電圧を前記ウェルに供給するメッシュ状の第３の配線と、
    前記第３の配線の外周部のみに設けられ、前記第３の配線と前記第２の配線とを接続する複数のビアと、
    を含む半導体装置。
  2. 前記複数のビアは、前記第１の領域に対応する部分では第１の密度で設けられ、前記第２の領域に対応する部分では前記第１の密度よりも高い第２の密度で設けられる
    請求項１に記載の半導体装置。
  3. 前記第３の配線は、前記第１の領域に対応する部分における配線幅が、前記第２の領域に対応する部分における配線幅よりも小さい
    請求項１または請求項２に記載の半導体装置。
  4. 前記基板電圧を生成する電圧生成部を更に含む、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記メッシュ状の第２の配線は、第１の方向に延在する複数の第４の配線と、前記第４の配線とは異なる層に設けられ、前記第１の方向とは異なる第２の方向に延在する複数の第５の配線と、を有する
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記メッシュ状の第３の配線は、第３の方向に延在する複数の第６の配線と、前記第６の配線とは異なる層に設けられ、前記第３の方向とは異なる第４の方向に延在する複数の第７の配線と、を有する
    請求項１から請求項５のいずれか１項に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6966686B2 (ja) * 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US10090227B1 (en) * 2017-07-13 2018-10-02 Globalfoundries Inc. Back biasing in SOI FET technology
DE102018125018A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Zweidimensionale Durchkontaktierungssäulenstrukturen
US10664642B1 (en) 2018-11-30 2020-05-26 International Business Machines Corporation Constructing via meshes for high performance routing on silicon chips

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63153852A (ja) 1986-12-17 1988-06-27 Mitsubishi Electric Corp 半導体記憶装置
JPH10284690A (ja) * 1997-04-07 1998-10-23 Toshiba Corp 半導体集積回路装置及びその電源配線方法
US6127845A (en) * 1998-05-11 2000-10-03 Quicklogic Corporation Field programmable gate array having internal logic transistors with two different gate insulator thicknesses
US6734472B2 (en) * 2002-04-25 2004-05-11 Synplicity, Inc. Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device
JP4401621B2 (ja) * 2002-05-07 2010-01-20 株式会社日立製作所 半導体集積回路装置
US7739624B2 (en) * 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US7943436B2 (en) * 2002-07-29 2011-05-17 Synopsys, Inc. Integrated circuit devices and methods and apparatuses for designing integrated circuit devices
JP2004152975A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20060239102A1 (en) * 2003-02-26 2006-10-26 Atsushi Saita Semiconductor integrated circuit device and its power supply wiring method
JP4200926B2 (ja) * 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
US7346869B2 (en) * 2004-10-29 2008-03-18 Synopsys, Inc. Power network analyzer for an integrated circuit design
JP2006351633A (ja) 2005-06-13 2006-12-28 Matsushita Electric Ind Co Ltd 半導体集積回路装置、電子部品実装基板および半導体集積回路装置のレイアウト設計方法
JP2007088151A (ja) * 2005-09-21 2007-04-05 Sharp Corp 半導体集積回路の電源配線方法
JP4986114B2 (ja) * 2006-04-17 2012-07-25 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の設計方法
JP4636077B2 (ja) * 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
JP2009140999A (ja) * 2007-12-04 2009-06-25 Toshiba Corp 半導体集積回路
US8443306B1 (en) * 2012-04-03 2013-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Planar compatible FDSOI design architecture
JP5978791B2 (ja) * 2012-06-12 2016-08-24 株式会社ソシオネクスト 半導体装置

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