KR20200105626A - 소스 저항기를 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 트랜지스터 및 저항기를 포함한다. 트랜지스터는 전원 단자와 접지 단자 사이에 직렬로 접속되고, 트랜지스터의 게이트 단자는 서로 접속된다. 저항기는 트랜지스터 위에 중첩된다. 저항기는 트랜지스터의 소스 단자와 접지 단자 사이에 접속된다.

Description

소스 저항기를 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH SOURCE RESISTOR AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 상호 참조
본 출원은 2019년 2월 28일자 출원된 미국 가출원 제62/812,181에 우선권을 주장하고, 그 전체 개시는 참조에 의해 여기서 통합된다.
반도체 기술이 발전함에 따라, 집적 회로(integrated circuits; Ic)는 8 나노미터, 16 나노미터, 12 나노미터, 7 나노미터, 5 나노미터 및 그 이하와 같은 작은 피처 크기로 옮겨졌다. 작은 피쳐 크기를 갖는 반도체 기술은 반도체 제조와 설계 사이에 더 많은 상호작용으로 이어진다. 반도체 디바이스에서 제조 변동의 영향이 더욱 중요해질 것이다. 예를 들어, 동일한 설계를 갖는 2개의 트랜지스터가 제조될 때, 이들 2 개의 트랜지스터 사이에 존재하는 제조 변동은 이들 2개의 트랜지스터 사이에 불일치를 야기할 것이다. 이러한 변동은 2개의 반도체 저항기 사이에서 비율의 이동을 야기할 수 있다. 따라서, 타이밍, 노이즈 및 신뢰성과 같은 일부 중요한 성능 지수는 부정적인 영향을 받을 수 있다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 예시적인 레이아웃 도면이다.
도 2는 일부 실시예에 따른 반도체 디바이스 내의 트랜지스터 그룹 및 저항기의 구조를 예시하는 평면도이다.
도 3은 본 개시의 일부 실시예에 따른 도 2의 트랜지스터 그룹의 절개선에 따른 단면도이다.
도 4a, 도 4b, 도 4c, 도 4d는본 개시의 일부 실시예에 따른 도 2의 저항기의 박막 저항기 및 트랜지스터 그룹의 또다른 절개선에 따른 단면도이다.
도 5a는 일부 실시예에 따른 도 2의 제 2 영역에서 금속 상호접속부를 예시한 평면도이다.
도 5b는 일부 실시예에 따른 도 2의 제 2 영역에서 금속 상호접속부를 예시 한 또다른 평면도이다.
도 6a는 일부 실시예에 따른 도 2의 제 3 영역에서 저항기의 박막 저항기를 예시한 평면도이다.
도 6b는 일부 실시예에 따른 도 2의 제 3 영역에서 저항기의 박막 저항기를 예시한 또다른 평면도이다.
도 7은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 예시적인 레이아웃 도면이다.
도 8은 일부 실시예들에 따른 반도체 디바이스를 제조하기 위한 방법을 예시하는 흐름도이다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
본 명세서에서 사용된 용어는 일반적으로 본 기술분야 및 각각의 용어가 사용되는 특정 문맥에서 통상적인 의미를 가진다. 여기서 논의된 임의의 용어의 예를 포함하여 본 명세서에서의 예의 사용은 단지 예시적인 것이며, 본 개시 또는 임의의 예시된 용어의 범위 및 의미를 제한하는 것은 아니다. 마찬가지로, 본 개시는 본 명세서에 제공된 다양한 실시예로 제한되지 않는다.
"제 1", "제 2” 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야한다는 것이 이해될 것이다. 이들 용어들은 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 실시예의 범위를 벗어나지 않으면서 제 1 요소는 제 2 요소로 지칭될 수 있고, 유사하게 제 2 요소는 제 1 구성 요소로 지칭될 수 있다. 본 명세서에 사용된 용어 "및/또는"은 연관되어 열거된 항목들 중 하나 이상의 임의의 및 모든 조합을 포함한다.
본 명세서에 사용된 바와 같이, 용어 "구비하는", "포함하는", "갖는", "함유하는", "수반하는" 등은 개방형으로, 즉 그들을 포함하지만 그들에 제한되지 않는 것으로 이해되어야한다.
"일 실시예", "실시예" 또는 "일부 실시예"에 대한 본 명세서에 걸친 참조는 실시예와 함께 설명된 특정 피처, 구조물, 구현예 또는 특성이 본 개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸처 다양한 위치에서의 "일 실시예에서" 또는 "실시예에서" 또는 "일부 실시예에서"란 구절의 사용은 반드시 모두 동일한 실시예를 말하는 것은 아니다. 또한, 특정 피처, 구조물 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
작은 피쳐 크기를 갖는 반도체 기술은 반도체 제조와 설계 사이에 더 많은 상호작용으로 이어진다. 예를 들어, 트랜지스터가 제조될 때, 트랜지스터 상의 제조 변동은 기생 저항기, 타이밍, 잡음 및 신뢰성과 같은 일부 중요한 성능 지수의 이동을 야기할 수 있다. 제조 변동에 따라 트랜지스터의 기생 저항이 이동되면, 트랜지스터를 통해 흐르는 동작 전류는 극적으로 변할 것이다. 본 개시의 일부 실시예는 트랜지스터의 소스 단자와 접지 단자 사이에 접속된 소스 저항기를 포함하고, 소스 저항기는 트랜지스터의 변화에 의해 유도되는 동작 전류의 변화를 억제하거나 감소시키기 위해 이용될 수 있다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 예시적인 레이아웃 도면이다. 도 1에 예시적으로 도시된 바와 같이, 반도체 디바이스(100)는 트랜지스터 그룹(120)(트랜지스터(T1, T2, T3... Tn) 포함), 저항기(140) 및 부하(160)를 포함한다. 일부 실시예에서, n은 3 이상의 양의 정수이다. 도 1의 반도체 디바이스(100)의 트랜지스터(T1~Tn)의 수는 예시를 위해 주어진다. 다양한 수의 트랜지스터(T1~Tn)가 본 개시의 고려되는 범위 내에 있다.
트랜지스터(T1~Tn)의 예는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(p-channel/n-channel field effect transistor; PFET/NFET) 등, FinFET 또는 소스/드레인이 융기된 평면 MOS 트랜지스터를 포함하지만, 이에 제한되지는 않는다. 도 1에 예시적으로 도시된 트랜지스터(T1~Tn)는 예시적인 목적을 위한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피와 자기-정렬 공정을 결합하여, 예들 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 만들 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서는 그 후 핀을 패터닝하기 위해 사용될 수 있다.
도 1에 예시적으로 도시된 바와 같이, 트랜지스터 그룹(120)의 트랜지스터(T1, T2, T3... Tn)는 전원 단자(PS)와 접지 단자(GND) 사이에 직렬로 접속된다. 예를 들어, 트랜지스터(T1)의 소스 단자(S)는 저항기(140)를 통해 접지 단자(GND)에 접속되고; 트랜지스터(T1)의 드레인 단자(D)는 트랜지스터(T2)의 소스 단자(D)에 접속되고; 트랜지스터(T2)의 드레인 단자(D)는 트랜지스터(T3)의 소스 단자(D)에 접속되고; 트랜지스터(T3)의 드레인 단자(D)는 후속 트랜지스터(도 1에 도시되지 않음)의 소스 단자(D) 접속되는 등이다. 직렬로 접속된 트랜지스터(T1~Tn)의 타단에서, 트랜지스터(Tn)의 드레인 단자(D)는 부하(160)를 통해 전원 단자(PS)에 접속된다.
도 1에 예시적으로 도시된 바와 같이, 트랜지스터(T1~Tn)의 게이트 단자는 제 1 금속 상호접속부(MIC1)에 의해 서로(together) 접속된다. 트랜지스터 그룹(120) 내의 트랜지스터(T1~Tn)의 게이트 단자는 적층된 게이트 단자(Gst1)로서 함께 적층된다. 직렬 접속된 트랜지스터 그룹(120) 내의 트랜지스터(T1~Tn)는 적층 게이트(Gst1)의 전압 레벨에 따라 함께 턴-온 또는 턴-오프될 것이다. 따라서, 트랜지스터 그룹(120) 내의 트랜지스터(T1~Tn)는 하나의 등가 트랜지스터로서 기능할 수 있다. 제 1 금속 상호접속부(MIC1)는 트랜지스터 그룹(120) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 하나에 위치된다.
일부 실시예에서, 트랜지스터 그룹(120) 내의 각 트랜지스터(T1~Tn)는 유사한 크기 또는 대략 동일한 크기를 가진다. 일부 실시예에서, 트랜지스터 그룹(120) 내의 각 트랜지스터(T1~Tn)는 제조 공정 표준에 따라 약 1 단위의 최소 게이트 길이 내지 약 5 단위의 최소 게이트 길이의 범위 내에 있는 게이트 길이를 가진다. 트랜지스터 그룹(120) 내의 트랜지스터(T1~Tn) 각각이 5 단위의 최소 게이트 길이보다 긴 게이트 길이를 갖는 경우, 트랜지스터 그룹(120)이 차지하는 전체 크기는 너무 클 것이다.
도 1에 예시적으로 도시된 바와 같이, 저항기(140)는 트랜지스터 그룹(120)과 접지 단자(GND) 사이에 접속된다. 보다 구체적으로, 저항기(140)의 제 1 단부는 제 2 금속 상호접속부(MIC2)에 의해 트랜지스터(T1)의 소스 단자에 접속되고, 저항기(140)의 제 2 단부는 제 3 금속 상호접속부(MIC3)에 의해 접지 단자(GND)에 접속된다. 제 2 금속 상호접속부(MIC2) 및 제 3 금속 상호접속부(MIC3)는 트랜지스터 그룹(120) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 적어도 하나 상에 위치된다.
도 2는 일부 실시예에 따른 반도체 디바이스(100)에서의 트랜지스터 그룹(120) 및 저항기(140)의 구조를 예시하는 평면도이다. 도 1의 실시예와 관련하여, 도 2의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 표시된다.
간략화를 위해, 트랜지스터 그룹(120)의 3개의 트랜지스터(T1, T2 및 T3)가도 2에서 라벨링된다. 도 2에 예시적으로 도시된 실시예들로서, 트랜지스터(T1 및 T2)는 연속 활성 영역(121) 상에 서로 인접하게 구현되고, 트랜지스터(T2 및 T3)는 연속 활성 영역(121) 상에 서로 인접하게 구현된다. 유사하게, 트랜지스터 그룹(120)의 다른 트랜지스터(예를 들어, Tn)가 유사한 방식으로 구현될 수 있다.
도 3은 본 개시의 일부 실시예에 따른 도 2의 트랜지스터 그룹(120)의 "A-A" 선을 따른 단면도이다. 도 1 및 도 2의 실시예와 관련하여, 도 3의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 표시된다. 도 3에 예시적으로 도시된 바와 같이, 트랜지스터 그룹(120)은 연속 활성 영역(121)에 배치된 소스/드레인 영역(S/D) 및 연속 활성 영역(121)의 최상부면에 배치된 게이트 전극(G)을 포함한다. 게이트 전극(G) 각각은 2개의 인접한 소스/드레인 영역(S/D) 사이의 채널(122) 위에 위치된다.
일부 실시예에서, 트랜지스터 그룹(120) 내의 트랜지스터의 게이트 전극(G)은 도핑된 폴리실리콘 게이트 또는 고유전율(HiK) 금속 게이트에 의해 구현된다. 일부 실시예에서, 도핑된 폴리실리콘 게이트 또는 HiK 금속 게이트 각각의 게이트 패턴 밀도는 약 5 % 내지 약 30 %이다. 게이트 패턴 밀도가 5 %보다 낮으면, 게이트 패턴을 배치할 때 면적 이용 효율이 낮아질 것이고, 동일한 게이트 패턴이 더 큰 면적을 차지할 것이다. 게이트 패턴 밀도가 30 %보다 낮으면 인접한 2개의 게이트 패턴이 서로 너무 가까워져, 이들 2개의 게이트 패턴에 간섭 문제가 있을 수 있다. 일부 실시예에서, 트랜지스터 그룹(120) 내의 트랜지스터의 모든 영역/대상은 약 2 um 내지 10 um 제곱 검색/검사 윈도우 내에서 밀도의 허용오차 갭이 약 1 % 내지 약 15 %인 것으로 제한된다. 밀도의 허용오차 갭 및 검색/검사 윈도우의 크기는 반도체 디바이스(100)의 제조 공정에 의존한다. 검색/검사 윈도우의 크기가 2 um보다 작으면, 반도체 디바이스(100)를 검사하는데 많은 시간이 소요될 것이다. 검색/검사 윈도우의 크기가 10 um보다 크면, 평균 효과가 발생할 수 있고(예를 들어, 과밀 블록 및 저밀 블록이 양질의(qualified) 블록으로 결합될 수 있음), 검색/검사 윈도우는 매우 많은 폴리곤 또는 블록을 포함할 수 있다.
일부 실시예에서, 도 1의 트랜지스터 그룹(120) 내의 트랜지스터(T1~Tn) 각각은 게이트 길이(L)(즉, 게이트 길이(L)는 도 3에 도시된 하나의 채널(122)의 길이와 동등함)를 가지며, 도 1의 트랜지스터 그룹(120)에 의해 형성된 등가 트랜지스터는 n*L과 동등한 등가 게이트 길이를 가질 수 있다. 즉, 트랜지스터 그룹(120)에 트랜지스터(T1~Tn)가 함께 적층되어 등가 게이트 길이(n*L)를 갖는 등가 트랜지스터가 형성되며, 이는 트랜지스터(T1~Tn)의 각각의 트랜지스터의 게이트 길이(L)의 n배이다. 일부 경우에, 게이트 길이가 긴(예를 들어, n*L) 하나의 트랜지스터는 비교적 높은 전압 레벨을 갖는 제어 신호를 필요로 한다. 도 1에 도시된 실시예에서, 게이트 길이(L)를 갖는 트랜지스터(T1~Tn) 각각은 비교적 낮은 전압 레벨(게이트 길이가 긴 하나의 트랜지스터와 비교해서)에 의해 제어될 수 있다.
저항기(140)는 트랜지스터 그룹(120) 위에 배치된다. 저항기(140)는 적어도 하나의 박막 저항기를 포함한다. 도 2에 예시적으로 도시된 실시예로서, 저항기(140)는 3개의 박막 저항기(140a, 140b 및 140c)를 포함한다. 도 2의 저항기(140)에서 박막 저항기(140a ~ 140c)의 수는 예시의 목적으로 주어진다. 다양한 수의 박막 저항기(140a ~ 140c)가 본 개시의 고려되는 범위 내에 있다. 박막 저항기(140a ~ 140c) 각각은 트랜지스터 그룹(120) 위에 형성된 박막 저항기 재료이다. 일부 실시예에서, 박막 저항기(140a ~ 140c) 각각은 티타늄 질화물(TiN) 박막 저항기일 수 있고, 티타늄 질화물(TiN) 박막 저항기는 낮은 변동 및/또는 높은 정확도를 가지고 VLSI(very-large-scale integration) 공정으로 제조할 수 있다. 다른 실시예에서, 박막 저항기(140a~140c)는 니켈 크롬(Ni-Cr) 또는 다른 저항기 재료와 같은 다른 막 저항기 재료로 형성될 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 개시의 일부 실시예에 따른 도 2의 트랜지스터 그룹(120) 및 저항기(140)의 박막 저항기(140a~140b)의 "B-B" 선을 따른 단면도이다. 도 1 및 도 2 의 실시예와 관련하여, 도 4a 내지 도 4d의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 지정되어 있다.
도 4a 내지 도 4d에 예시적으로 도시된 바와 같이, 트랜지스터 그룹(120) 위에 중첩된 k개의 상이한 층들의 금속 층(ML1, ML2, ML3,... 및 MLk)이 있다. k는 양의 정수임이 알려져 있다. 다양한 수의 금속 층이 본 개시의 고려되는 범위 내에 있다. 도 1의 제 1 금속 상호접속부(MIC1), 제 2 금속 상호접속부(MIC2) 및 제 3 금속 상호접속부(MIC3)는 도 4a 내지 도 4d에 도시된 금속 층(ML1, ML2, ML3, ... 및 MLk) 중 적어도 하나에 위치한다.
도 4a 내지 도 4d에 예시적으로 도시된 바와 같이, 금속 층들(ML1~MLk) 위에 위치된 최상부 금속 층(TML) 및 본드 패드 층(APL)이 있다. 일부 실시예에서, 최상부 금속 층(TML)은 아래의 금속 층을 보호하기 위해 금속 층(MLk)의 최상부 위에 중첩된다. 본드 패드 층(APL)은 최상부 금속 층(TLL) 위에 중첩된다. 일부 실시예들에서, 본드 패드 층(APL)은 반도체 디바이스(100) 외측의 접속 핀(도면에 도시되지 않음)을 본딩하거나 접속하시키는데 이용된다.
도 4a에 예시적으로 도시된 실시예로서, 저항기(140)의 박막 저항기(140a~140b)는 트랜지스터 그룹(120) 위에 중첩되고 제 1 금속 층(ML1)과 제 2 금속 층(ML2) 사이에 위치된다.
도 4b에 예시적으로 도시된 다른 실시예로서, 저항기(140)의 박막 저항기(140a~140b)는 트랜지스터 그룹(120) 위에 중첩되고 제 2 금속 층(ML2)과 제 2 금속 층(ML3) 사이에 위치된다.
유사하게, 저항기(140)의 박막 저항기(140a~140b)는 금속 층(ML1-MLk)의 2개의 인접한 층들 사이에 위치될 수 있다. 저항기(140)의 다양한 위치는 본 발명의 고려되는 범위 내에 있다.
도 4c에 예시적으로 도시된 다른 실시예로서, 저항기(140)의 박막 저항기(140a~140b)는 트랜지스터 그룹(120) 위에 중첩되고 k번째 금속 층(MLk)과 최상부 금속 층(TML) 사이에 위치된다.
도 4d에 예시적으로 도시된 다른 실시예로서, 저항기(140)의 박막 저항기(140a~140b)는 트랜지스터 그룹(120) 위에 중첩되고 최상부 금속 층(TLL)과 본드 패드 층(APL) 사이에 위치된다.
다르게 말하면, 트랜지스터 그룹(120) 위에 중첩된 박막 저항기(140)는 금속 층(ML1-MLk), 최상부 금속 층(TML) 및 본드 패드 층(APL)으로부터 선택된 임의의 2개의 인접한 층들 사이에 위치될 수 있다.
도 2에 예시적으로 도시된 바와 같이, 트랜지스터 그룹(120)의 트랜지스터는 제 1 영역(A1) 내에 구현된다. 도 1의 제 1 금속 상호접속부(MIC1), 제 2 금속 상호접속부(MIC2), 및 금속 상호접속부(MIC3)는 도 2의 제 2 영역(A2) 내에 구현된다. 저항기(140)의 박막 저항기(140a ~ 140c)는 도 2의 제 3 영역(A3) 내에 구현된다. 일부 실시예에서, 도 2에 예시적으로 도시된 바와 같이, 제 2 영역(A2)의 크기는 제 1 영역(A1)의 크기와 유사할 수 있고, 제 3 영역(A3)의 크기는 제 1 영역(A1) 및 제 2 영역(A2)의 크기보다 작을 수 있다. 저항기(140)가 위치하는 제 3 영역(A3)이 트랜지스터 그룹(120)의 제 1 영역(A1)보다 큰 경우, 저항기(140)는 근방에 위치된 다른 활성 컴포넌트(도면에 도시되지 않음)에 영향을 줄 것이다. 도 2 및 도 4a 내지 도 4d에 도시된 바와 같이, 저항기(140)의 박막 저항기는 트랜지스터 그룹(120) 위에 배치되어, 저항기(140)가 반도체 디바이스의 레이아웃에서 (트랜지스터 그룹(120)을 수용하기 위해) 제 1 영역(A1) 외축의 여분 영역을 차지하지 않도록 할 것이다. 저항기(140)를 수용하기 위한 제 3 영역(A3)은 트랜지스터 그룹(120)을 수용하기위한 제 1 영역(A1)과 전체적으로 중첩된다. 다르게 말하면, 트랜지스터 그룹(120) 위에 중첩된 저항기(140)를 형성하는 것은 레이아웃 설계에서 영역 자원의 소비를 감소시킬 수 있다.
화학 기계적 평탄화(Chemical-Mechanical Planarization; CMP) 공정에서, 패턴 밀도는 그 층 자체뿐만 아니라 그 위의 다른 층에 대한 평탄도 및 특성을 달성하는데 중요한 요소이다. 일부 실시예에서, 저항기(140)의 영역(A3)은 금속 상호접속부(MIC1~MIC3)의 영역(A2)에 의해 둘러싸이거나 더 작아지고, 또한 영역(A2)은 트랜지스터 그룹(120)의 제 1 영역(A1)에 의해 둘러싸이거나 더 작아져서, 하부 층의 패턴 밀도의 평탄도가 상부 층의 패턴 밀도의 평탄도를 보장할 수 있게 한다. 그렇지 않으면, 트랜지스터 그룹(120)에 대응하는 트랜지스터 층 상의 상이한 패턴 밀도는 트랜지스터 층 상에 상이한 두께를 야기할 것이고; 금속 상호접속부(MIC1~MIC3)에 대응하는 금속 층 상의 상이한 패턴 밀도는 금속 층 상에 상이한 두께를 야기할 것이고; 저항기(140)에 대응하는 저항기 층 상의 상이한 패턴 밀도는 저항기 층 상의 상이한 두께를 만들 것이다. 저항기(140)가 상이한 패턴 밀도 및 상이한 두께를 갖는 영역(A2) 또는 영역(A3) 위에 구현되는 경우, 저항기 층의 높이는 일정하지 않을 수 있고, 저항기(140)의 저항은 2개 영역(A2 및 A3)의 불균일한 두께로 인해 변할 수 있다.
도 5a는 일부 실시예에 따른 도 2의 제 2 영역(A2)에서 금속 상호접속부를 예시한 평면도이다. 도 2의 실시예와 관련하여, 도 5a의 유사한 컴포넌트는 이해를 돕기 위해 동일한 참조 번호로 지정되어 있다.
도 5a에 예시적으로 도시된 바와 같이, 제 2 영역(A2)은 활성 영역(aA2) 및 비활성 영역(dA2)을 포함한다. 비활성 영역(dA2)은 제 2 영역(A2)의 4개의 경계 에지 주위에 위치하고 활성 영역(aA2)을 둘러싼다. 제 2 영역(A2)에는 몇몇 금속 상호접속부(활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)을 포함)가 형성되어 있다. 도 5a에 예시적으로 도시된 바와 같이, 활성 영역(aA2) 내의 금속 상호접속부는 활성 금속 상호접속부(MIC)이다. 도 5a의 활성 금속 상호접속부(aMIC)는, 도 1에 도시된 실시예와 같이, (도 1의 트랜지스터(T1~Tn)의 게이트 단자를 서로 접속시키는) 제 1 금속 상호접속부(MIC1), (도 1의 저항기(140)에 트랜지스터(T1)의 소스 단자를 접속시키는) 제 2 금속 상호접속부(MIC2), (도 1의 접지 단자(GND)에 저항기(140)를 접속하기위한) 제 3 금속 상호접속부(MIC3)을 구현하는데 이용된다. 비활성 영역(dA2)에서 적어도 일부 위치된 더미 금속 상호접속부(dMIC)는 도 1의 제 1 금속 상호접속부(MIC1), 제 2 금속 상호접속부(MIC2), 또는 제 3 금속 상호접속부(MIC3)을 형성하는데 이용되지 않는다. 일부 실시예에서, 더미 금속 상호접속부(dMIC)는 금속 상호접속부가 위치하는 층 상의 평탄도를 보장하도록 구현된다.
도 5a에 예시적으로 도시된 실시예에서, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)는 수평 방향을 따라 배치된다. 일부 실시예들에서, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC) 각각의 폭은 제조 공정 표준에 따라 1 단위의 최소 선폭 내지 약 2 단위의 최소 선폭이다. 최신 금속/상호접속부 공정으로 인해, 최소 피처 폭(예를 들어, 1 또는 2 단위의 최소 선폭)을 갖는 금속 루트는, 더 낮은 금속 루트의 저항 또는 더 낮은 금속 루트의 저항 변동과 같은 더 나은 특성을 가질 수 있다. 일부 실시예에서, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC) 각각의 금속 밀도는 약 15 % 내지 약 50 %이다. 최신 금속/상호접속부 공정으로 인해, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)의 상술된 금속 밀도는, 더 낮은 금속 상호접속부의 저항 및 더 낮은 금속 상호접속부의 저항 변동과 같은 더 나은 특성을 유도할 것이다. 일부 실시예에서, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)의 모든 대상은 검색/검사 윈도우 내에 약 1 % 내지 약 15 %의 허용오차 갭을 갖도록 제한된다. 일부 실시예에서, 검색/확인 윈도우의 크기는 예를 들어 약 2 um 내지 10 um 제곱일 수 있다. 화학 기계적 평탄화(CMP) 공정에서 패턴 밀도는 층 자체뿐만 아니라 그 위의 다른 층에 대한 평탄도 및 특성을 달성하는데 중요한 요소이다. 검색/확인 윈도우의 크기가 2 um보다 작으면, 반도체 디바이스(100)를 검사하는데 많은 시간이 소요될 수 있다. 검색/확인 윈도우의 크기가 10um보다 크면, 평균 효과가 발생할 수 있고(예를 들어, 과밀 블록 및 저밀 블록이 양질의 블록으로 결합될 수 있음), 검색/검사 윈도우는 매우 많은 폴리곤 또는 블록을 포함할 수 있다. 허용오차 갭이 15 % 이상으로 구성되면, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)의 층의 평탄도가 나빠질 것이다. 이들 층의 평탄도가 나쁘면 금속 상호접속부의 균일성이 나빠지고 금속 상호접속부의 저항의 변동을 발생시킬 것이다.
도 5b는 일부 실시예에 따라 도 2의 제 2 영역(A2)에서 금속 상호접속부를 예시한 평면도이다. 도 2의 실시예와 관련하여, 도 5b의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 표시되어 있다.
도 5b에 예시적으로 도시된 바와 같이, 제 2 영역(A2)은 활성 영역(aA2) 및 비활성 영역(dA2)을 포함한다. 활성 금속 상호접속부(aMIC)는 활성 영역(aA2)에 배치되고 더미 금속 상호접속부(dMIC)는 비활성 영역(dA2)에 적어도 일부 배치된다. 도 5b의 실시예에서, 활성 금속 상호접속부(aMIC) 및 더미 금속 상호접속부(dMIC)는 수직 방향을 따라 배치된다.
도 6a는 일부 실시예에 따라 도 2의 제 3 영역(A3)에서 저항기의 박막 저항기를 예시한 평면도이다. 도 2의 실시예와 관련하여, 도 6a의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 지정되어 있다.
도 6a에 예시적으로 도시된 바와 같이, 제 3 영역(A3)은 활성 영역(aA3) 및 비활성 영역(dA3)을 포함한다. 비활성 영역(dA3)은 제 2 영역(A3)의 4개의 경계 에지 주위에 위치하고 활성 영역(aA3)을 둘러싼다. 제 3 영역(A3)에는 몇몇 박막 저항기(활성 박막 저항기(a140) 및 더미 박막 저항기(d140)를 포함함)가 형성되어 있다. 도 5a에 예시적으로 도시된 바와 같이, 활성 영역(aA3) 내의 박막 저항기는 활성 박막 저항기(a140)이다. 도 6a의 액티브 박막 저항기(a140)는 도 1에 도시된 실시예로서 저항기(140)를 구현하는데 이용된다. 비활성 영역(dA3)에 적어도 일부 위치된 더미 박막 저항기(d140)는 도 1의 저항기(140)를 형성하는데 이용되지 않는다. 일부 실시예에서, 더미 박막 저항기(d140)는 박막 저항기가 위치하는 층 상의 평탄도을 보장하도록 구현된다.
도 5a에 예시적으로 도시된 실시예에서, 활성 박막 저항기(a140) 및 더미 박막 저항기(d140)는 수평 방향을 따라 배치된다. 도 6a에 예시적으로 도시된 일부 실시예에서, 활성 박막 저항기(a140) 모두는 동일한 크기로 형성되어, 각각의 활성 박막 저항기(a140)가 균일한 저항을 제공할 수 있게 한다.
도 6b는 일부 실시예에 따라 도 2의 제 3 영역(A3)에서 저항기의 박막 저항기를 예시하는 평면도이다. 도 2의 실시예와 관련하여, 도 6b의 유사한 요소는 이해를 돕기 위해 동일한 참조 번호로 지정되어 있다.
도 6b에 예시적으로 도시된 바와 같이, 제 3 영역(A3)은 활성 영역(aA3) 및 비활성 영역(dA3)을 포함한다. 활성 박막 저항기(a140)는 활성 영역(aA3) 내에 배치되고 더미 박막 저항기(d140)는 비활성 영역(dA3) 내에 적어도 일부 배치된다. 도 6b의 실시예에서, 액티브 박막 저항기(a140) 및 더미 박막 저항기(d140)는 수직 방향을 따라 배치된다.
도 1에 예시적으로 도시된 바와 같이, 저항기(140)는 트랜지스터 그룹(120)과 접지 단자(GND) 사이에 배치된다. 트랜지스터 그룹(120)과 접지 단자(GND) 사이에 저항기(140)가 없는 것으로 가정하면, 시스템 입력/출력(IO) 전압(Vmax)(전원 단자(PW)와 접지 단자(GND) 사이)은 부하(180)에 및 트랜지스터 그룹(120)에 인가될 것이다. 저항기(140)가 없는 이러한 가정에서, 전원-온 기간 또는 스타트-업 기간 동안, 트랜지스터(T0)의 게이트 바이어스(Vgs)는 시스템 입력/출력(IO) 전압(Vmax)으로 급격히 상승할 것이고, 그것은 부하(160) 및 트랜지스터 그룹(120)에 걸쳐 오버슈팅 전류를 생성할 것이다. 도 1에 도시된 바와 같이, 트랜지스터 그룹(120)과 접지 단자(GND) 사이에 저항기(140)가 있다. 도 1에 도시된 실시예에서, 오버슈팅 전류가 저항기(140)에 걸쳐 흐를 때, 저항기는 도 1에 도시된 전압 차(Vres)와 동등한 전류 저항기 강하(IR 강하)를 야기할 것이며, 따라서, 트랜지스터(T0)의 게이트 바이어스(Vgs)는 급격히 강하한 후에 다시 코어 동작 전압(Vcore) 이하인 안정된 전압으로 돌아갈 것이다. 이 경우, 저항기(140)는 트랜지스터(T0)에 대한 바이어스 온도 불안정(BTI) 스트레스를 억제할 수 있다. 전압 차(Vres)는 저항기(140)에 걸친/양단의 전압 강하와 동등하다. 시스템 입력/출력(IO) 전압(Vmax)은 회로 동작을 위한 최대 전압, 또는 회로의 최대 공급 전압이다. 코어 작동 전압(Vcore)은 "코어 디바이스" 또는 "얇은 산화물" 디바이스가 회로에 사용될 때 회로의 공급 전압과 동등하다. 전류(I)가 저항기(140) 및 코어 회로(코어 동작 전압(Vcore)이 적용되는 곳)를 통해 흐를 때, 전압 차이(Vres)(즉, 저항기(140) 상의 전압 강하)는 I*R과 동등하다. 따라서, 코어 동작 전압(Vcore)이 감소하면, 이에 따라 전류(I)가 증가하는 경향이 있으며, 전압 차이(Vres)는 이에 대응하여 코어 동작 전압(Vcore)의 감소를 보상하도록 증가할 것이다(Vres = I*R). 따라서, 일부 실시예들에서, 전압 차이(Vres)는 시스템 입력/출력(IO) 전압(Vmax) 또는 코어 동작 전압(Vcore)의 변동을 매칭시키거나 보상하도록 할당될 수 있고, 따라서 부하(160) 및 트랜지스터 그룹(120)은 안정 전압 하에 동작할 수 있다.
도 7은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 예시적인 레이아웃 도면이다. 도 7에 예시적으로 도시된 바와 같이, 반도체 디바이스(200)는 제 1 트랜지스터 그룹(220a) 및 제 2 제 1 트랜지스터 그룹(220b), 제 1 저항기(240a), 제 2 저항기(240b), 부하(260) 및 전류 생성기(280)를 포함한다.
제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b) 각각은 n개의 트랜지스터(T1~Tn)를 포함한다. 다르게 말하면, 제 1 트랜지스터 그룹(220a)은 n개의 트랜지스터(T1~Tn)를 포함하고, 제 2 트랜지스터 그룹(220b)은 또다른 n개의 트랜지스터(T1~Tn)를 포함한다. 일부 실시예에서, n은 3보다 크거나 같은 양의 정수이다. 도 7의 반도체 디바이스(200) 내의 트랜지스터(T1~Tn)의 수는 예시의 목적으로 주어진다. 다양한 수의 트랜지스터(T1~Tn)가 본 개시의 고려되는 범위 내에 있다. 제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b) 각각의 세부 사항은 도 1, 도 2, 도 3, 도 4a 내지 도 4d, 및 도 5a 및 도 5b에 도시된 실시예에 개시된 바와 같이 트랜지스터 그룹(120)으로 지칭될 수 있다.
트랜지스터(T1~Tn)의 예로는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(PFET/NFET) 등, FinFET 또는 소스/드레인이 융기된 평면 MOS 트랜지스터를 포함하지만, 이에 제한되지는 않는다. 트랜지스터(T1~Tn)는, 도 7에 예시적으로 도시된 바와 같이, 예시의 목적으로 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다.
제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)는 제 1 전원 단자(PW1)와 제 1 접지 단자(GND1) 사이에 직렬로 접속된다. 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)의 게이트 단자는 제 1 금속 상호접속부(MIC1)에 의해 함께 접속된다. 제 1 트랜지스터 그룹(220a) 내의 트랜지스터들(T1~Tn)의 게이트 단자는 적층된 게이트 단자(Gst1)로서 함께 적층된다. 도 7에 예시적으로 도시된 바와 같이, 적층 게이트 단자(Gst1)는 또한 전류 생성기(280)를 통해 제 1 전원 단자(PW1)에 접속된다. 직렬로 접속된 제 1 트랜지스터 그룹(220a)의 트랜지스터(T1~Tn)는 적층 게이트(Gst1) 상의 전압 레벨에 의해 함께 턴 온되거나 턴 오프될 것이다. 따라서, 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)는 하나의 등가 트랜지스터로서 기능할 수 있다. 제 1 금속 상호접속부(MIC1)는 제 1 트랜지스터 그룹(220a) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 하나에 위치된다.
일부 실시예에서, 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn) 각각은 유사한 크기 또는 대략 동일한 크기를 가진다. 일부 실시예에서, 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn) 각각은 제조 공정 표준에 따라 약 1 단위의 최소 게이트 길이 내지 약 5 단위의 최소 게이트 길이의 범위 내에 있는 게이트 길이를 가진다. 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn) 각각이 5 단위의 최소 게이트 길이보다 긴 게이트 길이를 가지면, 제 1 트랜지스터 그룹(220a)이 차지하는 전체 크기는 너무 클 것이다.
도 7에 예시적으로 도시된 바와 같이, 제 1 저항기(240a)은 제 1 트랜지스터 그룹(220a)과 제 1 접지 단자(GND1) 사이에 접속된다. 보다 구체적으로, 제 1 저항기(240a)의 제 1 단부는 제 2 금속 상호접속부(MIC2)에 의해 제 1 트랜지스터 그룹(220a)의 트랜지스터(T1)의 소스 단자에 접속되고, 제 1 저항기(240a)의 제 2 단부는 제 3 금속 상호접속부(MIC3)에 의해 제 1 접지 단자(GND1)에 접속된다. 제 2 금속 상호접속부(MIC2) 및 제 3 금속 상호접속부(MIC3)은 제 1 트랜지스터 그룹(220a) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 적어도 하나 상에 위치된다.
제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)는 제 2 전원 단자(PW2)와 제 2 접지 단자(GND2) 사이에 직렬로 접속된다. 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)의 게이트 단자는 제 4 금속 상호접속부(MIC4)에 의해 함께 접속된다. 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)의 게이트 단자는 적층된 게이트 단자(Gst2)로서 함께 적층된다. 적층 게이트 단자(Gst2)는 제 1 트랜지스터 그룹(220a)의 적층 게이트 단자(Gst1)에 접속된다. 직렬 접속된 제 2 트랜지스터 그룹(120b) 내의 트랜지스터(T1~Tn)는 적층 게이트(Gst2)의 전압 레벨에 의해 함께 턴 온 또는 턴 오프될 것이다. 따라서, 제 2 트랜지스터 그룹(120b) 내의 트랜지스터(T1~Tn)는 하나의 등가 트랜지스터로서 기능할 수 있다. 제 4 금속 상호접속부(MIC4)는 제 2 트랜지스터 그룹(220b) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 하나에 위치된다.
일부 실시예에서, 제 2 트랜지스터 그룹(120b) 내의 트랜지스터(T1~Tn) 각각은 유사한 크기 또는 대략 동일한 크기를 가진다.
도 7에 예시적으로 도시된 바와 같이, 제 1 저항기(240b)은 제 2 트랜지스터 그룹(120b)과 제 2 접지 단자(GND2) 사이에 접속된다. 보다 구체적으로, 제 2 저항기(240b)의 제 1 단부는 제 5 금속 상호접속부(MIC5)에 의해 제 2 트랜지스터 그룹(220b)의 트랜지스터(T1)의 소스 단자에 접속되고, 제 2 저항기(240b)의 제 2 단부는 제 6 금속 상호접속부(MIC6)에 의해 제 2 접지 단자(GND2)에 접속된다. 제 5 금속 상호접속부(MIC5) 및 제 6 금속 상호접속부(MIC6)은 제 2 트랜지스터 그룹(220b) 위에 중첩된 제 1 금속 층(M1), 제 2 금속 층(M2), 제 3 금속 층(M3), 제 4 금속 층(M4), 제 5 금속 층(M5) 등과 같은 금속 층 중 하나 이상에 위치된다. 제 4 금속 상호접속부(MIC4), 제 5 금속 상호접속부(MIC5) 및 제 6 금속 상호접속부(MIC6)의 구성은 도 2, 도 4a 내지 도 4d, 및 도 5a 및 도 5b에 도시된 제 1 금속 상호접속부(MIC1) 내지 제 3 금속 상호접속부(MIC3)로 지칭될 수 있다.
제 1 저항기(240a)는 제 1 트랜지스터 그룹(220a) 위에 중첩된다. 제 1 저항기(240a)은 제 1 트랜지스터 그룹(220a)과 제 1 접지 단자(GND1) 사이에 접속된다. 제 1 저항기(240a)을 구현하는 방법에 대한 세부 사항은 도 1, 도 2, 도 4a 내지 도 4d, 및 도 6a 및 도 6b에 도시된 저항기(140)로 지칭될 수 있다.
제 2 저항기(240b)은 제 2 트랜지스터 그룹(220b) 위에 중첩된다. 제 2 저항기(240b)은 제 2 트랜지스터 그룹(220b)과 제 2 접지 단자(GND2) 사이에 접속된다. 제 2 저항기(240b)를 구현하는 방법에 대한 세부 사항은 또한 도 1, 도 2, 도 4a 내지 도 4d, 및 도 6a 및 도 6b에 도시된 저항기(140)로 지칭될 수 있다.
도 7에 예시적으로 도시된 바와 같이, 제 1 전원 단자(PW1)와 제 1 트랜지스터 그룹(220a) 사이에 전류 소스(280)가 접속된다. 적층 게이트 단자(Gst1) 및 적층 게이트 단자(Gst2)는 전류 소스(280)에 함께 접속된다. 일부 실시예에서, 제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b)은 함께 전류 미러를 형성한다. 전류 소스(280)은 전류 미러에서 제 1 트랜지스터 그룹(220a)에 대한 입력 전류(I1)를 생성하고, 전류 미러는 제 2 트랜지스터 그룹(220b) 및 부하(260)를 통해 흐르는 출력 전류(I2)를 생성할 것이다.
전류 미러의 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)가 전류 미러의 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)와 동일한 피처(예를 들어, 크기, 게이트 길이, 폭, 문턱 전압, 도핑 밀도)를 갖도록 제조되는 이상적인 경우에, 출력 전류(I2)는 입력 전류(I1)와 동일할 것이다. 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)가 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)와 일치하지 않으면, 입력 전류(I1)와 출력 전류(I2) 사이의 전류 불일치를 유발할 것이다.
제 1 트랜지스터 그룹(120a)과 제 1 접지 단자(GND1) 사이에 저항기가 없고 제 2 트랜지스터 그룹(120b)과 제 2 접지 단자(GND2) 사이에 저항기가 없다고 가정하면, 전류 불일치를 가지는 출력 전류(I2)는 부하(260) 및 제 2 트랜지스터 그룹(220b)을 통해 흐른다. 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn) 및 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)가 모두 턴 온되면(예를 들어, 전도성), 출력 전류(I2)는 큰 전류가 될 것이고, 따라서 전류 불일치가 대응하여 클 것이다. 도 7에 예시적으로 도시된 바와 같이, 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn) 및 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)가 모두 턴 온되면, 제 1 저항기(240a) 및 제 2 저항기(240b)은 입력 전류(I1) 및 출력 전류(I2)를 제한할 수 있고, 그에 따라 입력 전류(I1)와 출력 전류(I2) 사이의 불일치를 억제한다.
도 8은 일부 실시예에 따른 반도체 디바이스를 제조하기 위한 방법(300)을 예시하는 흐름도이다. 흐름도의 이해를 돕기 위해, 도 8의 동작들은 도 7을 참조하여 설명될 것이다.
도 8의 동작(S310)은, 도 7에 도시된 바와 같이, 제 1 전원 단자(PW1)와 제 1 접지 단자(GND1) 사이에 직렬로 제 1 트랜지스터 그룹(220a)의 트랜지스터(T1~Tn)를 접속시키고 제 1 금속 상호접속부(MIC1)를 이용하여 제 1 트랜지스터 그룹(220a) 내의 트랜지스터(T1~Tn)의 게이트 단자를 서로 접속시킴으로써 제 1 등가 트랜지스터(예를 들어, 도 7의 제 1 트랜지스터 그룹(220a))를 형성하도록 수행된다.
도 8의 동작(S320)은, 도 7에 도시된 바와 같이, 제 2 전원 단자(PW2)와 제 2 접지 단자(GND2) 사이에 직렬로 제 2 트랜지스터 그룹(220b)의 트랜지스터(T1~Tn)를 접속시키고 제 4 금속 상호접속부(MIC4)를 이용하여 제 2 트랜지스터 그룹(220b) 내의 트랜지스터(T1~Tn)의 게이트 단자를 서로 접속시킴으로써 제 2 등가 트랜지스터(예를 들어, 도 7의 제 2 트랜지스터 그룹(220b))를 형성하도록 수행된다.
도 8의 동작(S330)은 제 1 등가 트랜지스터(예를 들어, 제 1 트랜지스터 그룹(220a)) 위에 제 1 저항기(240a)을 형성하도록 수행된다. 제 1 저항기(240a)는 제 1 등가 트랜지스터(예를 들어, 제 1 트랜지스터 그룹(220a))와 제 1 접지 단자(GND1) 사이에 접속된다.
도 8의 동작(S340)은 제 2 등가 트랜지스터(예를 들어, 제 2 트랜지스터 그룹(220b)) 위에 제 2 저항기(240b)를 형성하도록 수행된다. 제 2 저항기(240b)는 제 2 등가 트랜지스터(예를 들어, 제 2 트랜지스터 그룹(220b))와 제 2 접지 단자(GND2) 사이에 접속된다.
일부 실시예에서, 제 1 저항기(240a) 및 제 2 저항기(240b)는 적어도 하나의 박막 저항기를 포함한다. 박막 저항기는 도 2에 예시적으로 도시된 실시예에서 박막 저항기(140a, 140b 및 140c)로 지칭될 수 있다. 일부 실시예에서, 박막 저항기 각각은 티타늄 질화물(TiN) 박막 저항기일 수 있고, 티타늄 질화물(TiN) 박막 저항기는 낮은 변동 및/또는 높은 정확도를 가지고 VLSI(Very Large-scale Integration) 공정으로 제조가능하다. 다른 실시예에서, 박막 저항기(140a~140c)는 니켈 크롬(Ni-Cr) 또는 다른 저항기 재료와 같은 다른 막 저항기 재료로 형성될 수 있다.
제 2 금속 상호접속부(MIC2)는 제 1 트랜지스터 그룹(220a)의 트랜지스터(T1) 중 하나의 소스 단자를 제 1 저항기(240a)의 제 1 단부에 접속시키도록 형성된다. 제 3 금속 상호접속부(MIC3)은 제 1 저항기(240a)의 제 2 단부을 제 1 접지 단자(GND1)에 접속시키도록 형성된다.
제 5 금속 상호접속부(MIC5)은 제 2 트랜지스터 그룹(220b)의 트랜지스터(T1) 중 하나의 소스 단자를 제 2 저항기(240b)의 제 1 단부에 접속시키록 형성된다. 제 6 금속 상호접속부(MIC6)은 제 2 저항기(240b)의 제 2 단부를 제 2 접지 단자(GND2)에 접속시키도록 형성된다.
도 8의 방법(300)은 도 7에 도시된 바와 같이 전류 미러를 제조하는데 이용된다. 전류 미러는 소스 단자와 접지 단자 사이에 배치된 박막 저항기를 포함한다. 박막 저항기는 전류 미러의 입력 전류와 출력 전류 사이의 전류 불일치를 억제하는데 유리하다.
일부 실시예에서, 도 7에 도시되고 도 8에 도시된 방법(300)에 의해 형성된 반도체 디바이스(200)에서의 전류 미러는 디지털-아날로그 변환기(digital-to-analog converter; DAC), 위상 동기 루프 회로, 메모리 인터페이스 회로, 고속 인터페이스(예를 들어, USB 타입 C 인터페이스), 열 센서, 전압 조정기 또는 안정적인 전류 소스를 필요로 하는 임의의 아날로그 회로에 이용될 수 있다.
제 1 저항기(240a) 및 제 2 저항기(240b)의 박막 저항기는 제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b) 위에 배치되어, 제 1 저항기(240a) 및 제 2 저항기(240b)의 박막 저항기가 반도체 디바이스의 레이아웃 상의 트랜지스터 그룹(220a 및 220b)을 수용하기 위한 영역 외측의 여분 영역을 차지하지 않도록 할 것이다. 제 1 저항기(240a) 및 제 2 저항기(240b)를 수용하기 위한 영역은 트랜지스터 그룹(120)을 수용하기 위한 영역 내에 완전히 속한다. 다르게 말하면, 제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b) 위에 중첩된 저항기(140)를 형성하는 것은 레이아웃 설계에서 영역 자원의 소비를 감소시킬 수 있다.
디지털-아날로그 변환기(DAC)의 응용에서, 디지털-아날로그 변환기(DAC)에 배치된 전류 미러는 디지털-아날로그 변환기(DAC)의 정확성을 보장하기 위해 낮은 레벨의 전류 불일치를 가져야 한다. 동일한 레벨의 전류 불일치를 달성하기 위해, 전류 미러가 제 1 트랜지스터 그룹(220a)으로서 하나의 단일 대형 트랜지스터 및 제 2 트랜지스터 그룹(220b)으로서 또다른 대형 트랜지스터에 의해 구현되면, 이 두 트랜지스터는 상당히 큰 면적을 점유할 것이다. 제 1 트랜지스터 그룹(220a) 및 제 2 트랜지스터 그룹(220b)을 두 대형 트랜지스터로 구현하는 것에 비해, 도 7에 도시된 반도체 디바이스(200) 내의 트랜지스터(T1~Tn) 각각은 훨씬 작기 때문에, 트랜지스터(T1~Tn)이 적층된 반도체 디바이스(200)는 16 나노미터 기술 노드에서 레이아웃 영역의 약 75 % 감소시킬 수 있다. 3 나노미터 또는 5 나노미터 기술 노드에 대해, 반도체 디바이스(200)에서 적층된 트랜지스터(T1~Tn)는 심지어 더 작기 때문에, 도 7에 도시된 실시예에서 트랜지스터(T1~Tn)가 적층된 반도체 디바이스(200)는 더 많은 레이아웃 영역을 절약할 수 있다.
일부 실시예에서, 반도체 디바이스는 트랜지스터들 및 저항기를 포함한다. 트랜지스터들은 전원 단자와 접지 단자 사이에 직렬로 접속되고, 트랜지스터들의 게이트 단자들은 서로 접속된다. 저항기는 트랜지스터들 위에 중첩되고, 저항기는 트랜지스터들과 접지 단자 사이에 접속된다.
일부 실시예에서, 반도체 디바이스는 제 1 금속 상호접속부를 더 포함한다. 제 1 금속 상호접속부는 트랜지스터들의 게이트 단자들을 서로 접속시킨다.
일부 실시예에서, 반도체 디바이스는 제 2 금속 상호접속부 및 제 3 금속 상호접속부를 더 포함한다. 제 2 금속 상호접속부는 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 저항기의 제 1 단부에 접속시킨다. 제 3 금속 상호접속부는 저항기의 제 2 단부를 접지 단자에 접속시킨다.
일부 실시예에서, 제 1 금속 상호접속부, 제 2 금속 상호접속부 및 제 3 금속 상호접속부는 트랜지스터들 위에 중첩된 복수의 금속 상호접속부 층들에 의해 구현된다.
일부 실시예들에서, 저항기는 금속 상호접속부 층들 중 2개의 금속 상호접속부 층들 사이의 층에서 구현된다.
일부 실시예들에서, 저항기는 금속 상호접속부 층들 중 최상부 상호접속부 층과 최상부 금속 층 사이의 층에서 구현된다.
일부 실시예들에서, 저항기는 최상부 금속 층과 본드 패드 층 사이의 층에서 구현된다.
일부 실시예에서, 트랜지스터는 제 1 영역 내에 형성되고, 저항기는 제 1 영역과 중첩되는 제 2 영역 내에 형성된다.
일부 실시예에서, 제 2 영역은 제 1 영역보다 작다.
일부 실시예에서, 저항기는 티타늄 질화물 박막 저항기를 포함한다.
일부 실시예에서, 반도체 디바이스는 트랜지스터들의 제 1 그룹, 트랜지스터들의 제 2 그룹, 제 1 저항기 및 제 2 저항기를 포함한다. 제 1 그룹 내의 트랜지스터들은 제 1 전원 단자와 제 1 접지 단자 사이에 직렬로 접속되고, 제 1 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속된다. 제 2 그룹 내의 트랜지스터들은 제 2 전원 단자와 제 2 접지 단자 사이에 직렬로 접속된다. 제 2 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속된다. 제 2 그룹 내의 트랜지스터들의 게이트 단자들은 제 1 그룹 내의 트랜지스터들의 게이트 단자들에 접속된다. 제 1 저항기는 트랜지스터들의 제 1 그룹 위에 중첩된다. 제 1 저항기는 트랜지스터들의 제 1 그룹과 제 1 접지 단자 사이에 접속된다. 제 2 저항기는 트랜지스터들의 제 2 그룹 위에 중첩된다. 제 2 저항기는 트랜지스터들의 제 2 그룹과 제 2 접지 단자 사이에 접속된다.
일부 실시예에서, 제 1 그룹 내의 트랜지스터들의 게이트 단자들은 제 1 그룹에서 직렬로 접속된 트랜지스터들 중 제 1 트랜지스터의 드레인 단자에 접속된다.
일부 실시예에서, 반도체 디바이스는 제 1 금속 상호접속부, 제 2 금속 상호접속부 및 제 3 금속 상호접속부를 더 포함한다. 제 1 금속 상호접속부는 제 1 그룹 내의 트랜지스터들의 게이트 단자들을 서로 접속시킨다. 제 2 금속 상호접속부는 제 1 그룹 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 제 1 저항기의 제 1 단부에 접속시킨다. 제 3 금속 상호접속부는 제 1 저항기의 제 2 단부를 제 1 접지 단자에 접속시킨다.
일부 실시예에서, 반도체 디바이스는 제 4 금속 상호접속부, 제 5 금속 상호접속부 및 제 6 금속 상호접속부를 더 포함한다. 제 4 금속 상호접속부는 제 2 그룹 내의 트랜지스터들의 게이트 단자들을 서로 접속시킨다. 제 5 금속 상호접속부는 제 2 그룹 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 제 2 저항기의 제 1 단부에 접속시킨다. 제 6 금속 상호접속부는 제 2 저항기의 제 2 단부를 제 2 접지 단자에 접속시킨다.
일부 실시예에서, 제 1 그룹 내의 트랜지스터들 및 제 2 그룹 내의 트랜지스터들은 제 1 영역 내에 형성되고, 제 1 저항기 및 제 2 저항기는 제 1 영역과 중첩되는 제 2 영역 내에 형성된다.
일부 실시예에서, 제 2 영역은 제 1 영역보다 작다.
일부 실시예에서, 제 1 저항기 및 제 2 저항기는 티타늄 질화물 박막 저항기를 포함한다.
일부 실시예들에서, 방법은 다음 동작들을 포함한다. 제 1 등가 트랜지스터가 제 1 전원 단자와 제 1 접지 단자 사이에 복수의 제 1 트랜지스터들로 직렬로 접속시키고 제 1 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 형성된다. 제 2 등가 트랜지스터가 제 2 전원 단자와 제 2 접지 단자 사이에 복수의 제 2 트랜지스터들을 직렬로 접속시키고 제 2 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 형성된다. 제 1 저항기가 제 1 등가 트랜지스터 위에 형성된다. 제 1 저항기는 제 1 등가 트랜지스터와 제 1 접지 단자 사이에 접속된다. 제 2 저항기가 제 2 등가 트랜지스터 위에 형성된다. 제 2 저항기는 제 2 등가 트랜지스터와 제 2 접지 단자 사이에 접속된다.
일부 실시예들에서, 방법은 다음 동작들을 더 포함한다. 제 1 등가 트랜지스터 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부가 형성된다. 제 1 등가 트랜지스터 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 제 1 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부가 형성된다. 제 1 저항기의 제 2 단부를 제 1 접지 단자에 접속시키는 제 3 금속 상호접속부가 형성된다.
일부 실시예들에서, 방법은 다음 동작들을 더 포함한다. 제 2 등가 트랜지스터 내의 트랜지스터들의 게이트 단자들을 서로 접속시키기 위해 제 4 금속 상호접속부가 형성된다. 제 2 등가 트랜지스터 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 제 2 저항기의 제 1 단부에 접속시키는 제 5 금속 상호접속부가 형성된다. 제 2 저항기의 제 2 단부를 제 2 접지 단자에 접속시키는 제 6 금속 상호접속부가 형성된다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 반도체 디바이스에 있어서,
전원 단자와 접지 단자 사이에 직렬로 접속된 복수의 트랜지스터들 - 상기 트랜지스터들의 게이트 단자들이 서로 접속되어 있음 - ; 및
상기 트랜지스터들 위에 중첩되고, 상기 트랜지스터들과 상기 접지 단자 사이에 접속된 저항기
를 포함하는, 반도체 디바이스.
2. 제 1 항에 있어서,
상기 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부
를 더 포함하는, 반도체 디바이스.
3. 제 2 항에 있어서,
상기 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부; 및
상기 저항기의 제 2 단부를 상기 접지 단자에 접속시키는 제 3 금속 상호접속부
를 더 포함하는, 반도체 디바이스.
4. 제 3 항에 있어서, 상기 제 1 금속 상호접속부, 상기 제 2 금속 상호접속부, 및 상기 제 3 금속 상호접속부는 상기 트랜지스터들 위에 중첩된 복수의 금속 상호접속 층들에 의해 구현되는 것인, 반도체 디바이스.
5. 제 4 항에 있어서, 상기 저항기는 상기 금속 상호접속부 층들 중 2개의 금속 상호접속부 층들 사이의 층에서 구현되는 것인, 반도체 디바이스.
6. 제 4 항에 있어서, 상기 저항기는 상기 금속 상호접속부 층들 중 최상부 상호접속부 층과 최상부 금속 층 사이의 층에서 구현되는 것인, 반도체 디바이스.
7. 제 4 항에 있어서, 상기 저항기는 최상부 금속 층과 본드 패드 층 사이의 층에서 구현되는 것인, 반도체 디바이스.
8. 제 1 항에 있어서, 상기 트랜지스터들은 제 1 영역 내에 형성되고, 상기 저항기는 상기 제 1 영역과 중첩되는 제 2 영역 내에 형성되는 것인, 반도체 디바이스.
9. 제 8 항에 있어서, 상기 제 2 영역은 상기 제 1 영역보다 작은 것인, 반도체 디바이스.
10. 제 1 항에 있어서, 상기 저항기는 티타늄 질화물 박막 저항기를 포함하는 것인, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
제 1 전원 단자와 제 1 접지 단자 사이에 직렬로 접속된 트랜지스터들의 제 1 그룹 - 상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속되어 있음 - ;
제 2 전원 단자와 제 2 접지 단자 사이에 직렬로 접속된 트랜지스터들의 제 2 그룹 - 상기 제 2 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속되어 있고 상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들에 접속되어 있음 - ;
상기 트랜지스터들의 제 1 그룹 위에 중첩되고, 상기 트랜지스터들의 제 1 그룹과 상기 제 1 접지 단자 사이에 접속되어 있는 제 1 저항기; 및
상기 트랜지스터들의 제 2 그룹 위에 중첩되고, 상기 트랜지스터들의 제 2 그룹과 상기 제 2 접지 단자 사이에 접속되어 있는 제 2 저항기
를 포함하는, 반도체 디바이스.
12. 제 11 항에 있어서, 상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들은 상기 제 1 그룹에서 직렬로 접속된 트랜지스터들 중 제 1 트랜지스터의 드레인 단자에 접속되는 것인, 반도체 디바이스.
13. 제 11 항에 있어서,
상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부;
상기 제 1 그룹 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 제 1 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부; 및
상기 제 1 저항기의 제 2 단부를 상기 제 1 접지 단자에 접속시키는 제 3 금속 상호접속부
를 더 포함하는, 반도체 디바이스.
14. 제 13 항에 있어서,
상기 제 2 그룹 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 4 금속 상호접속부;
상기 제 2 그룹 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 제 2 저항기의 제 1 단부에 접속시키는 제 5 금속 상호접속부; 및
상기 제 2 저항기의 제 2 단부를 상기 제 2 접지 단자에 접속시키는 제 6 금속 상호접속부
를 더 포함하는, 반도체 디바이스.
15. 제 11 항에 있어서, 상기 제 1 그룹 내의 트랜지스터들 및 상기 제 2 그룹 내의 트랜지스터들은 제 1 영역 내에 형성되고, 상기 제 1 저항기 및 상기 제 2 저항기는 상기 제 1 영역과 중첩되는 제 2 영역 내에 형성되는 것인, 반도체 디바이스.
16. 제 15 항에 있어서, 상기 제 2 영역은 상기 제 1 영역보다 작은 것인, 반도체 디바이스.
17. 제 11 항에 있어서, 상기 제 1 저항기 및 상기 제 2 저항기는 티타늄 질화물 박막 저항기를 포함하는 것인, 반도체 디바이스.
18. 방법에 있어서,
제 1 전원 단자와 제 1 접지 단자 사이에 복수의 제 1 트랜지스터들을 직렬로 접속시키고 상기 제 1 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 제 1 등가 트랜지스터를 형성하는 단계;
제 2 전원 단자와 제 2 접지 단자 사이에 복수의 제 2 트랜지스터들을 직렬로 접속시키고 상기 제 2 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 제 2 등가 트랜지스터를 형성하는 단계;
상기 제 1 등가 트랜지스터 위에 제 1 저항기를 형성하는 단계 - 상기 제 1 저항기는 상기 제 1 등가 트랜지스터와 상기 제 1 접지 단자 사이에 접속되어 있음 - ; 및
상기 제 2 등가 트랜지스터 위에 제 2 저항기를 형성하는 단계 - 상기 제 2 저항기는 상기 제 2 등가 트랜지스터와 상기 제 2 접지 단자 사이에 접속되어 있음 -
를 포함하는, 방법.
19. 제 18 항에 있어서,
상기 제 1 등가 트랜지스터 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부를 형성하는 단계;
상기 제 1 등가 트랜지스터 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 제 1 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부를 형성하는 단계; 및
상기 제 1 저항기의 제 2 단부를 상기 제 1 접지 단자에 접속시키는 제 3 금속 상호접속부를 형성하는 단계
를 더 포함하는, 방법.
20. 제 19 항에 있어서,
상기 제 2 등가 트랜지스터 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 4 금속 상호접속부를 형성하는 단계;
상기 제 2 등가 트랜지스터 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 제 2 저항기의 제 1 단부에 접속시키는 제 5 금속 상호접속부를 형성하는 단계; 및
상기 제 2 저항기의 제 2 단부를 상기 제 2 접지 단자에 접속시키는 제 6 금속 상호접속부를 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    전원 단자와 접지 단자 사이에 직렬로 접속된 복수의 트랜지스터들 - 상기 트랜지스터들의 게이트 단자들이 서로 접속되어 있음 - ; 및
    상기 트랜지스터들 위에 중첩되고, 상기 트랜지스터들과 상기 접지 단자 사이에 접속된 저항기
    를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부
    를 더 포함하는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부; 및
    상기 저항기의 제 2 단부를 상기 접지 단자에 접속시키는 제 3 금속 상호접속부
    를 더 포함하는, 반도체 디바이스.
  4. 제 3 항에 있어서, 상기 제 1 금속 상호접속부, 상기 제 2 금속 상호접속부, 및 상기 제 3 금속 상호접속부는 상기 트랜지스터들 위에 중첩된 복수의 금속 상호접속 층들에 의해 구현되는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 트랜지스터들은 제 1 영역 내에 형성되고, 상기 저항기는 상기 제 1 영역과 중첩되는 제 2 영역 내에 형성되는 것인, 반도체 디바이스.
  6. 제 5 항에 있어서, 상기 제 2 영역은 상기 제 1 영역보다 작은 것인, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 저항기는 티타늄 질화물 박막 저항기를 포함하는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제 1 전원 단자와 제 1 접지 단자 사이에 직렬로 접속된 트랜지스터들의 제 1 그룹 - 상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속되어 있음 - ;
    제 2 전원 단자와 제 2 접지 단자 사이에 직렬로 접속된 트랜지스터들의 제 2 그룹 - 상기 제 2 그룹 내의 트랜지스터들의 게이트 단자들은 서로 접속되어 있고 상기 제 1 그룹 내의 트랜지스터들의 게이트 단자들에 접속되어 있음 - ;
    상기 트랜지스터들의 제 1 그룹 위에 중첩되고, 상기 트랜지스터들의 제 1 그룹과 상기 제 1 접지 단자 사이에 접속되어 있는 제 1 저항기; 및
    상기 트랜지스터들의 제 2 그룹 위에 중첩되고, 상기 트랜지스터들의 제 2 그룹과 상기 제 2 접지 단자 사이에 접속되어 있는 제 2 저항기
    를 포함하는, 반도체 디바이스.
  9. 방법에 있어서,
    제 1 전원 단자와 제 1 접지 단자 사이에 복수의 제 1 트랜지스터들을 직렬로 접속시키고 상기 제 1 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 제 1 등가 트랜지스터를 형성하는 단계;
    제 2 전원 단자와 제 2 접지 단자 사이에 복수의 제 2 트랜지스터들을 직렬로 접속시키고 상기 제 2 트랜지스터들의 게이트 단자들을 서로 접속시킴으로써 제 2 등가 트랜지스터를 형성하는 단계;
    상기 제 1 등가 트랜지스터 위에 제 1 저항기를 형성하는 단계 - 상기 제 1 저항기는 상기 제 1 등가 트랜지스터와 상기 제 1 접지 단자 사이에 접속되어 있음 - ; 및
    상기 제 2 등가 트랜지스터 위에 제 2 저항기를 형성하는 단계 - 상기 제 2 저항기는 상기 제 2 등가 트랜지스터와 상기 제 2 접지 단자 사이에 접속되어 있음 -
    를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 등가 트랜지스터 내의 트랜지스터들의 게이트 단자들을 서로 접속시키는 제 1 금속 상호접속부를 형성하는 단계;
    상기 제 1 등가 트랜지스터 내의 트랜지스터들 중 하나의 트랜지스터의 소스 단자를 상기 제 1 저항기의 제 1 단부에 접속시키는 제 2 금속 상호접속부를 형성하는 단계; 및
    상기 제 1 저항기의 제 2 단부를 상기 제 1 접지 단자에 접속시키는 제 3 금속 상호접속부를 형성하는 단계
    를 더 포함하는, 방법.
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