KR20070106459A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070106459A
KR20070106459A KR1020070041490A KR20070041490A KR20070106459A KR 20070106459 A KR20070106459 A KR 20070106459A KR 1020070041490 A KR1020070041490 A KR 1020070041490A KR 20070041490 A KR20070041490 A KR 20070041490A KR 20070106459 A KR20070106459 A KR 20070106459A
Authority
KR
South Korea
Prior art keywords
electrode
resistor
terminal
wiring
drain
Prior art date
Application number
KR1020070041490A
Other languages
English (en)
Other versions
KR101373034B1 (ko
Inventor
아츠시 히로세
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070106459A publication Critical patent/KR20070106459A/ko
Application granted granted Critical
Publication of KR101373034B1 publication Critical patent/KR101373034B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/513—Indexing scheme relating to amplifiers the amplifier being made for low supply voltages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 커런트 미러 회로에 있어서, 커런트 미러 회로내의 기생저항에 대해서, 기생저항을 보정하는 보정저항이 설치되고 있는 반도체 장치이며, 커런트 미러 회로는, 적어도 2개의 박막 트랜지스터를 가지는 것이다. 박막 트랜지스터의 각각은, 채널형성영역, 소스 영역 또는 드레인 영역을 가지는 섬형상 반도체막, 게이트 절연막, 게이트 전극, 소스 전극 또는 드레인 전극을 가지고, 보정저항은, 게이트 전극, 소스 전극, 또는 드레인 전극의 어느 하나의 기생저항을 보정하는 것이다. 또한, 보정저항은 각각, 게이트 전극, 소스 전극 또는 드레인 전극, 또는 소스 영역 또는 드레인 영역과 같은 재료를 포함하는 도전층을 가지는 것이다.
장치, 커런트 미러, 보정저항, 배선, 편차

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 회로도.
도 2는 본 발명의 반도체 장치의 회로도.
도 3은 본 발명의 반도체 장치의 회로도.
도 4는 본 발명의 반도체 장치의 회로도.
도 5는 본 발명의 반도체 장치의 회로도.
도 6은 본 발명의 반도체 장치의 단면도.
도 7은 본 발명의 반도체 장치의 단면도.
도 8은 본 발명의 반도체 장치의 단면도.
도 9는 본 발명의 반도체 장치의 단면도.
도 10은 본 발명의 반도체 장치의 단면도.
도 11은 본 발명의 반도체 장치의 단면도.
도 12a 내지 도 12b는 본 발명의 반도체 장치의 회로의 저항으로서 기능하는 소자의 상면도.
도 13a 내지 도 13b는 본 발명의 반도체 장치의 회로의 저항으로서 기능하는 소자의 상면도.
도 14a 내지 도 14b는 본 발명의 반도체 장치의 회로의 저항으로서 기능하는 소자의 상면도.
도 15는 본 발명의 반도체 장치의 단면도.
도 16은 본 발명의 반도체 장치의 단면도.
도 17a 내지 도 17c는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 18a 내지 도 18c는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 19a 내지 도 19b는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 20a 내지 도 20c는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 21은 본 발명의 반도체 장치의 단면도.
도 22는 본 발명의 반도체 장치의 단면도.
도 23은 본 발명의 반도체 장치의 단면도.
도 24는 본 발명의 반도체 장치의 단면도.
도 25는 본 발명의 반도체 장치의 단면도.
도 26은 본 발명의 반도체 장치의 단면도.
도 27a 내지 도 27d는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 28a 내지 도 28c는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 29a 내지 도 29b는 본 발명의 반도체 장치의 제작공정을 도시하는 도면.
도 30은 본 발명의 반도체 장치의 단면도.
도 31은 본 발명의 반도체 장치의 단면도.
도 32는 본 발명의 반도체 장치의 회로도.
도 33은 본 발명의 반도체 장치를 실장한 장치를 도시하는 도면.
도 34a 내지 도 34b는 본 발명의 반도체 장치를 실장한 장치를 도시하는 도면.
도 35a 내지 도 35b는 본 발명의 반도체 장치를 실장한 장치를 도시하는 도면.
도 36은 본 발명의 반도체 장치를 실장한 장치를 도시하는 도면.
도 37a 내지 도 37b는 본 발명의 반도체 장치를 실장한 장치를 도시하는 도면.
도 38은 본 발명의 반도체 장치의 단면도.
도 39는 본 발명의 반도체 장치의 단면도.
도 40은 본 발명의 반도체 장치의 단면도.
도 41은 본 발명의 반도체 장치의 단면도.
도 42는 본 발명의 반도체 장치의 단면도.
도 43은 본 발명의 반도체 장치의 상면도.
도 44는 본 발명의 반도체 장치의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
101: 전원 102: 단자
103: 단자 104: TFT
105: TFT 106: 기생저항
107: 기생저항 108: 기생저항
109: 기생저항 110: 기생저항
111: 기생저항 112: 저항
113: 저항 114: 저항
115: 저항 116: 저항
117: 저항 122: 커런트 미러 회로
123: 회로
본 발명은, 반도체 장치에 관하여, 특히 박막 반도체 소자로 구성된 반도체 장치, 및 그 제작방법에 관한 것이다.
일반적으로는, 디스플레이 등의 전원회로의 일부로서, 커런트 미러 회로가 많이 사용되고 있다. 전원회로는 아날로그 회로로 구성되고, 그 안정동작으로서 바이어스 회로의 성능이 중요하다. 고성능 아날로그 회로나 저전압동작회로를 설계하는 경우는, 바이어스 회로의 설계가 중요하다.
종래의 증폭회로에는, 박막 트랜지스터(Thin Film Transistor(TFT))의 다단접속(多段接續)에 의해서 성능개선을 한 것이 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 특개평6-37558호 공보
종래의 증폭회로는 보정회로를 포함하는, 다단구성이 많고, 큰 전원전압이 필요했다. 현재, 전원전압을 안정하게 공급하는 것이, 에너지 절약, 고성능화 등의 다방면에 의해, 전기회로를 구성하기 위해서 필요하게 된다.
그렇지만, 상기와 같은 TFT에 의해서 구성되는 증폭회로는, TFT를 구성하는 도전층이나, 그것에 접속되는 배선의 배선저항이나 콘택트 저항등에 의한 기생저항에 의해서, 동작이 불안정해 진다는 문제가 있다.
증폭회로의 동작이 불안정해지는 원인으로서, TFT를 구성하는 도전층이나, 그것에 접속되는 배선이 다른 재료로 형성되고 있는 것, 또는, 그들의 폭이나 길이가 다르기 때문에, 기생저항의 값이 각각 다른 값으로 되고, 증폭회로를 구성하는 각 TFT에 있어서의 기생저항의 밸런스가 악화되는 것을 들 수 있다.
증폭회로의 동작이 불안정해짐으로써, 그 출력전류 값이 불안정해진다. 그 이유는, 회로를 구성하는 TFT가, 특성편차의 영향을 받기 쉬운 영역에서 동작하기 때문이다.
본 발명의 반도체 장치는, 저항, 증폭회로를 가지고, 증폭회로내의 기생저항 값을, 저항을 추가하는 것으로써 조정하고, 증폭회로를 안정하게 동작시킨다. 즉, 증폭회로내에서의 기생저항 값에 대응하는 보정저항을 형성하고, 저항의 밸런스를 맞춤으로써, 안정한 동작이 가능하게 된다. 따라서, 반도체 장치중에서, 기판면내에서의 출력을 일정하게 할 수도 있다.
또한, 본 명세서에 있어서, 반도체 장치는, 반도체층을 가지는 장치를 의미 하고, 반도체층을 가지는 소자를 포함하는 장치전체도 반도체 장치라고 부른다.
본 발명은, 전원전압을 저전압화하고, 증폭회로를 안정하게 동작시키는 기능을 가지는 반도체 장치에 관한 것이다.
본 발명은, 커런트 미러 회로에 있어서, 상기 커런트 미러 회로내의 기생저항에 대해서, 상기 기생저항을 보정하는 보정저항이 설치되는 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명에 있어서, 상기 커런트 미러 회로는, 적어도 2개의 박막 트랜지스터를 가지는 것이다.
본 발명에 있어서, 상기 박막 트랜지스터는, 채널형성영역, 소스 영역 또는 드레인 영역을 가지는 섬형상 반도체막, 게이트 절연막, 게이트 전극, 소스 전극 또는 드레인 전극을 가지며, 상기 보정저항은, 상기 게이트 전극의 기생저항을 보정하는 것이다.
본 발명에 있어서, 상기 박막 트랜지스터는, 채널형성영역, 소스 영역 또는 드레인 영역을 가지는 섬형상 반도체막, 게이트 절연막, 게이트 전극, 소스 전극 또는 드레인 전극을 가지며, 상기 보정저항은, 상기 소스 전극의 기생저항을 보정하는 것이다.
본 발명에 있어서, 상기 박막 트랜지스터는, 채널형성영역, 소스 영역 또는 드레인 영역을 가지는 섬형상 반도체막, 게이트 절연막, 게이트 전극, 소스 전극 또는 드레인 전극을 가지며, 상기 보정저항은, 상기 드레인 전극의 기생저항을 보정하는 것이다.
본 발명은, 게이트 전극과, 소스 전극과, 드레인 전극을 포함하는 제 1 트랜지스터와, 게이트 전극과, 소스 전극과, 드레인 전극을 포함하는 제 2 트랜지스터와, 제 1 트랜지스터의 드레인 전극, 제 2 트랜지스터의 드레인 전극에 전기적으로 접속된 제 1 단자와, 제 1 트랜지스터의 소스 전극, 제 2 트랜지스터의 소스 전극에 전기적으로 접속된 제 2 단자를 가지고, 상기 제 1 트랜지스터의 게이트 전극은, 접점을 통하여 상기 제 2 트랜지스터 게이트 전극에 접속되고, 상기 제 1 트랜지스터의 게이트 전극은 상기 제 1 트랜지스터의 드레인 전극에 전기적으로 접속되고, 상기 제 1 단자로부터, 상기 제 1 트랜지스터의 드레인 전극 및 상기 제 1 트랜지스터의 소스 전극을 통하여, 제 2 단자까지의 경로의 제 1 경로의 저항 값과, 상기 제 1 단자로부터, 제 2 트랜지스터의 드레인 전극 및 상기 제 2 트랜지스터의 소스 전극을 통하여, 제 2 단자까지의 경로의 제 2 경로의 저항 값이 대략 동일하게 되도록, 상기 제 1 경로 또는 상기 제 2 경로의 한쪽 또는 양쪽에 보정저항을 형성하고, 상기 제 1 트랜지스터의 게이트 전극으로부터 상기 접점까지의 경로의 제 3 경로 저항 값과, 상기 제 2 트랜지스터의 게이트 전극으로부터 상기 접점까지의 경로의 제 4 경로의 저항 값이 대략 동일하게 되도록, 상기 제 3 경로 또는 상기 제 4 경로의 한쪽 또는 양쪽에 보정저항을 형성하는 것을 특징으로 하는 반도체 장치에 관한 것이다.
본 발명에 있어서, 상기 보정저항은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는 것이다.
본 발명에 있어서, 상기 보정저항은, 상기 소스 전극 또는 드레인 전극과 같 은 재료를 포함하는 배선을 가지는 것이다.
본 발명에 있어서, 상기 보정저항은, 상기 소스 영역 또는 드레인 영역과 같은 재료를 포함하는 배선을 가지는 것이다.
또한, 본 발명에 있어서, 전극의 기생저항에는, 전극의 콘택트 저항 및 전극에 접속되어 있는 배선저항이 포함된다.
본 실시형태를 도 1 내지 도 14b, 도 43, 도 44을 사용하여 이하에 설명한다.
그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 실시형태를 설명하기 위한 모두 도면에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
도 1에 나타내는 커런트 미러 회로는, 참조측의 TFT와 출력측의 TFT라고 하는 적어도 2개의 TFT로 구성된다. 커런트 미러 회로의 출력을 안정화시키기 위해서, 참조측의 TFT와 출력측의 TFT의 드레인부와 소스부의 저항에 상당하는 저항 값을 적절히 제어하는 것으로써, 기판면내에 있어서 회로의 특성변동을 제어한다.
n채널 TFT에 의해 구성된 커런트 미러 회로는, 참조측의 TFT(104)와 출력측의 TFT(105)에 의해 구성된다(도 1 참조). 참조측의 TFT(104)와 출력측의 TFT(105)의 게이트부에, 단자(103)를 기준으로서 동전압을 가하는 것으로써, 참조 측의 TFT(104)에 흐르는 전류를 기준으로, 출력측의 TFT(105)에 흐르는 전류를 제어한다.
이때, 참조측의 TFT(104)와 출력측의 TFT(105)의 게이트부의 저항에 상당하는 기생저항(106)과 기생저항(109)이나 드레인 저항, 및 소스 저항에 상당하는, 기생저항(107)과 기생저항(110), 기생저항(108)과 기생저항(111)이 배선저항이나 회로접속부저항 등에 의해서 균일하지 않은 경우, 참조측의 TFT(104)와 출력측의 TFT(105)의 게이트 부에 동전압을 가하면, 설계 값대로 참조측 TFT(104)에 흐르는 전류와 같은 량의 전류가 출력측의 TFT(105)에 흐를 수 없고, 출력전류량은 목적과 다른 값을 나타내는 원인이 된다. 이 것은, 참조측의 TFT(104)와 출력측의 TFT(105)가 각각 복수개 존재하는 경우, 특히 현저하다.
이것을 보정하기 위해, 본 발명은 참조측의 TFT(104)와 출력측의 TFT(105)의 게이트 부나 드레인 부, 및 소스 부에 상당하는 저항 값을 적절히 제어한다.
또한, 증폭회로의 저전압 동작을 실현하면서, TFT의 특성의 편차를 감소시키기 위해, 1단의 커런트 미러 증폭 회로를 사용하여 설명한다.
도 1에 나타내는 바와 같이, 본 실시형태의 반도체 장치는, 트랜지스터(104, 105)로 구성되는 커런트 미러 회로(122), 전원(바이어스; 101), 단자(102), 단자(103)를 포함하는 회로(123)를 가진다. 또한, 트랜지스터(104, 105)에는, 기생저항(106 내지 111)이 존재하고, 그것을 보정하기 위한 저항(112 내지 117)을 가진다. 본 명세서에서는, 이와 같이, 기생저항을 보정하기 위한 저항을 「보정저항」이라고도 부른다. 본 실시형태에서는, 트랜지스터(104, 105)로서, 박막 트랜지스 터(Thin Film Transistor(TFT))를 사용하고, 또한, TFT(104, 105)는 n채널형 TFT로 형성된다. 보정저항(112 내지 117)은 각각 TFT의 게이트 전극의 기생저항, 소스 전극 또는 드레인 전극의 한쪽의 기생저항, 소스 전극 또는 드레인 전극의 다른쪽의 기생저항의 어느 하나를 보정하는 것이다.
또한, 게이트 전극의 기생저항, 소스 전극 또는 드레인 전극의 한쪽의 기생저항, 소스 전극 또는 드레인 전극의 다른 쪽의 기생저항은, 각각, 전극의 콘택트 저항 및 전극과 접속되고 있는 배선저항을 포함한 것이다.
그런데, 출력신호 형식은, 일반적으로, 신호처리를 하기 쉬운 전압으로서 추출하는 방법으로서는, 부하저항RL에 의해서 전압으로 변환하는 방법이 있다. 구체적으로는, 도 4에 도시된 바와같이, 커런트 미러 회로(122)를 포함하는 회로(123), 전원(125), 출력단자(124), 부하저항RL를 가지는 회로에 있어서, 부하저항RL를 사용하여 출력전류를 전압으로 변환하고, 출력단자(124)에서 전압으로서 외부에서 출력신호를 추출할 수 있다. 도 1의 커런트 미러 회로(122)를 포함하는 회로(123)를 도 4의 회로에 내장한 회로에 대해서 이하에 설명한다.
도 1에서는, 커런트 미러 회로(122)를 구성하는 TFT(104)의 게이트 전극은, TFT(104)의 기생저항(106), TFT(105)의 기생저항(109), 및 저항(112), 저항(115)을 통하여, 커런트 미러 회로(122)를 구성하는 더 하나의 TFT(105)의 게이트 전극에 전기적으로 접속되고, 또한, TFT(104)의 기생저항(106), 및 저항(112)을 통하여, TFT(104)의 소스 전극 또는 드레인 전극의 한측의 드레인 전극(「드레인 단자」라 고도 한다)에 전기적으로 접속된다.
TFT(104)의 드레인 단자는, TFT(104)의 기생저항(107), 및 저항(113)을 통하여, 단자(102)에 전기적으로 접속되고, 또한 TFT(104)의 기생저항(107), TFT(105)의 기생저항(110), 및 저항(113), 저항(116)을 통하여, TFT(105)의 드레인 단자에 전기적으로 접속된다.
TFT(104)의 소스 전극 또는 드레인 전극의 다른 측의 소스 전극(「소스 단자」라고도 한다)은, TFT(104)의 기생저항(108), 및 저항(114)을 통하여, 단자(103)에 전기적으로 접속되고, 또한, TFT(104)의 기생저항(108), TFT(105)의 기생저항(111), 및 저항(114), 저항(117)을 통하여, TFT(105)의 소스 단자에 전기적으로 접속된다.
본 실시형태에서는, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)는, 부하저항RL을 통하여, 전원(125)의 저전위측에 전기적으로 접속된다. 이때, 커런트 미러 회로(122)를 포함하는 회로(123)내의 전원(101)은 생략할 수 있다.
도 1에서는, 커런트 미러 회로(122)를 구성하는 TFT(105)의 게이트 전극은, TFT(105)의 기생저항(109), 및 저항(115)을 통하여, TFT(104)의 드레인 단자에 전기적으로 접속된다. TFT(105)의 드레인 단자는, TFT(105)의 기생저항(110), 및 저항(116)을 통하여, 단자(102)에 전기적으로 접속된다. TFT(105)의 소스 단자는, TFT(105)의 기생저항(111), 및 저항(117)을 통하여, 단자(103)에 전기적으로 접속된다.
또한, TFT(104, 105)의 게이트 전극은 서로에 접속되기 때문에, 공통의 전위가 인가된다.
도 1에서는, 2개의 TFT에 의한, 커런트 미러 회로의 예를 도시하고 있다. 이때, TFT(104, 105)가 동일한 특성을 가지는 경우, 참조전류와 출력전류의 비율은, 1 : 1이 된다.
출력 값을 n배로 하기 위한 회로 구성을 도 2 및 도 3에 나타낸다. 도 2 회로 구성은, 도 1의 TFT(105)를 n개로 한 것에 상당한다. 도 2에 도시한 바와같이 n채널형 TFT(104)와 n채널형 TFT(105)의 비율을 1 : n로 함으로써, 출력 값을 n배로 할 수 있다. 이것은, TFT의 채널폭(W)을 증가시켜, TFT에 흐를 수 있는 전류의 허용량을 n배로 하는 것과 같은 원리이다.
예를 들면, 출력 값을 100배로 설계하는 경우, n채널형 TFT(104)를 1개, n채널형 TFT(105)를 100개 병렬접속하는 것으로써, 목표로 한 전류를 얻을 수 있다.
도 2의 회로(118i; 회로118a, 회로118b, 등)의 자세한 회로구성을 도 3에 나타낸다.
도 3의 회로구성은, 도 1의 회로구성을 기본으로 하며, 동일의 소자는 동일한 부호로 나타낸다. 즉, TFT(105i)의 게이트 전극은, 기생저항(109i) 및 저항(115i)을 통하여, 단자(119i)에 전기적으로 접속된다. 또한, TFT(105i)의 드레인 단자는, 기생저항(110i) 및 저항(116i)을 통하여, 단자(120i)에 전기적으로 접속된다. 또한, TFT(105i)의 소스 단자는, 기생저항(111i) 및 저항(117i)을 통하여, 단자(121i)에 전기적으로 접속된다.
또한, 도 2의 회로(118a, 118b,…)를 설명하기 위해, 그 중의 하나의 회로(118i)를 도 3에 나타내고 있다. 회로(118i)는 도 1의 회로구성을 기본으로 하기 때문에, 도 3의 부호에 있어서 「i」가 붙은 부호는, 도 1의 「i」가 붙지 않은 부호와 같은 것이다. 즉, 예를 들면, 도 1의 TFT(105)와 도 3의 TFT(105i)는 동일하며, 도 1의 저항(116)과 도 3(116i)은 동일하다. 또한, 도 2의 부호에 있어서, 「a」가 붙은 부호 및 「b」가 붙은 부호는, 각각 도 1의 「a」 및 「b」가 붙지 않은 부호와 동일하다.
따라서, 도 2에 있어서는, n채널형 TFT(105)는, n개의 n채널형 TFT(105a, 105b, …105i,…)로 구성되고 있다. 따라서, TFT(104)에 흐르는 전류가 n배로 증폭되고 출력된다.
또한, 도 2 및 도 3에 있어서, 도 1과 같은 것을 가리키는 경우에는, 같은 부호로 나타내고 있다.
또한, 도 1은 커런트 미러 회로(122)를, n채널형 TFT를 사용한 등가회로로서 도시한 것이지만, 이 n채널형 TFT 대신에 p채널형 TFT를 사용하여도 좋다.
증폭회로를 p채널형 TFT로 형성하는 경우는, 도 5에 나타내는 등가회로로 실현된다. 도 5에 나타낸 바와같이, p채널형 TFT(201 및 202)로 구성되는 커런트 미러 회로(203), 단자(102)를 전원(101)의 고전위측에 전기적으로 접속하고, 단자(103)를 부하저항RL를 통하여, 전원(101)의 저전위측에 전기적으로 접속한다. 이 커런트 미러 회로(203)를 포함하는 회로(204)를, 도 4의 회로(123)로서 사용하는 경우, 회로(204)내의 전원(101)은, 전원(125)으로 대용할 수도 있다.
도 1의 보정저항(112 내지 117), TFT(104, 105)를 포함하는 회로(123)의 단면도를 도 6 내지 도 11에 나타낸다.
도 6 내지 도 11에 있어서, (210)은 기판, (212)는 하지 절연막, (213)은 게이트 절연막이다.
또한, 접속전극(285), 단자전극(281), TFT(104)의 소스전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레인 전극(283)은, 고융점 금속막과 저저항 금속막(알루미늄 합금 또는 순 알루미늄 등)과의 적층구조가 된다. 여기에서는, 소스 전극 또는 드레인 전극(282, 283)은, 티탄막(Ti막)과 알루미늄막(Al막)과 Ti막을 순서로 적층한 3층 구조로 한다.
도 6에 있어서, 배선(400, 401), 배선(410, 411), 배선(420, 421), 배선(430, 431), 배선(440, 441), 배선(450, 451)이 각각 하나의 저항을 형성한다. 이 하나의 저항이 도 1의 저항(112 내지 117)의 어느 하나에 상당한다. 즉, 배선(400, 401), 배선(410, 411), 배선(420, 421), 배선(430, 431), 배선(440, 441), 배선(450, 451)의 조합의 어느 하나가, 저항(112 내지 117)의 어느 하나에 상당한다.
배선(400, 410, 420, 430, 440, 450)은, TFT(104, 105)의 게이트 전극과 같은 재료, 같은 공정으로 형성된다.
배선(401, 411, 421, 431, 441, 451)은, 소스 전극 또는 드레인 전극(282; 또는 283)과 같은 재료, 같은 공정으로 형성된다.
또한, 도 7에 있어서, 배선(400, 410, 420, 430, 440, 450)이 각각 하나의 저항이며, 도 1 저항(112 내지 117)의 어느 하나에 상당한다.
배선(400, 410, 420, 430, 440, 450)은, TFT(104, 105)의 게이트 전극과 같은 재료, 같은 공정으로 형성된다.
도 8에 있어서, 배선(403, 404), 배선(413, 414), 배선(423, 424), 배선(433, 434), 배선(443, 444), 배선(453, 454)이, 각각 하나의 저항을 형성한다. 이 하나의 저항이, 도 1의 저항(112 내지 117)의 어느 하나에 상당한다. 즉, 배선(403, 404), 배선(413, 414), 배선(423, 424), 배선(433, 434), 배선(443, 444), 배선(453, 454)의 조합의 어느 하나가, 저항(112 내지 117)의 어느 하나에 상당한다.
배선(403, 413, 423, 433, 443, 453)은, TFT(104, 105)의 소스 영역 또는 드레인 영역과 같은 재료, 같은 공정으로 형성된다.
배선(404, 414, 424, 434, 444, 454)은, 소스 전극 또는 드레인 전극(282; 또는 283)과 같은 재료, 같은 공정으로 형성된다.
도 9에 있어서, 배선(403, 413, 423, 433, 443, 453)이 각각 하나의 저항이며, 도 1의 저항(112 내지 117)의 어느 하나에 상당한다.
배선(403, 413, 423, 433, 443, 453)은, TFT(104, 105)의 소스 영역 또는 드레인 영역과 같은 재료, 같은 공정으로 형성된다.
도 10에 있어서, 배선(405, 406), 배선(415, 416), 배선(425, 426), 배선(435, 436), 배선(445, 446), 배선(455, 456)이, 각각 하나의 저항을 형성한다. 이 하나의 저항이 도 1 저항(112 내지 117)의 어느 하나에 상당한다. 즉, 배선(405, 406), 배선(415, 416), 배선(425, 426), 배선(435, 436), 배선(445, 446), 배선(455, 456)의 조합의 어느 하나가, 저항(112 내지 117)의 어느 하나에 상당한다.
도 10에 있어서, 배선(405, 415, 425, 435, 445, 455)은, TFT(104, 105)의 소스 영역 또는 드레인 영역과 같은 재료, 같은 공정으로 형성된다.
배선(406, 416, 426, 436, 446, 456)은, TFT(104, 105)의 게이트 전극과 같은 재료, 같은 공정으로 형성된다.
도 11에 있어서, 배선(407, 417, 427, 437, 447, 457)이 각각 하나의 저항이며, 도 1 저항(112 내지 117)의 어느 하나에 상당한다.
배선(407, 417, 427, 437, 447, 457)은, 소스전극 또는 드레인 전극(282; 또는 283)과 같은 재료, 같은 공정으로 형성된다.
도 6에 있어서의, 배선(401, 411, 421, 431, 441, 451)은, 고융점 금속막과 저저항 금속막의 적층구조가 된다.
도 8에 있어서의, 배선(404, 414, 424, 434, 444, 454)은, 고융점 금속막과 저저항 금속막의 적층구조가 된다.
도 11에 있어서의, 배선(407, 417, 427, 437, 447, 457)은, 고융점 금속막과 저저항 금속막의 적층구조가 된다.
또한, 도 6 내지 도 11에 있어서의, 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레 인 전극(283)은, 고융점 금속막과 저저항 금속막의 적층구조가 된다.
이러한 저저항 금속막으로서, 알루미늄 합금 또는 순 알루미늄 등이 있을 수 있다. 또한, 본 실시형태에서는, 이러한 고융점 금속막과 저저항 금속막의 적층구조로서, 티탄막(Ti막)과 알루미늄막(Al막)과 Ti막을 순서로 적층한 3층구조로 한다.
또한, 고융점 금속막과 저저항 금속막의 적층구조의 대신에, 단층의 도전막에 의해서 형성할 수도 있다. 이러한 단층의 도전막으로서, 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 팔라듐(Pd), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 백금(Pt), 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 되는 단층막, 또는 이들의 질화물, 예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 이루어진 단층 막을 사용할 수 있다.
이와 같이, 배선(401, 411, 421, 431, 441, 451, 404, 414, 424, 434, 444, 454, 407, 417, 427, 437, 447, 457), 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레인 전극(283)을 단층막으로 함으로써, 제작공정에 있어서, 성막회수를 감소시킬 수 있다.
도 6에 있어서의, 배선(400, 401), 배선(410, 411), 배선(420, 421), 배선(430, 431), 배선(440, 441), 배선(450, 451)의 레이아웃예를, 도 12a에 나타낸다.
도 7에 있어서의 배선(400, 410, 420, 430, 440, 450)의 레이아웃예를, 도 12b에 나타낸다.
도 8에 있어서의, 배선(403, 404), 배선(413, 414), 배선(423, 424), 배선(433, 434), 배선(443, 444), 배선(453, 454)의 레이아웃예를, 도 13a에 나타낸다.
도 9에 있어서의 배선(403, 413, 423, 433, 443, 453)의 레이아웃예를, 도 13b에 나타낸다.
도 10에 있어서의, 배선(405, 406), 배선(415, 416), 배선(425, 426), 배선(435, 436), 배선(445, 446), 배선(455, 456)의 레이아웃예를, 도 14a에 나타낸다.
도 11에 있어서의, 배선(407, 417, 427, 437, 447, 457)의 레이아웃예를, 도 14b에 나타낸다.
도 12a는, 하나의 저항의 상면도이며, 도 6에 있어서의 배선(400, 401), 배선(410, 411), 배선(420, 421), 배선(430, 431), 배선(440, 441), 배선(450, 451)의 각각에 상당한다.
도 6에 있어서의, 배선(400, 410, 420, 430, 440, 450)의 각각이, 도 12a의 배선(470)에 상당한다. 또한, 배선(401, 411, 421, 431, 441, 451)의 각각이, 도 12a의 배선(471)에 상당한다.
또한, 도 12b는, 하나의 저항의 상면도이며, 배선(472)은, 도 7에 있어서의 배선(400, 410, 420, 430, 440, 450)의 각각에 상당한다.
도 13a는 하나의 저항의 상면도이며, 도 8에 있어서의 배선(403) 및 배선(404), 배선(413, 414), 배선(423, 424), 배선(433, 434), 배선(443, 444), 배선(453, 454)의 각각에 상당한다.
도 8에 있어서의, 배선(403, 413, 423, 433, 443, 453)의 각각이, 도 13a의 배선(473)에 상당한다. 또한, 배선(404, 414, 424, 434, 444, 454)의 각각이 도 13a의 배선(474)에 상당한다.
도 13b는, 하나의 저항의 상면도이며, 배선(475)은, 도 9에 있어서의 배선(403, 413, 423, 433, 443, 453)의 각각에 상당한다.
도 14a는, 하나의 저항의 상면도이며, 도 10에 있어서의 배선(405, 406), 배선(415, 416), 배선(425, 426), 배선(435, 436), 배선(445, 446), 배선(455, 456)의 각각에 상당한다.
도 10에 있어서의, 배선(405, 415, 425, 435, 445, 455)의 각각이, 도 14a의 배선(476)에 상당한다. 또한, 배선(406, 416, 426, 436, 446, 456)의 각각이, 도 14a의 배선(477)에 상당한다.
도 14b는, 하나의 저항의 상면도이며, 배선(478)은, 도 11에 있어서의 배선(407, 417, 427, 437, 447, 457)의 각각에 상당한다.
또한, 도 1의 저항(112 내지 117)의 각각은, 동일의 구조로 되지 않아도 좋고, 필요에 따라, 도 6 내지 도 11에 나타내는 저항 중, 다른 구성의 저항을 형성하여도 좋다. 예를 들면, 도 1의 회로(123)를 형성하기 때문에, 저항(112)은 도 8에 나타내는 배선(403)과 배선(404)의 구성으로 하고, 저항(113)은 도 7에 나타내 는 배선(400)의 구성으로 하여도 좋다.
또한, 도 6 내지 도 11에 있어서는, n채널형 TFT(104 및 105)는 하나의 채널형성영역을 포함하는 구조(본 명세서에서는, 「싱글게이트 구조」라고도 한다)의 톱 게이트형 TFT의 예를 나타내지만, 채널형성영역이 복수인 구조로 하여, 온(ON) 전류 값의 편차를 저감시켜도 좋다.
또한, 오프 전류 값을 저감시키기 위해서는 n채널형 TFT(104, 105)에 저농도 드레인(Lightly Doped Drain; LDD)영역을 형성하여도 좋다. LDD 영역은 채널 형성영역과, 불순물 원소를 고농도로 첨가하여 형성하는 소스 영역 또는 드레인 영역 사이에 불순물 원소를 낮은 농도로 첨가한 영역이며, LDD 영역을 형성함으로써 드레인 영역 근방에서 전계를 완화하고 핫 캐리어(hot carrior) 주입에 기인한 열화를 방지하는 효과를 얻을 수 있다.
또한, 핫 캐리어에 의한 온(ON) 전류 값의 열화를 방지하기 위하여, n채널형 TFT(104, 105)은 게이트 절연막을 통해서 LDD 영역과 게이트 전극을 겹쳐 배치시킨 구조(본 명세서에서는, 「GOLD(Gated-drain Overlapped LDD)구조」라고도 한다)로 하여도 좋다.
GOLD 구조를 사용하는 경우에는 LDD 영역과 게이트 전극을 겹쳐 형성하지 않는 경우에 비하여 드레인 영역 근방에서의 전계를 완화시키고 핫 캐리어 주입에 의한 열화를 방지하는 효과가 있다. 이러한 GOLD 구조로 하는 것으로써, 드레인 영역 근방에서의 전계 강도가 완화되고 핫 캐리어 주입을 방지하며, 열화 현상을 효과적으로 방지한다.
상기 커런트 미러 회로(122)를 구성하는 TFT(104, 105)는, 톱 게이트형 TFT뿐만 아니라, 보텀 게이트형 TFT, 예를 들면, 역 스태거형 TFT도 좋다.
배선(215)은 TFT(104)의 드레인 배선(드레인 전극이라고도 한다) 또는, 소스 배선(소스 전극이라고도 한다)에 접속되어 있다. 또한, (216 및 217)은 절연막이고, (285)은 접속 전극이다. 또한, 절연막(217)은, CVD 방법으로 형성되는 실리콘 산화막을 사용하는 것이 바람직하다. 절연막(217)을 CVD 방법에 의하여 형성하는 실리콘 산화막으로 하면, 고착 강도가 향상된다.
또, 단자전극(250)은 배선(215)과 동일 공정에 의하여 형성되고, 단자전극(281)은 접속 전극(285)과 동일 공정에 의하여 형성된다.
또한, 단자전극(221)은 땜납(264)에 의하여, 기판(260)의 전극(261)에 실장된다. 또한, 단자전극(222)은 단자전극(221)과 동일공정으로 형성되고, 땝납(263)으로 기판(260)의 전극(262)에 실장된다.
또한, 도 6에 있어서, 배선(400)은, TFT(104)의 게이트 전극과 접속된다. 또한, 접속전극(285)과 동일공정으로 형성되는 배선(401)은, TFT(104)의 드레인 전극과 접속된다.
또한, 배선(410)은, TFT(104)의 드레인 전극과 접속된다. 배선(411)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(420)은, TFT(104)의 소스전극과 접속된다. 배선(421)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 배선(430)은, TFT(105)의 게이트 전극과 접속된다. 배선(431)은, 배 선(400), 및 배선(401)을 통하여 TFT(104)의 게이트 전극과 접속된다.
또한, 배선(440)은, TFT(105)의 드레인 전극과 접속된다. 배선(441)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(450)은, TFT(105)의 소스전극과 접속된다. 배선(451)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 도 7에 있어서, 배선(400)은, TFT(104)의 게이트 전극, 및 TFT(104)의 드레인 전극과 접속된다.
또한, 배선(410)은, TFT(104)의 드레인 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(420)은, TFT(104)의 소스전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 배선(430)은, TFT(105)의 게이트 전극, 및 배선(400)을 통하여, TFT(104)의 게이트 전극과 접속된다.
또한, 배선(440)은, TFT(105)의 드레인 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(450)은, TFT(105)의 소스 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 도 8에 있어서, 배선(403)은, TFT(104)의 게이트 전극과 접속된다. 배선(404)은, TFT(104)의 드레인 전극과 접속된다.
또한, 배선(413)은, TFT(104)의 드레인 전극과 접속된다. 배선(414)은, 커 런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(423)은, TFT(104)의 소스 전극과 접속된다. 배선(424)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 배선(433)은, TFT(105)의 게이트 전극과 접속된다. 배선(434)은, 배선(403), 및 배선(404)을 통하여, TFT(104)의 게이트 전극과 접속된다.
또한, 배선(443)은, TFT(105)의 드레인 전극과 접속된다. 배선(444)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(453)은, TFT(105)의 소스 전극과 접속된다. 배선(454)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 도 9에 있어서, 배선(403)은, TFT(104)의 게이트 전극, 및 TFT(104)의 드레인 전극과 접속된다.
또한, 배선(413)은, TFT(104)의 드레인 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(423)은, TFT(104)의 소스 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속된다.
또한, 배선(215)과 동일의 공정으로 형성되는 배선(433)은, TFT(105)의 게이트 전극, 및 TFT(104)의 게이트 전극과 접속된다.
또한, 배선(443)은, TFT(105)의 드레이 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속된다.
또한, 배선(453)은, TFT(105)의 소스 전극, 및 커런트 미러 회로(122)를 포 함하는 회로(123)의 단자(103)와 접속된다.
또한, 도 10에 있어서, 배선(405)은, TFT(104)의 게이트 전극과 접속하고, 배선(406)은, TFT(104)의 드레인 전극과 접속한다.
또한, 배선(415)은, TFT(104)의 드레인 전극과 접속하고, 배선(416)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속한다.
또한, 배선(425)은, TFT(104)의 소스 전극과 접속하고, 배선(426)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속한다.
또한, 배선(435)은, TFT(105)의 게이트 전극과 접속하고, 배선(436)은, 배선(405), 및 배선(406)을 통하여, TFT(104)의 게이트 전극과 접속한다.
또한, 배선(445)은, TFT(105)의 드레인 전극과 접속하고, 배선(446)은, 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속한다.
또한, 배선(455)은, TFT(105)의 소스 전극과 접속하고, 배선(446)은 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속한다.
또한, 도 11에 있어서, 배선(407)은, TFT(104)의 게이트 전극, 및 TFT(104)의 드레인 전극과 접속한다.
또한, 배선(417)은, TFT(104)의 드레인 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속한다.
또한, 배선(427)은, TFT(104)의 소스 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속한다.
또한, 배선(437)은, TFT(105)의 게이트 전극, 및 TFT(104)의 게이트 전극과 접속한다.
또한, 배선(447)은, TFT(105)의 드레인 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(102)와 접속한다.
또한, 배선(457)은, TFT(105)의 소스 전극, 및 커런트 미러 회로(122)를 포함하는 회로(123)의 단자(103)와 접속한다.
도 44에 도 1의 단자(102), 단자(103), TFT(104, 105), 저항(112 내지 117)의 회로도, 도 43에 도 44의 상면도를 나타낸다. 또한, 도 1과 동일한 것은 동일한 부호로 나타내고 있다.
또한, 도 43 및 도 44에 있어서, 단자(102)를 α, TFT(104)의 드레인 단자를 β, TFT(104)의 소스 단자를 γ, TFT(104)의 게이트 전극을 φ, TFT(105)의 드레인 단자를 β', TFT(105)의 소스 단자를 γ', TFT(105)의 게이트 전극을 φ', 단자(103)를 δ, 저항(112)과 저항(115)의 접점을 ε로 한다.
도 43에 있어서의 저항(112 내지 117)은, 도 10 및 도 14a의 저항에 대응한다. 배선(141 내지 143)은, TFT의 소스 영역 또는 드레인 영역과 같은 재료 및 같은 공정으로 형성되고 있다. 또한, 배선(151 내지 156)은, 소스 전극 또는 드레인 전극과 같은 재료 및 같은 공정으로 형성되고 있다.
도 43에 나타내는 바와 같이, TFT의 소스 영역 또는 드레인 영역과 같은 재료로 형성되는 배선(141 내지 143)의 수가, 저항(112 내지 117)에서 다르다. 이 이유는, 기생저항(106 내지 111)의 저항 값이 각각 다르기 때문이다.
구체적으로는, 예를 들면, 저항(112)은 배선(141)이 형성되지만, 저항(115) 에는 소스 영역 또는 드레인 영역과 같은 재료로 형성되는 배선이 전혀 형성되지 않다. 소스 영역 또는 드레인 영역과 같은 재료로 배선을 형성하면, 배선(141)의 분만 저항 값이 증가하기 때문에, 소스 영역 또는 드레인 영역과 같은 재료로 형성되는 배선의 수로, 저항 값의 밸런스를 유지하고 있다.
즉, φ - ε 간의 기생저항(106)과 저항(112)을 조합한 저항 값, 및 φ' - ε 간의 기생저항(109)과 저항(115)을 조합한 저항 값이 대략 동일해질 필요가 있다. 그 때, φ' - ε 간에 있어서 배선(161)의 분만 기생저항(109)이 φ - ε 간의 기생저항(106)보다 높아지기 때문에, 저항(112)에 배선(141)이 형성되고 저항 값을 조절한다.
이와 같이, 저항(112 내지 117) 각각에 있어서, 구성을 변화시킴으로써, 저항 값을 조절하는 것도 가능하다.
본 발명에 있어서, α - β - γ - δ 간의 저항 값과, α - β' - γ' - δ 간의 저항 값이 대략 동일하고, φ - ε 간의 저항 값과 φ' - ε 간의 저항 값이 대략 동일한 것이 커런트 미러 회로(122)를 안정하게 동작시키는 것에 있어서, 중요하다.
또한, 도 43 및 도 44에서는, 도 10 및 도 14a의 구성을 사용하지만, 도 6 내지 도 9, 도 11, 도 12a 내지 도 12b, 도 13a 내지 도 13b, 및 도 14b의 구성을 가지는 저항을 사용해도 좋다고하는 것은 물론이다.
또한, 본 실시형태에서는, 필요하면, 실시예의 어느 기재와 조합하는 것도 가능하다.
[실시예 1]
본 실시예를, 광전변환장치를 포함하는 반도체 장치에 적용한 경우에 대해서, 도 15 내지 도 20c, 도 32를 사용하여 설명한다. 또한, 「발명의 구성」에서 설명한 것과 동일한 것은 동일한 부호로 나태낸다.
먼저, 기판(제 1 기판(210)) 위에 소자를 형성한다. 여기에서는 유리 기판의 하나인 AN100을 사용한다.
이어서, 플라즈마 CVD 방법으로 하지 절연막(212)이 되는 질소를 함유하는 산화규소막(막 두께 100nm)을 형성하고, 대기에 노출하지 않고 반도체막, 예를 들면, 수소를 함유하는 비정질 규소막(막 두께 54nm)을 적층형성한다. 또한, 상기 하지 절연막(212)은 산화규소막, 질화규소막 및 질소를 함유하는 산화규소막을 사용하여 적층하여도 좋다. 예를 들어, 하지 절연막(212)으로서, 산소를 함유하는 질화규소막을 50㎚, 질소를 함유하는 산화규소막을 100㎚ 적층한 막을 형성하여도 좋다. 또한, 질소를 함유하는 산화규소막 또는 질화규소막은, 유리 기판으로부터 알칼리 금속 등의 불순물 확산을 방지하는 블로킹 층으로서 기능한다.
다음으로, 상기한 비정질 규소막을 고상성장법, 레이저 결정화법, 촉매 금속 등을 사용하는 결정화법 등에 의하여, 결정화시켜 결정 구조를 가진 반도체막(결정성 반도체막), 예를 들면, 다결정 규소막을 형성한다. 여기에서는, 촉매 원소를 사용하는 결정화법에 의하여 다결정 규소막을 얻는다. 중량으로 환산되는 10ppm의 니켈을 함유하는 용액을 스피너(spinner)에 의하여 비정질 규소막 표면에 첨가한다. 또한, 스피너에 의하여 첨가하는 방법 대신에 니켈 원소를 스퍼터링법에 의해 전체 표면 위에 산포하는 방법이 사용하여도 좋다. 다음, 가열 처리를 실시하고, 결정화를 실시하여 결정 구조를 갖는 반도체막(여기에서는 다결정 규소막)을 형성한다. 여기에서, 가열 처리(500℃, 1 시간) 후에 결정화를 위한 가열처리(550℃, 4 시간)을 실시하여 다결정 규소막을 얻는다.
이어서, 다결정 규소막의 표면의 산화막을 희 플루오르화 수소산 등으로 제거한다. 그후, 결정화율을 높이고, 결정 입자내에 잔존하는 결함을 보수하기 위한 레이저 빔의 조사를 행한다.
또한, 비정질 규소막을 레이저 결정화 방법으로 결정화하고, 결정성 반도체 막을 얻는 경우, 또는, 결정구조를 가지는 반도체 막을 얻은 후, 결정 입자내에 잔존한 결함을 보수하기 위해서 레이저 조사를 행하는 경우에는, 이하에서 설명하는 레이저 조사방법으로 행하면 좋다.
레이저 조사는, 연속발진형의 레이저 빔(CW 레이저 빔)이나 펄스 발진형의 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기에서 이용할 수 있는 레이저 빔은, Ar 레이저, Kr 레이저, 및 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 또는 복수 종류가 첨가되고 있는 것을 매질로 하는, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 및 금 증기 레이저 중의 한 종류 또는 복수 종류에서 발진되는 것을 사용할 수 있다. 이러 한 레이저 빔의 기본파의 제 2 내지 제 4 고조파의 레이저 빔을 조사하는 것으로써, 큰 입경을 갖는 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 사용될 수 있다. 이 경우 레이저의 파워밀도는 약 0.01 내지 100 MW/cm2 (바람직하게는 0.1 내지 10 MW/cm2)일 필요가 있다. 이어서, 주사속도를 약 10 내지 2000 cm/sec 정도로 하여, 조사한다.
또한, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또한, 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 또는 복수 종류가 첨가되고 있는 것을 매질로 하는 레이저, Ar 이온 레이저, Kr 이온 레이저, 또는 Ti:사파이어 레이저는, 연속발진할 수 있고, Q 스위치 동작이나 모드 동기 등을 하는 것으로써, 10 MHz 이상의 발진 주파수로 펄스 발진시킬 수도 있다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체 막이 레이저 빔에 의해서 용융된 후 고화될 때까지 다음 펄스가 반도체 막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체 막 중에 있어서, 고액계면을 연속적으로 이동시킬 수 있으므로, 주사방향에 연속적으로 성장한 결정 입자를 얻을 수 있다.
매질로서 세라믹(다결정)을 사용하면, 단시간에, 저비용으로 자유한 형상으로 이 매질을 형성할 수 있다. 단결정을 사용하는 경우, 통상, 직경이 수 mm이고 길이가 수십 mm인 원주형상의 매질이 사용되는 한편, 세라믹이 사용되는 경우에는, 크기가 보다 큰 매질이 형성될 수 있다.
발광에 직접적으로 기여하는 Nd 및 Yb 등의 도펀트의 농도는 단결정이나 다결정이나 크게 변화될 수 없기 때문에, 농도를 증가시킴으로써 레이저 출력의 향상은 어느 정도까지 제한된다. 그러나 세라믹의 경우, 단결정과 비교하여 매질의 크기가 현저히 증가될 수 있기 때문에, 크게 출력이 향상될 가능성이 있다.
더욱이, 세라믹의 경우에, 평행 육면체 형상 또는 직방체 형상의 매질이 용이하게 형성될 수 있다. 이러한 형상의 매질을 사용하고, 발진광을 매질 내에서 지그재그로 진행시키면, 발진 경로는 더 길어질 수 있다. 따라서, 증폭이 크게 되어서, 큰 출력으로 발진시키는 것이 가능하다. 또한, 이러한 형상의 매질로부터 사출된 레이저 빔은 사출시의 단면형상이 사각형상이기 때문에, 원형 형상의 빔과 비교하면, 선형 빔으로 성형하는데 유리하다. 이와 같이 사출된 레이저 빔은, 광학계를 사용함으로써, 길이가 1 mm 이하인 짧은 측면 및 길이가 수 mm 내지 수 m인 긴 측면을 갖는 선형 빔을 용이하게 얻는 것을 가능하게 한다. 또한, 여기 광을 매질에 균일하게 조사함으로써, 선형상 빔은 긴 측면 방향으로 균일한 에너지 분포를 갖게 한다.
이러한 선형상 빔을 반도체막에 조사함으로써, 반도체막의 전체 표면을 보다 균일하게 어니일링을 하는 것이 가능하게 된다. 균일한 어니일링이 선형 빔의 양 단부까지 요구되는 경우, 양 단부에 슬릿들을 배열하고, 에너지 감쇠부(減衰部)를 차광하는 등의 기술이 요구된다.
또한, 레이저 조사를 대기중, 또한, 산소분위기 중에서 행하는 경우는, 레이저 빔의 조사에 의하여 표면에 산화막이 형성된다.
다음, 상기 레이저 빔의 조사에 의하여 형성된 산화막에 가하여, 오존 수로 표면을 120초 처리하고, 합계 1~5nm의 산화막으로 된 배리어 층을 형성한다. 이 배리어 층은, 결정화시키는 것으로써, 첨가한 촉매원소, 예를 들면, 니켈(Ni)을 막 중에서 제거하기 위하여 형성한다. 여기에서 오존 수를 사용하여 배리어 층을 형성하지만, 산소 분위기하의 자외선의 조사로 결정구조를 가지는 반도체 막의 표면을 산화하는 방법이나 산소 플라즈마 처리에 의하여 결정구조를 가지는 반도체막의 표면을 산화하는 방법이나 플라즈마 CVD법이나 스퍼터링법이나 증착법 등으로 1~10nm 정도의 산화막을 퇴적하고 배리어층을 형성하여도 좋다. 또한, 배리어층을 형성하기 전에 레이저 빔의 조사에 의하여 형성된 산화막을 제거하여도 좋다.
다음, 배리어 층 위에 스퍼터링법으로, 게터링 사이트가 되는 아르곤 원소를 함유하는 비정질 규소막을 10~400nm, 여기에서는, 막 두께 100nm로 성막한다. 여기에서는, 아르곤 원소를 함유하는 비정질 규소막은, 실리콘 타겟을 사용하여 아르곤을 함유하는 분위기 하에서 형성한다. 플라즈마 CVD법에 의하여 아르곤 원소를 포함하는 비정질 규소막을 형성하는 경우, 성막조건은, 모노실란과 아르곤의 유량비(SiH4:Ar)를 1:99로 해, 성막압력을 6.665Pa로 하여, RF 파워 밀도를0.087W/cm2로 하여, 성막온도를 350℃로 설정한다.
그후, 650℃로 가열된 노에서 3분동안 열처리를 하여, 촉매원소를 제거(게터 링)한다. 따라서, 결정구조를 가지는 반도체막 중의 촉매원소 농도가 저감된다. 노 대신에, 램프 아닐 장치를 사용하여도 좋다.
다음, 배리어 층을 에칭 스토퍼로서, 게터링 사이트인 아르곤 원소를 포함하는 비정질 규소막을 선택적으로 제거한 후, 배리어 층을 희 플루오르화 수소산에 의하여 선택적으로 제거한다. 또한, 게터링할 때, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있으므로, 산화막으로 된 배리어층을 게터링한 후에 제거하는 것이 바람직하다.
또한, 촉매원소를 사용하여 반도체 막의 결정화를 행하지 않은 경우에는, 상술한 배리어층의 형성, 게터링 사이트의 형성, 게터링을 위한 열처리, 게터링 사이트의 제거, 배리어 층의 제거 등의 공정은 불필요하다.
다음, 얻어진 결정구조를 가지는 반도체 막(예를 들면, 결정성 규소막)의 표면에, 오존 수로 얇은 산화막을 형성한 후, 제 1 포토 마스크를 사용하여 레지스트로 된 마스크를 형성하고, 소망의 형상으로 에칭처리하고, 섬형상으로 분리된 반도체 막(본 명세서에서는, 「섬형상 반도체 영역」이라고 한다; 231, 232)을 형성한다(도 17a 참조). 섬형상 반도체 영역을 형성한 후, 레지스트로 된 마스크를 제거한다.
다음, 필요한 경우 TFT의 임계 값을 제어하기 위하여 미량의 불순물 원소(붕소 또는 인)를 도핑한다. 여기에서, 디보란(B2H6)을 질량분리하지 않고 플라즈마로 여기시키는 이온 도핑 방법을 사용한다.
다음, 플루오르화 수소산을 함유하는 에천트(ethant)로 상기 산화막을 제거하고, 이와 동시에 상기 섬형상 반도체 영역(231,232)의 표면을 세정한다. 그 후, 게이트 절연막(213)으로 되는 규소를 주성분으로 하는 절연막을 형성한다. 여기에서는, 플라즈마 CVD법에 의하여 115nm의 두께로 질소를 함유하는 실리콘규소막(조성비율 Si=32%, O=59%, N=7% 및 H=2%)으로 형성한다.
다음, 게이트 절연막(213) 위에 금속막을 형성한 후, 제 2 포토 마스크를 사용하여, 게이트 전극(234, 235), 배선(214, 215), 단자전극(250)을 형성한다. 또한, 본 실시예에서는, 도 6과 같은 저항을 형성하기 때문에, 게이트 전극(234) 등과 동시에, 배선(400, 410, 420, 430, 440, 450)을 형성한다(도 17b 참조).
또한, 게이트 전극(234, 235), 배선(214, 215), 단자전극(250), 배선(400, 410, 420, 430, 440, 450)으로서, 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택된 원소, 또는, 상기 원소를 주성분으로 함유하는 합금재료 또는 화합물 재료 로 된 단층 막, 또는 이들의 질화물, 예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 된 단층 막을 사용할 수 있다.
또한, 상기 단층막의 대신에 적층막을 사용하여도 좋다. 예를 들면, 게이트 전극(234, 235), 배선(214, 215), 단자전극(250), 배선(400, 410, 420, 430, 440, 450)으로서, 질화탄탈(TaN) 및 텅스텐(W)을 각각 30nm, 370nm 적층한 막을 사용하 여도 좋다.
다음, 섬형상 반도체 영역(231, 232)에 일 도전형을 부여하는 불순물의 도입을 행하고, TFT(105)의 소스 영역 또는 드레인 영역(237), 및 TFT(104)의 소스 영역 또는 드레인 영역(238)의 형성을 행한다. 본 실시예에서는, n채널형 TFT를 형성하기 때문에, n형의 불순물, 예를 들면, 인(P), 비소(As)를 섬형상 반도체 영역(231, 232)에 도입한다(도 17c 참조).
다음, CVD법에 의해서, 산화규소막을 포함하는 제 1 층간 절연막(도시하지 않다)을 50nm 형성한 후, 각각의 섬형상 반도체 영역에 첨가된 불순물 원소를 활성화처리하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 RTA(Rapid Thermal Annealing)법, 또는, YAG 레이저 또는 엑시머 레이저를 이면에서 조사하는 방법, 또는, 노를 사용한 열처리, 또는, 이들의 방법 중 어느 것과 조합한 방법에 의하여 행한다.
다음, 수소와 산소를 함유하는 질화규소막을 포함하는 제 2 층간 절연막(216)을, 예를 들면, 10nm 두께로 형성한다.
다음, 제 2 층간 절연막(216) 위에 절연물 재료로 된 제 3 층간 절연막(217)을 형성한다(도 18a 참조). 제 3 층간 절연막(217)은 CVD법으로 얻을 수 있는 절연막을 사용할 수 있다. 본 실시예에 있어서는, 밀착성을 향상시키기 위해, 제 3 층간 절연막(217)으로서, 900nm의 막 두께로 형성한 질소를 포함하는 산화규소막을 형성한다.
다음, 열처리(300 내지 550℃에서 1~12시간동안, 예를 들면 질소 분위기 중 에서 410℃에서 1시간 동안 열처리)를 행하고, 섬형상 반도체 막을 수소화한다. 이 공정은 제 2 층간절연막(216)에 포함되는 수소에 의해서 섬형상 반도체 막의 댕글링 본드를 종결하기 위하여 행하는 것이다. 게이트 절연막(213)의 존재에 관계 없이 섬형상 반도체 막을 수소화할 수 있다.
또한, 상기 제 3 층간 절연막(217)으로서는 실록산을 사용하는 절연막과 그 적층 구조도 사용할 수 있다. 실록산은 실리콘(Si)과 산소(O) 결합의 골격구조로 구성된다. 치환기로서, 적어도 수소를 포함하는 화합물(예를 들면, 알킬기 또는 아릴기)이 사용된다. 치환기로서, 플루오르를 사용하여도 좋다. 또한, 치환기로서 적어도 수소를 함유하는 화합물과 플루오르를 사용하여도 좋다.
제 3 층간 절연막(217)으로서 실록산을 사용하는 절연막, 및 그들의 적층 구조를 사용한 경우는, 제 2 층간 절연막(216)을 형성한 후에 상기 섬형상 반도체막을 수소화 하기 위한 열처리를 행하고, 그후 제 3 층간 절연막(217)을 형성할 수 있다.
다음, 제 3 포토 마스크를 사용하여 레지스트로 된 마스크를 형성하고, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 2 층간 절연막(217) 또는 게이트 절연막(213)을 선택적으로 에칭하고 콘택트 홀을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
또한, 제 3 층간 절연막(217)은 필요에 따라 형성하면 좋고, 제 3 층간 절연막(217)을 형성하지 않은 경우는, 제 2 층간 절연막(216)을 형성한 후에, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 게이트 절연막(213)을 선택적으로 에칭하고 콘택트 홀을 형성한다.
다음, 스퍼터링법으로 금속 적층막을 형성한 후에, 제 4 포토 마스크를 사용하여 레지스트로 된 마스크를 형성하고, 선택적으로 금속막을 에칭하고, 배선(284), 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), TFT(105)의 소스 전극 또는 드레인 전극(283)을 형성한다. 또한, 본 실시예에서는, 도 6과 같은 저항을 형성하기 때문에, 소스 전극 또는 드레인 전극(282) 등과 동시에 배선(401, 411, 421, 431, 441, 451)을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다(도 18b 참조).
도 18b에서는, 배선(284), 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레인 전극(283), 배선(401, 411, 421, 431, 441, 451)을 단층의 도전막으로 형성하고 있다.
이러한 단층으로서, 내열성 및 도전율의 점에서 티타늄막(Ti막)이 바람직하다. 또한, 티타늄막 대신에 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt) 중에서 선택된 원소, 또한, 상기 원소를 주성분으로 함유하는 합금 재료 또는 화합물 재료로 된 단층 막, 또는 그들의 질화물, 예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 된 단층 막을 사용할 수 있다. 배선(284), 접속 전극(285), 단자 전극(281) 및 TFT(104)의 소스 전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레인 전극(283), 배선(401, 411, 421, 431, 441, 451)을 단층막으로 형성하는 것으로써, 제작공정에 있어서, 성막회수를 감소시키는 것이 가능하다.
또한, 배선(219), 접속전극(220), 단자전극(251), TFT(104)의 소스 전극 또는 드레인 전극(241), 및 TFT(105)의 소스 전극 및 드레인 전극(242)에 보호 전극을 형성한 경우에 대해서, 도 18c에 나타낸다. 또한, 도 18c에서는, 배선(401, 411, 421, 431, 441, 451)은, 소스 전극 또는 드레인 전극(241) 등과 동시에 형성된 재료와, 보호전극과 동시에 형성된 재료의 적층막으로 구성된다.
또한, 배선(219), 접속전극(220), 단자전극(251), TFT(104)의 소스 전극 또는 드레인 전극(241), 및 TFT(105)의 소스 전극 또는 드레인 전극(242), 및 배선(401, 411, 421, 431, 441, 451)의 각각의 하층 도전막은, 고융점 금속막과 저저항 금속막(알루미늄 합금 또는 순 알루미늄 등)과의 적층구조로 된다. 여기에서는, 배선(219), 소스 전극 또는 드레인 전극(241, 242), 및 배선(401, 411, 421, 431, 441, 451)의 하층 도전막은, 티타늄막(Ti막)과 알루미늄막(Al막)과 Ti막을 순서대로 적층한 3층 구조로 한다.
또한, 배선(219), 접속전극(220), 단자전극(251), TFT(104)의 소스 전극 또는 드레인 전극(241), 및 TFT(105)의 소스 전극 또는 드레인 전극(242)을 덮도록, 각각 보호전극(218), 보호전극(245, 248, 246, 247)이 형성된다. 또한, 배선(401, 411, 421, 431, 441, 451)의 상층 도전막도, 보호전극(218) 등과 동시에 형성된다.
광전변환층(100)을 에칭할 때, 배선(219)은, 덮고 있는 보호전극(218)에 의해서 보호된다. 보호전극(218)의 재료는, 광전변황층(100)을 에칭하는 가스(또는, 에천트)에 대해서 광전변환층(100)보다 에칭속도가 작은 도전재료가 바람직하다. 또한, 보호전극(218)의 재료는, 광전변환층(100)과 반응하는 합금으로 되지 않은 도전재료가 바람직하다. 또한, 그 이외의 보호전극(245, 248, 246, 247) 및 배선(401, 411, 421, 431, 441, 451) 각각의 상층도전막도 보호전극(218)과 같은 재료 및 제작공정에 의해서 형성된다.
예를 들면, 뒤에 형성되는 광전변환층(대표적으로는, 비정질 실리콘)과 반응하여 합금으로 되기 어려운 도전성의 금속막(티타늄(Ti), 몰리브덴(Mo) 등)을 성막한 후, 제 5 포토 마스크를 사용하여 레지스트로 된 마스크를 형성하고, 선택적으로 도전성의 금속막을 에칭하고 배선(284)을 덮는 보호전극(218)을 형성한다. 여기에서는, 스퍼터링법으로 얻을 수 있는 막 두께 200nm의 Ti막을 사용한다. 또한, 마찬가지로, 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), TFT(105)의 소스 전극 또는 드레인 전극(283), 배선(401, 411, 421, 431, 441, 451) 각각의 하층 도전막도 도전성의 금속막으로 덮이고, 각각 보호전극(245, 248, 246, 247), 및 배선(401, 411, 421, 431, 441, 451) 각각의 상층 도전막이 형성된다. 따라서, 도전성의 금속막은, 이들의 전극에 있어서의 2층째의 Al막이 노출된 측면도 덮고, 도전성의 금속막은 광전변환층에의 알루미늄 원자의 확산도 방지할 수 있다.
다음, 제 3 층간 절연막(217) 위에, p형 반도체층(100p), i형 반도체층(100i) 및 n형 반도체층(100n)을 포함하는 광전변환층(100)을 형성한다.
p형 반도체 층(100p)은, 13족의 불순물 원소, 예를 들면 붕소(B)를 포함한 비정질 실리콘막을 플라즈마 CVD법으로 성막하여 형성하면 좋다.
도 19a에서는, 배선(284)이 광전변환층(100)의 가장 아래에 있는 층, 본 실시예에서는, p형 반도체 층(100p)과 전기적으로 접속된다.
또한, 보호전극을 형성할 때는, 배선(284) 및 보호전극(218)은 광전변환층(100)의 가장 아래에 있는 층, 본 실시예에서는 p형 반도체층(100p)과 전기적으로 접속된다.
p형 반도체층(100p)을 형성하면, 또한, i형 반도체층(100i) 및 n형 반도체층(100n)을 순서대로 형성한다. 따라서, p형 반도체층(100p), i형 반도체층(100i) 및 n형 반도체층(100n)을 가지는 광전변환층(100)이 형성된다.
i형 반도체층(100i)으로서는, 예를 들면, 플라즈마 CVD법으로 비정질 실리콘막을 형성하면 좋다. 또한, n형 반도체층(100n)으로서는, 15족의 불순물 원소, 예를 들면, 인(P)을 포함하는 비정질 실리콘막을 형성하여도 좋고, 비정질 실리콘막을 형성한 후, 15족의 불순물 원소를 도입하여도 좋다.
또한, p형 반도체 층(100p), i형 반도체 층(100i), n형 반도체 층(100n)으로서, 비정질 반도체막뿐만 아니라, 세미 비정질 반도체막을 사용해도 좋다.
다음, 전면에 절연물 재료(예를 들면, 규소를 포함하는 무기 절연막)로 된 밀봉층(224)을 두께(1mm 내지 30mm)로 형성하고, 도 19a의 상태를 얻는다. 여기에서는, 절연물 재료막으로서 CVD법으로, 막 두께 1mm의 질소를 포함하는 산화규소막을 형성한다. CVD법에 의한 절연막을 사용함으로써, 밀착성의 향상을 도모한다.
다음, 밀봉층(224)을 에칭하고 개구부를 형성한 후, 스퍼터링법에 의하여 단자전극(221, 222)을 형성한다. 단자전극(221, 222)은, 티타늄(Ti막; 100nm), 니켈 막(Ni막; 300nm), 금막(Au막; 50nm)의 적층막으로 한다. 따라서 얻을 수 있는 단자전극(221, 222)의 고착강도는 5N를 넘어서, 단자전극으로서 충분한 고착강도를 가진다.
상기한 바와 같은 공정에 의하여 땜납에 의하여 접속될 수 있는 단자전극(221, 222)을 형성하여, 도 19b에 도시한 구조를 얻을 수 있다.
다음으로, 복수의 광 센서 칩은 잘라 분리함으로써 얻는다. 하나의 대형 기판(예를 들면 600cm ×720cm)으로부터 대량의 광 센서 칩(2mm×1.5mm)을 제조할 수 있다.
분리한 하나의 광 센서 칩(2mm×1.5mm)의 단면도를 도 20a에 나타내고, 그 하면도를 도 20b, 그 상면도를 도 20c에 나타낸다. 도 20a 내지 도 20c에 있어서, 도 15 내지 도 19b와 동일한 부분에는 동일한 부호를 사용하고 있다. 또한, 도 20a에 있어서, 기판(210), 소자 형성영역(291), 단자전극(221, 222)을 포함하는 총 막 두께는, 0.8±0.05mm이다.
또한, 광 센서 칩의 총 막 두께를 얇게 하기 위하여, 기판(210)을 CMP 처리 등으로 연마하여 얇게 한 후, 다이서(dicer)에 의하여 잘라 분리하여 복수의 광 센서 칩을 얻어도 좋다.
도 20b에 있어서, 단자전극들(221, 222)의 히나의 전극 사이즈는, 0.6mm×1.1mm이고, 그 전극들 사이의 간격은 0.4mm이다. 또, 도 20c에 있어서, 수광부(受光部; 292)의 면적은 1.57mm2이다. 또, 증폭기 회로부(293)는 대략 100개의 TFT가 구비된다.
마지막으로, 상기 얻어진 광 센서 칩을 기판(260)의 실장면에 실장한다. 또한, 단자전극(221)과 전극(261), 및 단자전극(222)과 전극(262)의 접속에는, 각각 땜납(264, 263)을 사용하고, 미리 기판(260)의 전극(261, 262) 위에 스크린 인쇄법 등에 의하여 형성된다. 그후, 상기 땜납과 단자전극들을 접해진 상태로 만든 다음에 땜납 리플로우(reflow) 처리를 하여 실장한다. 상기 땜납 리플로우 처리는, 예를 들면, 불활성 가스 분위기 내에서 대략 255 내지 265℃ 정도의 온도로 약 10초 동안 실시한다. 또한, 땜납 이외로, 금속(금, 은 등)으로 형성되는 범프, 또는, 도전성 수지로 형성되는 범프 등을 사용할 수 있다. 또한, 환경 문제를 고려하여 납 프리 땜납을 사용하여 실장하여도 좋다.
이상과 같이, 광전변환층(100)을 포함하는 광전변환장치, 커런트 미러 회로(122), 커런트 미러 회로(122)의 기생저항을 보정하는 저항을 가지는 반도체 장치를 얻을 수 있다.
도 32에 본 실시예의 회로도를 나타낸다. 도 1 및 도 15와 같은 부분은 같은 부호로 나타내고 있다.
광전변환장치(130)는, 광전변환층(100)을 가진다. 또한, 커런트 미러 회로(122)의 기생저항을 보정하는 보정저항(112 내지 117)의 각각은, 배선(400, 401), 배선(410, 411), 배선(420, 421), 배선(430, 431), 배선(440, 441), 배선(450, 451)의 조합의 어느 하나에 해당한다.
또한, 본 실시예의 반도체 장치에 있어서는, 도 6과 같은 저항을 사용하지 만, 도 7 내지 도 11에 나타내는 저항을 사용하여도 좋다. 도 7 내지 도 11에 나타내는 저항을 본 실시예에 원용한 예를, 도 21 내지 도 25에 나타낸다. 또한, 도 21 내지 도 25에 있어서, 도 6 내지 도 11과 같은 부분은 동일한 부호로 나타내고 있다.
예를 들면, 도 24에 나타내도록, 도 10에 나타내는 저항(배선(405, 406),배선(415, 416), 배선(425, 426), 배선(435, 436), 배선(445, 446), 배선(455, 456))을, 본 실시예에 원용하는 경우, 배선(405, 415, 425, 435, 445, 455)은 도 17a에 나타내는 섬형상 반도체 영역(231) 등을 형성할 때에, 마찬가지로 섬형상 반도체 영역을 형성하고, 도 17c에 나타내는 일 도전형을 부여하는 불순물의 도입을 행함으로써, 형성된다. 또한, 배선(406, 416, 426, 436, 446, 456)은, 도 17b에 나타내는 게이트 전극(234) 등을 형성할 때에 동시에 형성하면 좋다.
또한, 필요에 따라, 도 6 내지 도 11에 나타내는 다른 구성의 저항을 조합해서, 본 실시예의 저항을 형성하여도 좋다. 그 경우, 저항을 형성하기 위해 필요한 재료 및 제작공정은, 상기의 기재를 기초로 하면 좋다.
또한, 본 실시예는, 실시형태 및 다른 실시예의 어느 기재와 조합하는 것도 가능하다.
[실시예 2]
본 실시예에서는, 증폭회로를 p채널형 TFT로 형성하는 예를, 도 5 및 도 26을 사용하여 설명한다. 또한, 실시형태 및 실시예 1과 같은 부분은 동일한 부호로 나타내고, 각각 실시형태 및 실시예 1에 기재된 제작공정에 따라, 제작하면 좋다.
본 실시예에서는, 기생저항을 보정하는 저항으로서, 도 11에 나타내는 저항을 적용한 예를 나타낸다. 다만, 본 실시예는 이것으로 한정되지 않고, 도 6 내지 도 10에 나타내는 저항을 원용하여도 좋다.
증폭회로, 예를 들면, 커런트 미러 회로(203)를 p채널형 TFT(201, 202)로 형성하는 경우에는, 실시형태 및 실시예 1의 섬형상 반도체 영역에 일 도전형을 부여하는 불순물을, p형의 불순물, 예를 들면, 붕소(B)로 바꾸면 좋다.
커런트 미러 회로(203)를 p채널형 TFT(201, 202)로 제작한 본 실시예의 광 센서의 등가회로도를 도 5, 단면도를 도 26에 나타낸다.
도 5 및 도 26에 있어서, 단자전극(221, 222)은 각각 광전변환층(208), p채널형 TFT(201, 202)에 접속된다. p채널형 TFT(201)는, 광전변환층(208)의 애노드측의 전극과 전기적으로 접속된다. 광전변환층(208)은, p채널형 TFT(201)와 접속하는 제 2 전극(애노드 측의 전극) 위에 n형 반도체층(208n), i형 반도체층(208i), p형 반도체층(208p)을 순서대로 적층한 후, 제 1 전극(캐소드 측의 전극)을 형성하면 좋다.
또한, 적층순서를 반대로한 광전변환층도 좋고, 제 1 전극(캐소드 측의 전극) 위에 p형 반도체층, i형 반도체층, n형 반도체층을 순서대로 적층한 후, p채널형 TFT(201)와 접속하는 제 2 전극(애노드 측의 전극)을 형성하고, 제 1 전극과 접속하는 캐소드 측의 단자전극을 형성하여도 좋다.
도 26에 나타낸 바와같이, p채널형 TFT(201, 202)의 섬형상 반도체 영역에는, p형의 불순물, 예를 들면, 붕소(B)가 도입되고, p채널형 TFT(201)에는 소스 영 역 또는 드레인 영역(271), p채널형 TFT(202)에는 소스 영역 또는 드레인 영역(272)이 형성된다.
배선(284), 접속전극(285), 단자전극(281), 및 TFT(201)의 소스 전극 또는 드레인 전극(283), 및 TFT(202)의 소스 전극 또는 드레인 전극(282)은, 실시예 1의 기재에 따라, 단층의 도전막을 사용하여 형성된다.
또한, 도 16과 같이, 배선(284), 접속전극(285), 단자전극(281), 및 TFT(201)의 소스 전극 또는 드레인 전극(283), 및 TFT(202)의 소스 전극 또는 드레인 전극(282)의 대신에, 배선(284) 및 그 보호전극(218), 접속전극(285) 및 그 보호전극(245), 단자전극(281) 및 그 보호전극(248), TFT(201)의 소스 전극 또는 드레인 전극(283) 및 그 보호전극(247), 및 TFT(202)의 소스 전극 또는 드레인 전극(282) 및 그 보호전극(246)을 형성하여도 좋다. 각각의 제작방법에 대해서는, 실시형태 또는 실시예 1에 의거하는 것이다.
본 실시예에 있어서, 배선(407, 417, 427, 437, 447, 457)은, 각각 소스 전극 또는 드레인 전극(282) 등과 같은 재료, 같은 공정에 의해서 형성된다.
또한, 본 실시예는, 실시형태 및 다른 실시예의 어느 기재와 조합할 수 있다.
[실시예 3]
본 실시예에서는, 증폭회로를 보텀 게이트형 TFT를 사용하여 형성한 광 센서 및 그 제작방법의 예를, 도 27a 내지 도 31, 도 38 내지 도 42를 사용하여 설명한다. 또한, 실시형태, 실시예 1 내지 실시예 2와 같은 부분은 같은 부호로 나타낸 다.
우선, 기판(210) 위에, 하지 절연막(212) 및 금속막(311)을 형성한다(도 27a 참조). 이 금속막(311)으로서, 본 실시예에서는, 예를 들면 질화 탄탈(TaN) 및 텅스텐(W)을 각각 30nm, 370nm 적층한 막을 사용한다.
또한, 금속막(311)으로서, 상기 이외에도, 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택된 원소, 또는, 상기 원소를 주성분으로 함유하는 합금재료 또는 화합물 재료로 된 단층 막, 또는 이들의 질화물, 예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 된 단층 막을 사용할 수 있다.
또한, 하지 절연막(212)을 기판(210) 위에 형성하지 않고, 금속막(311)을 직접 기판(210)에 형성하여도 좋다.
다음, 금속막(311)을 사용하여, 게이트 전극(312, 313), 배선(214, 215), 단자전극(250)을 형성한다.
또한, 게이트 전극(312) 등과 같은 공정에 의하여, 금속막(311)을 사용하여, 배선(500, 510, 520, 530, 540, 550)을 형성한다(도 27b 참조).
다음, 게이트 전극(312, 313), 배선(214, 215), 단자전극(250), 배선(500, 510, 520, 530, 540, 550)을 덮는 게이트 절연막(314)을 형성한다. 본 실시예에서는, 규소를 주성분으로 하는 절연막, 예를 들면, 플라즈마 CVD법에 의하여 115nm의 두께로 질소를 포함하는 산화규소막(조성비율 Si=32%, O=59%, N=7% 및 H=2%)을 사용하여 게이트 절연막(314)을 형성한다.
다음, 게이트 절연막(314) 위에 섬형상 반도체 영역(315, 316)을 형성한다. 섬형상 반도체 영역(315, 316)은, 실시예 1에서 설명한 섬형상 반도체 영역(231, 232)과 같은 재료 및 제작공정으로 형성하면 좋다(도 27c 참조).
섬형상 반도체 영역(315, 316)을 형성하면, 뒤에 TFT(301)의 소스 영역 또는 드레인 영역(321), 및 TFT(302)의 소스 영역 또는 드레인 영역(322)으로 되는 영역 이외를 덮는, 마스크(318)를 형성하고, 일도전형을 부여하는 불순물을 도입한다(도 27d 참조). 일도전형의 불순물로서는, n채널형 TFT를 형성할 때는, n형 불순물로서, 인(P), 비소(As)를 사용하고, p채널형 TFT를 형성할 때는, p형 불순물로서 붕소(B)를 사용하면 좋다. 본 실시예에서는, n형 불순물인, 인(P)을 섬형상 반도체 영역(315, 316)에 도입하고, TFT(301)의 소스 영역 또는 드레인 영역(321) 및 소스 영역 및 드레인 영역의 사이에 채널형성영역, 및 TFT(302)의 소스 영역 또는 드레인 영역(322), 및 소스 영역 및 드레인 영역의 사이에 채널형성영역을 형성한다.
다음, 마스크(318)를 제거하고, 도시하지 않은 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217)을 형성한다(도 28a 참조). 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217)의 재료 및 제작공정은, 실시예 1의 기재에 의거하면 좋다.
다음, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217)에 콘택트 홀을 형성하고, 단층의 금속막을 성막하고, 더 선택적으로 금속막을 에 칭하여, 배선(284), 접속전극(285), 단자전극(281), 및 TFT(301)의 소스 전극 또는 드레인 전극(341), 및 TFT(302)의 소스 전극 또는 드레인 전극(342), 배선(501, 511, 521, 531, 541, 551)이 형성된다.
또한, 배선(284), 접속전극(285), 단자전극(281), 및 TFT(301)의 소스 전극 또는 드레인 전극(341), 및 TFT(302)의 소스 전극 또는 드레인 전극(342), 배선(501, 511, 521, 531, 541, 551)을 단층의 도전막의 대신, 적층막에 의하여 형성하여도 좋다. 적층막에 의하여 이들을 형성한 예를 도 28c에 나타낸다.
도 28c에서는, 배선(284), 접속전극(285), 단자전극(281), 및 TFT(301)의 소스 전극 또는 드레인 전극(341), 및 TFT(302)의 소스 전극 또는 드레인 전극(342) 대신에, 배선(219) 및 그 보호전극(218), 접속전극(220) 및 그 보호전극(245), 단자전극(251) 및 그 보호전극(248), TFT(301)의 소스 전극 또는 드레인 전극(331) 및 그 보호전극(336) 및 TFT(302)의 소스 전극 또는 드레인 전극(332) 및 그 보호전극(337)을 형성한다.
또한, 도 28c에서는, 배선(501, 511, 521, 531, 541, 551)을 각각 다른 도전막을 적층시킴으로써 형성한다.
이상의 공정으로, 보텀 게이트 형 TFT(301, 302)를 제작할 수 있다. 보텀 게이트 형 TFT(301, 302)에 의하여, 커런트 미러 회로(303)를 형성할 수 있다.
또한, 커런트 미러 회로의 기생저항을 보정하는 저항은, 배선(500, 501), 배선(510, 511), 배선(520, 521), 배선(530, 531), 배선(540, 541), 배선(550, 551)에 의하여 형성된다. 도 27c 및 도 27d에 나타내는 저항의 구성은, 게이트 전극과 같은 공정으로 형성된 배선과, 소스 전극 또는 드레인 전극과 같은 공정으로 형성된 배선을 조합한 것이다. 그렇지만, 커런트 미러 회로의 기생저항을 보정하는 저항은, 도 27c 및 도 27d에 나타내는 구성으로 한정되지 않고, 게이트 전극과 같은 공정으로 형성된 배선 만으로 형성되는 구성, TFT의 소스 영역 또는 드레인 영역과 같은 공정으로 형성된 배선과, 소스 전극 또는 드레인 전극과 같은 공정으로 형성된 배선을 조합한 구성, TFT의 소스 영역 또는 드레인 영역과 같은 공정으로 형성된 배선 만으로 형성되는 구성, 게이트 전극과 같은 공정으로 형성된 배선과, TFT의 소스 영역 또는 드레인 영역과 같은 공정으로 형성된 배선을 조합한 구성, 소스 전극 또는 드레인 전극과 같은 공정으로 형성된 배선 만으로 형성되는 구성으로 하여도 좋다.
다음, 제 3 층간 절연막(217) 위에, p형 반도체층(100p), i형 반도체층(100i), 및 n형 반도체층(100n)을 포함하는 광전변환층(100)을 형성한다(도 29a 참조). 광전변환층(100)의 재료 및 제작공정 등은, 실시형태 및 다른 실시예를 참조하면 좋다.
다음, 밀봉층(224), 단자전극(221, 222)을 형성한다(도 29b 참조). 단자전극(221)은 n형 반도체층(100n)에 접속되고, 단자전극(222)은 단자전극(221)과 동일의 공정으로 형성된다.
또한, 전극(261, 262)을 가지는 기판(260)을, 땜납(263, 264)으로 실장한다. 또한, 기판(260) 위의 전극(261)은, 땜납(264)으로 단자전극(221)에 실장된다. 또한, 기판(260)의 전극(262)은, 땜납(263)으로 단자전극(222)에 실장된다(도 30 참 조).
또한, 도 31은 도 28c에 전극(261, 262)을 가지는 기판(260)을 실장하는 예를 나타낸다.
커런트 미러 회로의 기생저항을 보정하는 저항을, 게이트 전극(312) 등과 같은 공정으로 형성된 배선 만으로 형성되는 구성으로 한 경우를 도 38에 나타낸다. 배선(500, 510, 520, 530, 540, 550) 각각 하나의 저항으로서 기능한다.
또한, 커런트 미러 회로의 기생저항을 보정하는 저항을, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성된 배선과, 소스 전극 또는 드레인 전극(341) 등과 같은 공정으로 형성된 배선을 조합한 구성을 도39에 나타낸다. 배선(503, 513, 523, 533, 543, 553)은, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성된다. 또한, 배선(504, 514, 524, 534, 544, 554)은, 소스 전극 또는 드레인 전극(341) 등과 같은 공정으로 형성된다. 배선(503, 504), 배선(513, 514), 배선(523, 524), 배선(533, 534), 배선(543, 544), 배선(553, 554)의 조합이, 각각 하나의 저항으로서 기능한다.
또한, 커런트 미러 회로의 기생저항을 보정하는 저항을, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성된 배선만으로 형성된 구성을, 도 40에 나타낸다. 배선(503, 513, 523, 533, 543, 553)은, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성되고, 각각 하나의 저항으로서 기능한다.
또한, 커런트 미러 회로의 기생저항을 보정하는 저항을, 게이트 전극(312) 등과 같은 공정으로 형성된 배선과, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성된 배선을 조합한 구성을, 도 41에 나타낸다. 배선(505, 515, 525, 535, 545, 555)은, 게이트 전극(312) 등과 같은 공정으로 형성된다. 또한 배선(506, 516, 526, 536, 546, 556)은, 소스 영역 또는 드레인 영역(321) 등과 같은 공정으로 형성된다. 배선(505, 506), 배선(515, 516), 배선(525, 526), 배선(535, 536), 배선(545, 546), 배선(555, 556)의 조합이, 각각 하나의 저항으로서 기능한다.
또한, 커런트 미러 회로의 기생저항을 보정하는 저항을, 소스 전극 또는 드레인 전극(341) 등과 같은 공정으로 형성된 배선 만으로 형성되는 구성을, 도 42에 나타낸다. 배선(507, 517, 527, 537, 547, 557)은, 소스 전극 또는 드레인 전극(341) 등과 같은 공정으로 형성되고, 각각 하나의 저항으로서 기능한다.
또한, 본 실시예는, 실시형태 및 다른 실시예의 어느 기재와 조합할 수 있다.
[실시예 4]
본 실시예에서는 본 발명에 의하여 얻어지는 광전변환장치가 다양한 전자 기기에 실장되는 예가 설명된다. 본 발명이 적용되는 전자기기로서는 컴퓨터, 디스플레이, 휴대전화기, 텔레비전 세트 등을 들 수 있다. 이들 전자기기의 구체적인 예는 도 33 내지 도 37에 나타내고 있다.
도 33는 휴대전화이며, 본체(A)(701), 본체(B)(702), 하우징(703), 조작 키들(704), 음성 입력부(705), 음성 출력부(706), 회로 기판(707), 디스플레이 패널(A)(708), 디스플레이 패널(B)(709), 힌지(710), 투광성 재료부(711) 및 광전변 환소자(712)를 포함한다. 본 발명은 상기 광전변환소자(712)에 적용될 수 있다.
광전변환소자(712)는 투광성 재료부(711)를 투과하는 광을 검출하고 검출된 외부 광의 조도에 따라 디스플레이 패널(A)(708) 및 디스플레이 패널(B)(709)의 휘도를 제어하거나, 또는 광전변환소자(712)에 의하여 얻어진 조도에 따라서 조작 키들(704)의 조명를 제어한다. 따라서, 휴대전화의 소비전류는 억제될 수 있다.
도 34a및 도 34b는 휴대전화기의 다른 예를 나타낸다. 도 34a 및 도 34b에있어서, (721)은 본체, (722)는 하우징, (723)은 디스플레이 패널, (724)는 조작키, (725)는 음성 출력부, (726)은 음성 입력부, (727, 728)은 광전변환소자이다.
도 34a에 도시한 휴대전화기에서는, 본체(721)에 설치된 광전변환소자(727)에 의하여 외부 광을 검출함으로써 디스플레이 패널(723) 및 조작 키들(724)의 휘도를 제어할 수 있다.
또한, 도 34b에 도시된 휴대전화기는, 도 34a의 구성에 더하여 본체(721)의 내부에 광전변환소자(728)를 설치한다. 광전변환소자(728)에 의하여 디스플레이 패널(723)에 설치된 백라이트의 휘도가 검출될 수 있다.
도 35a는 컴퓨터이며, 본체(731), 하우징(732), 디스플레이부(733), 키보드(734), 외부 접속포트(735) 및 포인팅 마우스(736) 등을 포함한다.
도 35b는 디스플레이 장치 및 텔레비전 수상기 또는 이에 대응한다. 디스플레이 장치는 하우징(741), 지지대(742) 및 디스플레이부(743) 등으로 구성된다.
도 35a의 컴퓨터에 설치되는 디스플레이부(733) 및 도 35b에 나타내는 디스플레이 장치의 디스플레이부(743)로서, 액정 패널을 사용하는 경우의 자세한 구조 를 도 36에 나타낸다.
도 36에 도시된 액정 패널(762)은 하우징(761)에 내장되며, 기판(751a, 751b), 이들 기판(751a,751b) 사이에 개재된 액정층(752), 편광 필터(755a, 755b), 및 백 라이트(753) 등을 포함한다. 또한, 하우징(761)에는, 광전변환소자를 가지는 광전변환소자 형성영역(754)이 형성된다.
본 발명을 이용하여 제작된 광전변환소자 형성영역(754)은 백 라이트(753)로부터의 광량을 감지하고, 그 정보가 피드백되어 액정 패널(762)의 휘도가 조절된다.
도 37a 및 도 37b는 각각 본 발명의 광 센서를 카메라, 예를 들면, 디지털 카메라에 내장한 예를 나타내는 도면이다. 도 37a는 디지털 카메라의 전면 방향으로부터 본 사시도이고, 도 37b는 디지털 카메라의 배면 방향으로부터 본 사시도이다. 도 37a에서 디지털 카메라에는, 셔터 버튼(801), 메인 스위치(802), 파인더 윈도우(803), 플래쉬(flash)(804), 렌즈(805), 카메라 콘(806) 및 하우징(807)이 구비하고 있다.
또한, 도 37b에 있어서는, 파인더 접안렌즈 윈도우(811), 모니터(812) 및 조작 버튼들(813)이 설치되어 있다.
셔터 버튼(801)이 절반 위치로 눌려지는 경우, 포커싱 메커니즘과 노출 메커니즘이 작동되며, 최저 위치로 눌려지는 경우 셔터가 개방된다.
상기 메인 스위치(802)는 눌려지거나 회전됨에 따라 디지털 카메라의 전원을 온 또는 오프로 스위칭한다.
파인더 윈도우(803)는 디지털 카메라의 전면 렌즈(805)의 상부에 배치되며, 도 37b에 나타내는 파인더 접안렌즈 윈도우(811)로부터 촬영하는 영역이나 포커스 위치를 인식하기 위한 장치이다.
상기 플래쉬(804)는 디지털 카메라 앞면의 상부에 배치되어 있고, 피사체 휘도가 낮은 경우, 셔터 버튼이 눌려지고, 셔터의 개방과 동시에 보조광을 조사한다.
렌즈(805)는 디지털 카메라의 앞면에 배치되어 있다. 상기 렌즈는 포커싱 렌즈, 줌 렌즈 등으로 구성되며, 도시하지 않은 셔터와 조리개와 함께 촬영광학계를 구성한다. 또한, 상기 렌즈의 뒤에는 CCD(Charge Coupled Device) 등의 촬상소자가 설치되어 있다.
카메라 콘(806)은 포커싱 렌즈 및 줌 렌즈 등의 포커스를 조절하기 위해 렌즈 위치를 이동하는 것이며, 촬영시에는 카메라 콘이 미끄러져 나와 렌즈(805)를 앞으로 이동시킨다. 또, 휴대시에는 콤팩트하게 되도록 렌즈(805)가 뒤쪽으로 이동된다. 또한, 본 실시예에서는 카메라 콘을 미끄러져 나오도록 하는 주밍(zoomin)에 의하여 피사체를 촬영하는 구조이지만, 이 구조로 한정되지 않고, 하우징(807) 내부의 촬영광학계의 구성에 의하여, 카메라 콘이 미끄러져 나오도록 하지 않고서 주밍에 의하여 촬영할 수 있는 디지털 카메라이어도 좋다.
파인더 렌즈 윈도우(811)는, 디지털 카메라의 배면 상부에 배치되고 있고, 촬영 영역 또는 초점을 확인할 때 보기 위해서 설치된 윈도우이다.
조작 버튼(813)은, 디지털 카메라의 배면에 설치된 것으로서, 각종 기능 버튼이며, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등에 의하 여 구성된다.
본 발명의 광 센서를 도 37a 및 도 37b에 나타내는 카메라에 내장하면, 광 센서가 광의 유무 및 강도를 감지할 수 있고, 이에 따라 카메라의 노출 보정 등을 할 수 있게 된다.
또, 본 발명의 광 센서는 다른 전자기기, 예를 들면, 프로젝션 텔레비전 및 네비게이션 시스템 등에 응용할 수 있다. 즉, 광을 검출할 필요가 있는 것이면, 어떤 것에도 사용될 수 있다.
또한, 본 실시예는 실시형태 및 다른 실시예의 어떤 기재와 조합할 수 있다.
본 발명에 따라, 회로동작의 안정성은 높아지면서, 제품 편차를 억제할 수 있는, 반도체 장치나 광전변환 장치를 제작할 수 있다. 또한, 본 발명의 반도체 장치나 광전변환장치를 조합하는 것으로써, 회로동작의 안정성이나 신뢰성이 높은 전기기기를 얻을 수 있다.
본 발명의 반도체 장치는, 각종 기생저항 값을, 추가하는 저항에 의하여 보정하는 것으로써, 증폭회로를 안정하게 동작시키는 기능을 가진다. 안정한 증폭회로는, 바이어스 회로의 동작전압을 균일화하고, 회로의 전기적 특성을 균일화하는 것이 가능하게 되고, 보다 고정밀의 제품을 공급할 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    커런트 미러 회로와;
    상기 커런트 미러 회로에 전기적으로 접속되는 광전변환장치를 포함하고,
    상기 커런트 미러 회로에 있어서,
    제 1 게이트 전극, 제 1 소스전극, 및 제 1 드레인 전극을 가지는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스전극, 및 제 2 드레인 전극을 가지는 제 2 트랜지스터와;
    상기 제 1 드레인 전극과 제 2 드레인 전극에 전기적으로 접속된 제 1 단자와;
    상기 제 1 소스 전극과 상기 제 2 소스 전극에 전기적으로 접속된 제 2 단자와;
    상기 제 1 드레인 전극과 상기 제 1 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 1 경로의 제 1 저항과;
    상기 제 1 게이트 전극으로부터 접점까지의 제 2 경로의 제 2 저항을 포함하고,
    상기 제 1 게이트 전극은 상기 접점을 통하여 상기 제 2 게이트 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극은 상기 제 1 드레인 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극, 상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 게이트 전극, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극의 각각은 기생저항을 가지는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 가지는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 가지는 제 2 트렌지스터와;
    상기 제 1 드레인 전극과 제 2 드레인 전극에 전기적으로 접속된 제 1 단자와;
    상기 제 1 소스 전극과 상기 제 2 소스 전극에 전기적으로 접속된 제 2 단자와;
    상기 제 1 드레인 전극과 상기 제 1 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 1 경로의 제 1 저항과;
    상기 제 1 게이트 전극으로부터 접점까지의 제 2 경로의 제 2 저항을 포함하고,
    상기 제 1 게이트 전극은 상기 접점을 통하여 상기 제 2 게이트 전극과 전기 적으로 접속하고,
    상기 제 1 게이트 전극은 상기 제 1 드레인 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극, 상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 게이트 전극, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극의 각각은 기생저항을 가지고,
    상기 제 1 경로의 저항 값은 상기 제 2 드레인 전극과 상기 제 2 소스 전극을 통하여 상기 제 1 단자로부터 제 2 단자까지의 제 3 경로의 저항 값과 실질적으로 동일하고,
    상기 제 3 경로의 저항 값은 상기 제 2 게이트 전극으로부터 접점까지의 제 4 경로의 저항 값과 실질적으로 동일한, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 가지는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 가지는 제 2 트렌지스터와;
    상기 제 1 드레인 전극과 제 2 드레인 전극에 전기적으로 접속된 제 1 단자와;
    상기 제 1 소스 전극과 상기 제 2 소스 전극에 전기적으로 접속된 제 2 단자 와;
    상기 제 1 드레인 전극과 상기 제 1 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 1경로의 제 1 저항과;
    상기 제 2 드레인 전극과 상기 제 2 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 2 경로의 제 2 저항과;
    상기 제 1 게이트 전극으로부터 접점까지의 제 3 경로의 제 3 저항을 포함하고,
    상기 제 1 게이트 전극은 상기 접점을 통하여 상기 제 2 게이트 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극은 상기 제 1 드레인 전극과 전기적으로 접속하고,
    상기 제 1 경로의 저항 값은 상기 제 2 경로의 저항 값과 실질적으로 동일하고,
    상기 제 3 경로의 저항 값은 상기 제 2 게이트 전극으로부터 상기 접점까지의 제 4 경로의 저항 값과 실질적으로 동일한, 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 가지는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 가지는 제 2 트 렌지스터와;
    상기 제 1 드레인 전극과 제 2 드레인 전극에 전기적으로 접속된 제 1 단자와;
    상기 제 1 소스 전극과 상기 제 2 소스 전극에 전기적으로 접속된 제 2 단자와;
    상기 제 1 단자와 상기 제 1 드레인 전극의 사이의 제 1 저항과;
    상기 제 2 단자와 상기 제 1 소스 전극의 사이의 제 2 저항과;
    상기 제 1 단자와 상기 제 2 드레인 전극의 사이의 제 3 저항과;
    상기 제 2 단자와 상기 제 2 소스 전극의 사이의 제 4 저항과;
    상기 제 1 게이트 전극과 상기 접점의 사이의 제 5 저항과;
    상기 제 2 게이트 전극과 상기 접점의 사이의 제 6 저항을 포함하고,
    상기 제 1 게이트 전극은 상기 접점을 통하여 상기 제 2 게이트 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극은 상기 제 1 드레인 전극과 전기적으로 접속하고,
    상기 제 1 저항과 상기 제 2 저항을 통하여 제 1 단자로부터 제 2 단지까지의 경로의 저항 값은 상기 제 3 저항과 상기 제 4 저항을 통하여 상기 제 1 단자로부터 제 2 단자까지의 경로의 저항 값과 실질적으로 동일하고,
    상기 제 1 게이트 전극으로부터 상기 접점까지의 경로의 저항 값은 상기 제 2 게이트 전극으로부터 상기 접점까지의 경로의 저항 값과 실질적으로 동일한, 반도체 장치.
  5. 반도체 장치에 있어서,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 가지는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 가지는 제 2 트렌지스터와;
    상기 제 1 드레인 전극과 제 2 드레인 전극에 전기적으로 접속된 제 1 단자와;
    상기 제 1 소스 전극과 상기 제 2 소스 전극에 전기적으로 접속된 제 2 단자와;
    상기 제 1 단자와 제 1 트랜지스터의 사이의 광전변환장치와;
    상기 제 1 드레인 전극과 상기 제 1 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 1경로의 제 1 저항과;
    상기 제 2 드레인 전극과 상기 제 2 소스 전극을 통하여 상기 제 1 단자로부터 상기 제 2 단자까지의 제 2 경로의 제 2 저항과;
    상기 제 1 게이트 전극으로부터 접점까지의 제 3 경로의 제 3 저항을 포함하고,
    상기 제 1 게이트 전극은 상기 접점을 통하여 상기 제 2 게이트 전극과 전기적으로 접속하고,
    상기 제 1 게이트 전극은 상기 제 1 드레인 전극과 전기적으로 접속하고,
    상기 제 1 경로의 저항 값은 상기 제 2 경로의 저항 값과 실질적으로 동일하고,
    상기 제 3 경로의 저항 값은 상기 제 2 게이트 전극으로부터 상기 접점까지의 제 4 경로의 저항 값과 실질적으로 동일한, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  8. 제 3 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  9. 제 4 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 상기 제 3 저항, 상기 제 4 저항, 상기 제 5 저항, 및 상기 제 6 저항의 각각은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 게이트 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 소스 전극과 상기 드레인 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  12. 제 2 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 제 1 소스 전극 및 제 2 소스 전극과 상기 제 1 드레인 전극 및 상기 제 2 드레인 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  13. 제 3 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 제 1 소스 전극 및 제 2 소스 전극과 상기 제 1 드레인 전극 및 상기 제 2 드레인 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  14. 제 4 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 상기 제 3 저항, 상기 제 4 저항, 상기 제 5 저항, 및 상기 제 6 저항의 각각은, 상기 제 1 소스 전극 및 제 2 소스 전극과 상기 제 1 드레인 전극 및 상기 제 2 드레인 전극과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  15. 제 5 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 제 1 소스 전극 및 제 2 소스 전극과 상기 제 1 드레인 전극 및 상기 제 2 드레인 전극 과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  16. 제 1 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 소스 영역과 상기 드레인 영역과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  17. 제 2 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 각각은, 상기 제 1 소스 영역 및 제 2 소스 영역과 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  18. 제 3 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 제 1 소스 영역 및 제 2 소스 영역과 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  19. 제 4 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 상기 제 3 저항, 상기 제 4 저항, 상기 제 5 저항, 및 상기 제 6 저항의 각각은, 상기 제 1 소스 영역 및 제 2 소스 영역과 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
  20. 제 5 항에 있어서,
    상기 제 1 저항, 상기 제 2 저항, 및 상기 제 3 저항의 각각은, 상기 제 1 소스 영역 및 제 2 소스 영역과 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역과 같은 재료를 포함하는 배선을 가지는, 반도체 장치.
KR1020070041490A 2006-04-28 2007-04-27 반도체 장치 KR101373034B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00126017 2006-04-28
JP2006126017 2006-04-28

Publications (2)

Publication Number Publication Date
KR20070106459A true KR20070106459A (ko) 2007-11-01
KR101373034B1 KR101373034B1 (ko) 2014-03-11

Family

ID=38542045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070041490A KR101373034B1 (ko) 2006-04-28 2007-04-27 반도체 장치

Country Status (6)

Country Link
US (2) US7667272B2 (ko)
EP (1) EP1857907B1 (ko)
KR (1) KR101373034B1 (ko)
CN (1) CN101064496B (ko)
DE (1) DE602007002105D1 (ko)
TW (1) TWI431931B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105626A (ko) * 2019-02-28 2020-09-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스 저항기를 갖는 반도체 디바이스 및 그 제조 방법
US11217526B2 (en) 2019-02-28 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with source resistor and manufacturing method thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923800B2 (en) * 2006-12-27 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8354724B2 (en) * 2007-03-26 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2009014155A1 (en) 2007-07-25 2009-01-29 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device having the same
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
WO2010035608A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5343510B2 (ja) * 2008-10-29 2013-11-13 ミツミ電機株式会社 半導体装置
JP2011254338A (ja) * 2010-06-03 2011-12-15 Toshiba Corp 半導体装置
US9117958B2 (en) 2010-06-25 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device comprising photoelectric conversion element
JP5646360B2 (ja) * 2011-02-04 2014-12-24 株式会社東芝 半導体装置
CN102136827B (zh) * 2011-05-10 2013-11-06 覃超 可补偿输入失调电压的差分放大器及补偿方法
US8698480B2 (en) * 2011-06-27 2014-04-15 Micron Technology, Inc. Reference current distribution
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US9841326B2 (en) * 2015-06-17 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal detection circuit
US11971735B2 (en) * 2019-11-01 2024-04-30 Texas Instruments Incorporated Low area frequency compensation circuit and method

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334198A (en) 1980-04-24 1982-06-08 Rca Corporation Biasing of transistor amplifier cascades
US4620212A (en) 1982-05-28 1986-10-28 Nec Corporation Semiconductor device with a resistor of polycrystalline silicon
US4686487A (en) * 1986-07-28 1987-08-11 Commodore Business Machines, Inc. Current mirror amplifier
JPH03108758A (ja) * 1989-09-22 1991-05-08 Toshiba Corp ペアトランジスタおよびそれを利用する電子回路
JPH0637558A (ja) 1992-07-20 1994-02-10 Nkk Corp 増幅回路
JP3300534B2 (ja) * 1993-09-13 2002-07-08 株式会社東芝 電子回路
JP3203996B2 (ja) * 1994-11-01 2001-09-04 三菱電機株式会社 電流−電圧変換アンプのテスト回路
JP3444093B2 (ja) 1996-06-10 2003-09-08 株式会社デンソー 光センサ回路
US6287888B1 (en) 1997-12-26 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and process for producing photoelectric conversion device
JP3844613B2 (ja) 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
JP3319406B2 (ja) * 1998-09-18 2002-09-03 日本電気株式会社 比較増幅検出回路
US6255897B1 (en) * 1998-09-28 2001-07-03 Ericsson Inc. Current biasing circuit
US5977759A (en) 1999-02-25 1999-11-02 Nortel Networks Corporation Current mirror circuits for variable supply voltages
US7030551B2 (en) 2000-08-10 2006-04-18 Semiconductor Energy Laboratory Co., Ltd. Area sensor and display apparatus provided with an area sensor
JP2003100992A (ja) 2001-06-21 2003-04-04 Toshiba Corp センスアンプ
US7068552B2 (en) 2001-06-21 2006-06-27 Kabushiki Kaisha Toshiba Sense amplifier
US7193619B2 (en) 2001-10-31 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Signal line driving circuit and light emitting device
JP2003204067A (ja) 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
JP4030758B2 (ja) 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6930326B2 (en) 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
JP4089289B2 (ja) * 2002-05-17 2008-05-28 株式会社日立製作所 画像表示装置
JP4373063B2 (ja) 2002-09-02 2009-11-25 株式会社半導体エネルギー研究所 電子回路装置
US6876233B1 (en) * 2003-02-15 2005-04-05 Medtronics, Inc. DC cancellation apparatus and method
US7253391B2 (en) 2003-09-19 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Optical sensor device and electronic apparatus
JP4827396B2 (ja) 2003-10-06 2011-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7495272B2 (en) 2003-10-06 2009-02-24 Semiconductor Energy Labortaory Co., Ltd. Semiconductor device having photo sensor element and amplifier circuit
US7691686B2 (en) 2004-05-21 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4817636B2 (ja) 2004-10-04 2011-11-16 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7492028B2 (en) 2005-02-18 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method of the same, and a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105626A (ko) * 2019-02-28 2020-09-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스 저항기를 갖는 반도체 디바이스 및 그 제조 방법
US11217526B2 (en) 2019-02-28 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with source resistor and manufacturing method thereof
US11670586B2 (en) 2019-02-28 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with source resistor and manufacturing method thereof

Also Published As

Publication number Publication date
US9041112B2 (en) 2015-05-26
KR101373034B1 (ko) 2014-03-11
US7667272B2 (en) 2010-02-23
EP1857907A1 (en) 2007-11-21
EP1857907B1 (en) 2009-08-26
CN101064496B (zh) 2011-07-06
CN101064496A (zh) 2007-10-31
TWI431931B (zh) 2014-03-21
DE602007002105D1 (de) 2009-10-08
US20100140456A1 (en) 2010-06-10
TW200805875A (en) 2008-01-16
US20070252213A1 (en) 2007-11-01

Similar Documents

Publication Publication Date Title
KR101373034B1 (ko) 반도체 장치
KR101227022B1 (ko) 광전 변환 장치 및 그 제작 방법과, 반도체 장치
TWI392102B (zh) 半導體裝置
CN1877269B (zh) 光电转换装置及其制造方法
TWI437214B (zh) 光電轉換裝置及具有光電轉換裝置之電子裝置
US8138004B2 (en) Photoelectric conversion device, manufacturing method thereof and semiconductor device
US8106474B2 (en) Semiconductor device
JP5388632B2 (ja) 半導体装置
JP4809715B2 (ja) 光電変換装置及びその作製方法、並びに半導体装置
US8592936B2 (en) Photoelectric conversion device and electronic device, and method for manufacturing photoelectric conversion device
JP2007059889A (ja) 半導体装置
JP4532418B2 (ja) 光センサ及びその作製方法
JP5183956B2 (ja) 半導体装置
US7679091B2 (en) Photoelectric conversion element having a semiconductor and semiconductor device using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 7