JP2003100992A - センスアンプ - Google Patents
センスアンプInfo
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Abstract
(57)【要約】
【課題】 オフセット電圧やセンス時間の変動の影響を
受けないようにしたセンスアンプを提供する。 【解決手段】 相補入力信号を増幅して出力するセンス
アンプは、前記センスアンプを構成する対になる第１お
よび第２のトランジスタと、前記第１および第２のトラ
ンジスタのソース端子およびドレイン端子の少なくとも
一方に接続され、前記第１および第２のトランジスタの
しきい値電圧の差に応じた電流を流す対になる第１およ
び第２の抵抗素子と、前記第１および第２のトランジス
タのソース端子およびドレイン端子のうち、前記第１お
よび第２の抵抗素子が接続されている端子とは異なる端
子に接続されるか、または前記第１および第２の抵抗素
子の両側端子のうち、前記第１および第２のトランジス
タのソース端子およびドレイン端子が接続されている端
子とは異なる端子に接続される出力端子と、を備える。
受けないようにしたセンスアンプを提供する。 【解決手段】 相補入力信号を増幅して出力するセンス
アンプは、前記センスアンプを構成する対になる第１お
よび第２のトランジスタと、前記第１および第２のトラ
ンジスタのソース端子およびドレイン端子の少なくとも
一方に接続され、前記第１および第２のトランジスタの
しきい値電圧の差に応じた電流を流す対になる第１およ
び第２の抵抗素子と、前記第１および第２のトランジス
タのソース端子およびドレイン端子のうち、前記第１お
よび第２の抵抗素子が接続されている端子とは異なる端
子に接続されるか、または前記第１および第２の抵抗素
子の両側端子のうち、前記第１および第２のトランジス
タのソース端子およびドレイン端子が接続されている端
子とは異なる端子に接続される出力端子と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ（Static
Random Memory）等の半導体集積回路に用いられるセン
スアンプに関する。
Random Memory）等の半導体集積回路に用いられるセン
スアンプに関する。
【０００２】
【従来の技術】図１８は従来のセンスアンプの回路図で
ある。図１８のセンスアンプは、カレントミラー回路を
構成するＰＭＯＳトランジスタＱ１，Ｑ２と、カレント
ミラー回路に接続される一対のＮＭＯＳトランジスタＱ
３，Ｑ４と、ＮＭＯＳトランジスタＱ３，Ｑ４のソース
端子と接地端子との間に接続されるＮＭＯＳトランジス
タＱ５とを備えている。ＮＭＯＳトランジスタＱ３，Ｑ
４のゲート端子はビット線対ＢＬ，／ＢＬに接続され、
ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４
との接続点からインバータＩＶ１０を介してセンス信号
が出力される。
ある。図１８のセンスアンプは、カレントミラー回路を
構成するＰＭＯＳトランジスタＱ１，Ｑ２と、カレント
ミラー回路に接続される一対のＮＭＯＳトランジスタＱ
３，Ｑ４と、ＮＭＯＳトランジスタＱ３，Ｑ４のソース
端子と接地端子との間に接続されるＮＭＯＳトランジス
タＱ５とを備えている。ＮＭＯＳトランジスタＱ３，Ｑ
４のゲート端子はビット線対ＢＬ，／ＢＬに接続され、
ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４
との接続点からインバータＩＶ１０を介してセンス信号
が出力される。
【０００３】対になったＮＭＯＳトランジスタＱ３，Ｑ
４の電気的特性は同じであるのが望ましいので、ＮＭＯ
ＳトランジスタＱ３，Ｑ４のチャネル幅、チャネル長、
およびしきい値電圧等は、互いに等しくしている。
４の電気的特性は同じであるのが望ましいので、ＮＭＯ
ＳトランジスタＱ３，Ｑ４のチャネル幅、チャネル長、
およびしきい値電圧等は、互いに等しくしている。
【０００４】
【発明が解決しようとする課題】しかしながら、製造上
のばらつきにより、ＮＭＯＳトランジスタＱ３，Ｑ４の
サイズやしきい値電圧等は必ずしも等しくならない。こ
のため、ビット線対の電位差が小さい場合、ＮＭＯＳト
ランジスタＱ３，Ｑ４のしきい値のばらつきにより、場
合によってはセンスアンプの出力が本来とは逆の極性に
なってしまう。センスアンプの出力が正常になるのに必
要最小限のビット線対の電位差を入力オフセット電圧
（あるいは、単にオフセット電圧やオフセット）とい
う。
のばらつきにより、ＮＭＯＳトランジスタＱ３，Ｑ４の
サイズやしきい値電圧等は必ずしも等しくならない。こ
のため、ビット線対の電位差が小さい場合、ＮＭＯＳト
ランジスタＱ３，Ｑ４のしきい値のばらつきにより、場
合によってはセンスアンプの出力が本来とは逆の極性に
なってしまう。センスアンプの出力が正常になるのに必
要最小限のビット線対の電位差を入力オフセット電圧
（あるいは、単にオフセット電圧やオフセット）とい
う。
【０００５】以下、ＳＲＡＭに使用されるセンスアンプ
を例に取って従来の技術の問題点を説明する。
を例に取って従来の技術の問題点を説明する。
【０００６】ＳＲＡＭに使用されるセンスアンプは、メ
モリセルのデータを転送するビット線対の微小な電位差
を増幅する。ビット線対の電位差は、メモリセルに引き
込まれる電流により生じるので、メモリセルがビット線
から電流を引き抜く時間が長くなるにつれて大きくな
る。この電位差がメモリセルのオフセット電圧を上回っ
たときに初めてセンス動作が行われる。したがって、Ｓ
ＲＡＭを高速に動作させたい場合は、センスアンプのオ
フセット電圧を小さくしてセンス動作を高速化するのが
望ましい。
モリセルのデータを転送するビット線対の微小な電位差
を増幅する。ビット線対の電位差は、メモリセルに引き
込まれる電流により生じるので、メモリセルがビット線
から電流を引き抜く時間が長くなるにつれて大きくな
る。この電位差がメモリセルのオフセット電圧を上回っ
たときに初めてセンス動作が行われる。したがって、Ｓ
ＲＡＭを高速に動作させたい場合は、センスアンプのオ
フセット電圧を小さくしてセンス動作を高速化するのが
望ましい。
【０００７】ここで、ダミービット線をセンスするダミ
ービット線センスアンプを用いてセンスアンプのセンス
タイミングを調整する場合を考える。この場合、ダミー
ビット線センスアンプの出力が出てくるタイミングは、
外部からの活性化信号によらず、ダミービット線の電位
差だけで決まるのが望ましい。
ービット線センスアンプを用いてセンスアンプのセンス
タイミングを調整する場合を考える。この場合、ダミー
ビット線センスアンプの出力が出てくるタイミングは、
外部からの活性化信号によらず、ダミービット線の電位
差だけで決まるのが望ましい。
【０００８】そこで、入力電位差に応じて出力が変化す
る従来のダミービット線センスアンプの回路図を図１９
に示す。ダミービット線センスアンプ１の出力に基づい
て、センス回路２はセンス動作を行う。ダミービット線
センスアンプのオフセット電圧がチップごとに異なる
と、センスアンプの活性化タイミングが変動してしまう
ため、オフセット電圧は一定、例えば０Ｖであるのが望
ましい。
る従来のダミービット線センスアンプの回路図を図１９
に示す。ダミービット線センスアンプ１の出力に基づい
て、センス回路２はセンス動作を行う。ダミービット線
センスアンプのオフセット電圧がチップごとに異なる
と、センスアンプの活性化タイミングが変動してしまう
ため、オフセット電圧は一定、例えば０Ｖであるのが望
ましい。
【０００９】また、ダミービット線センスアンプには図
２０のような単相入力のセンスアンプもある。この場
合、センス出力が得られるタイミングは、ダミービット
線センスアンプ内のトランジスタＱ７のしきい値電圧Ｖ
ｔｈによりほぼ決まる。しきい値電圧Ｖｔｈの大きさは
チップ内でばらつくため、例えばトランジスタＱ７のし
きい値電圧Ｖｔｈが浅くなる（小さくなる）と、ダミー
ビット線センスアンプの出力タイミングが早くなり、誤
動作の原因になる。
２０のような単相入力のセンスアンプもある。この場
合、センス出力が得られるタイミングは、ダミービット
線センスアンプ内のトランジスタＱ７のしきい値電圧Ｖ
ｔｈによりほぼ決まる。しきい値電圧Ｖｔｈの大きさは
チップ内でばらつくため、例えばトランジスタＱ７のし
きい値電圧Ｖｔｈが浅くなる（小さくなる）と、ダミー
ビット線センスアンプの出力タイミングが早くなり、誤
動作の原因になる。
【００１０】ところで、センスアンプやダミービット線
センスアンプを構成するトランジスタは、製造上の問題
でそのゲート長がウエハーごと、あるいはロットごとに
変動する。また、トランジスタのしきい値電圧Ｖｔｈ
は、ゲート長が短くなるほど大きく変動することが知ら
れている。ゲート長が短くなると、センスアンプやダミ
ービット線センスアンプのオフセット電圧が大きくなる
ので、センスアンプの活性化信号を遅らせないと誤動作
を起こすおそれがある。
センスアンプを構成するトランジスタは、製造上の問題
でそのゲート長がウエハーごと、あるいはロットごとに
変動する。また、トランジスタのしきい値電圧Ｖｔｈ
は、ゲート長が短くなるほど大きく変動することが知ら
れている。ゲート長が短くなると、センスアンプやダミ
ービット線センスアンプのオフセット電圧が大きくなる
ので、センスアンプの活性化信号を遅らせないと誤動作
を起こすおそれがある。
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、オフセット電圧やセンス時間
の変動の影響を受けないようにしたセンスアンプを提供
することにある。
ものであり、その目的は、オフセット電圧やセンス時間
の変動の影響を受けないようにしたセンスアンプを提供
することにある。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、相補入力信号を増幅して出力するセ
ンスアンプは、前記センスアンプを構成する対になる第
１および第２のトランジスタと、前記第１および第２の
トランジスタのソース端子およびドレイン端子の少なく
とも一方に接続され、前記第１および第２のトランジス
タのしきい値電圧の差に応じた電流を流す対になる第１
および第２の抵抗素子と、前記第１および第２のトラン
ジスタのソース端子およびドレイン端子のうち、前記第
１および第２の抵抗素子が接続されている端子とは異な
る端子に接続されるか、または前記第１および第２の抵
抗素子の両側端子のうち、前記第１および第２のトラン
ジスタのソース端子およびドレイン端子が接続されてい
る端子とは異なる端子に接続される出力端子と、を備え
る。
ために、本発明は、相補入力信号を増幅して出力するセ
ンスアンプは、前記センスアンプを構成する対になる第
１および第２のトランジスタと、前記第１および第２の
トランジスタのソース端子およびドレイン端子の少なく
とも一方に接続され、前記第１および第２のトランジス
タのしきい値電圧の差に応じた電流を流す対になる第１
および第２の抵抗素子と、前記第１および第２のトラン
ジスタのソース端子およびドレイン端子のうち、前記第
１および第２の抵抗素子が接続されている端子とは異な
る端子に接続されるか、または前記第１および第２の抵
抗素子の両側端子のうち、前記第１および第２のトラン
ジスタのソース端子およびドレイン端子が接続されてい
る端子とは異なる端子に接続される出力端子と、を備え
る。
【００１３】本発明では、センスアンプ内の対になった
第１および第２のトランジスタのソース端子またはドレ
イン端子に抵抗素子を接続することにより、第１および
第２のトランジスタのしきい値電圧のばらつきを相殺す
ることができ、センスアンプの誤動作を防止できる。
第１および第２のトランジスタのソース端子またはドレ
イン端子に抵抗素子を接続することにより、第１および
第２のトランジスタのしきい値電圧のばらつきを相殺す
ることができ、センスアンプの誤動作を防止できる。
【００１４】また、本発明は、ビット線対の信号を増幅
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第１のトラン
ジスタと、前記第１のトランジスタのソース端子または
ドレイン端子に接続され、前記第１のトランジスタのし
きい値電圧に応じた電流を流す第１の抵抗素子と、を備
える。
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第１のトラン
ジスタと、前記第１のトランジスタのソース端子または
ドレイン端子に接続され、前記第１のトランジスタのし
きい値電圧に応じた電流を流す第１の抵抗素子と、を備
える。
【００１５】また、本発明は、相補入力信号を増幅して
出力するセンスアンプは、前記センスアンプを構成する
対になる第１および第２のトランジスタと、前記第１お
よび第２のトランジスタのソース端子およびドレイン端
子の少なくとも一方に接続され、前記センスアンプのオ
フセット電圧が相殺されるように前記第１および第２の
トランジスタのしきい値電圧の差に応じた電流を流す対
になる第１および第２のインピーダンス手段と、を備え
る。
出力するセンスアンプは、前記センスアンプを構成する
対になる第１および第２のトランジスタと、前記第１お
よび第２のトランジスタのソース端子およびドレイン端
子の少なくとも一方に接続され、前記センスアンプのオ
フセット電圧が相殺されるように前記第１および第２の
トランジスタのしきい値電圧の差に応じた電流を流す対
になる第１および第２のインピーダンス手段と、を備え
る。
【００１６】また、本発明は、ビット線対の信号を増幅
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第１のトラン
ジスタと、前記第１のトランジスタのソース端子または
ドレイン端子に接続され、前記ダミービット線センスア
ンプのオフセット電圧が相殺されるように前記第１のト
ランジスタのしきい値電圧に応じた電流を流すインピー
ダンス手段と、を備える。
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第１のトラン
ジスタと、前記第１のトランジスタのソース端子または
ドレイン端子に接続され、前記ダミービット線センスア
ンプのオフセット電圧が相殺されるように前記第１のト
ランジスタのしきい値電圧に応じた電流を流すインピー
ダンス手段と、を備える。
【００１７】
【発明の実施の形態】以下、本発明に係るセンスアンプ
について、図面を参照しながら具体的に説明する。
について、図面を参照しながら具体的に説明する。
【００１８】（第１の実施形態）図１は本発明に係るセ
ンスアンプの第１の実施形態の回路図である。図１のセ
ンスアンプは、カレントミラー型のセンスアンプであ
り、ＰＭＯＳトランジスタＱ１，Ｑ２からなるカレント
ミラー回路と、ゲート端子がそれぞれビット線対に接続
された一対のＮＭＯＳトランジスタＱ３，Ｑ４と、ＮＭ
ＯＳトランジスタＱ３，Ｑ４のソース端子間に接続され
た抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ１，Ｒ２の接続点
と接地端子との間に接続され定電流源を構成するＮＭＯ
ＳトランジスタＱ５とを備えている。
ンスアンプの第１の実施形態の回路図である。図１のセ
ンスアンプは、カレントミラー型のセンスアンプであ
り、ＰＭＯＳトランジスタＱ１，Ｑ２からなるカレント
ミラー回路と、ゲート端子がそれぞれビット線対に接続
された一対のＮＭＯＳトランジスタＱ３，Ｑ４と、ＮＭ
ＯＳトランジスタＱ３，Ｑ４のソース端子間に接続され
た抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ１，Ｒ２の接続点
と接地端子との間に接続され定電流源を構成するＮＭＯ
ＳトランジスタＱ５とを備えている。
【００１９】すなわち、図１のセンスアンプは、図１８
のセンスアンプに抵抗素子Ｒ１，Ｒ２を追加した構成に
なっている。
のセンスアンプに抵抗素子Ｒ１，Ｒ２を追加した構成に
なっている。
【００２０】ここで、ＮＭＯＳトランジスタＱ３，Ｑ４
のしきい値電圧Ｖｔｈは互いにΔＶｔｈだけ異なってお
り、ＮＭＯＳトランジスタＱ３，Ｑ４のゲート端子には
同じ電圧Ｖが供給され、抵抗素子Ｒ１，Ｒ２間の電位差
が０Ｖで、ＮＭＯＳトランジスタＱ３，Ｑ４が五極間領
域で動作しているとする。
のしきい値電圧Ｖｔｈは互いにΔＶｔｈだけ異なってお
り、ＮＭＯＳトランジスタＱ３，Ｑ４のゲート端子には
同じ電圧Ｖが供給され、抵抗素子Ｒ１，Ｒ２間の電位差
が０Ｖで、ＮＭＯＳトランジスタＱ３，Ｑ４が五極間領
域で動作しているとする。
【００２１】図２は図１の回路に流れる電流の向きを示
す図である。図示のように、左側の抵抗素子Ｒ１を流れ
る電流をＩ’とすると、抵抗素子Ｒ１の両端電圧Ｖ’
は、（１）式のようになる。
す図である。図示のように、左側の抵抗素子Ｒ１を流れ
る電流をＩ’とすると、抵抗素子Ｒ１の両端電圧Ｖ’
は、（１）式のようになる。
【００２２】Ｖ’＝ＲＩ’ …（１）
ＮＭＯＳトランジスタＱ３を流れる電流はＩ’に等しい
ので、（２）式の関係が成り立つ。ただし、βは電流増
幅率である。
ので、（２）式の関係が成り立つ。ただし、βは電流増
幅率である。
【００２３】
Ｉ’＝β／２｛（Ｖ−ＲＩ’）−（Ｖｔｈｎ＋ΔＶｔｈ／２）２ （
２）
同様に、センスアンプの右側（抵抗素子Ｒ２）を流れる
電流Ｉ’’は、（３）式で表される。
電流Ｉ’’は、（３）式で表される。
【００２４】
Ｉ’’＝β／２｛（Ｖ−ＲＩ’’）−（Ｖｔｈｎ−ΔＶｔｈ／２）２
（３）
電流Ｉ’＝Ｉ’’とおいて、（２）式と（３）式を連立
すると、Ｉ’＝Ｉ’’になるための抵抗素子Ｒ１，Ｒ２
の値は、電圧Ｖ、しきい値電圧Ｖｔｈｎ、およびΔＶｔ
ｈの関数として表すことができる。抵抗値が概略Ｒに近
い抵抗素子Ｒ１，Ｒ２をＮＭＯＳトランジスタＱ３，Ｑ
４のソース側に挿入することにより、センスアンプのオ
フセット電圧を略ゼロにすることができる。
すると、Ｉ’＝Ｉ’’になるための抵抗素子Ｒ１，Ｒ２
の値は、電圧Ｖ、しきい値電圧Ｖｔｈｎ、およびΔＶｔ
ｈの関数として表すことができる。抵抗値が概略Ｒに近
い抵抗素子Ｒ１，Ｒ２をＮＭＯＳトランジスタＱ３，Ｑ
４のソース側に挿入することにより、センスアンプのオ
フセット電圧を略ゼロにすることができる。
【００２５】このように、本実施形態では、センスアン
プ内のＮＭＯＳトランジスタＱ３，Ｑ４のソース端子間
に抵抗素子Ｒ１，Ｒ２を接続し、これら抵抗素子Ｒ１，
Ｒ２の抵抗値をセンスアンプのオフセットが略ゼロにな
るような値に設定するため、オフセットキャンセル用の
回路を別個に設けなくてもセンスアンプのオフセットを
相殺できる。したがって、ビット線対ＢＬ，／ＢＬの電
位差が小さくても、センスアンプが誤動作するおそれが
なくなる。
プ内のＮＭＯＳトランジスタＱ３，Ｑ４のソース端子間
に抵抗素子Ｒ１，Ｒ２を接続し、これら抵抗素子Ｒ１，
Ｒ２の抵抗値をセンスアンプのオフセットが略ゼロにな
るような値に設定するため、オフセットキャンセル用の
回路を別個に設けなくてもセンスアンプのオフセットを
相殺できる。したがって、ビット線対ＢＬ，／ＢＬの電
位差が小さくても、センスアンプが誤動作するおそれが
なくなる。
【００２６】（第２の実施形態）第２の実施形態は、ダ
ミービット線センスアンプにオフセットキャンセル用の
抵抗素子Ｒ１，Ｒ２を接続するものである。
ミービット線センスアンプにオフセットキャンセル用の
抵抗素子Ｒ１，Ｒ２を接続するものである。
【００２７】図３は本発明に係るセンスアンプの第２の
実施形態の回路図である。図３のセンスアンプは、ダミ
ービット線センスアンプ１と、ダミービット線センスア
ンプ１の出力に応じてビット線対のセンス動作を行うセ
ンス回路２とを備えている。図３のセンス回路２はカレ
ントミラー回路を構成するＰＭＯＳトランジスタＱ１，
Ｑ２と、ビット線対にゲート端子がそれぞれ接続される
一対のＮＭＯＳトランジスタＱ３，Ｑ４と、ＮＭＯＳト
ランジスタＱ３，Ｑ４の各ソース端子に接続されるＮＭ
ＯＳトランジスタＱ５とを備えている。
実施形態の回路図である。図３のセンスアンプは、ダミ
ービット線センスアンプ１と、ダミービット線センスア
ンプ１の出力に応じてビット線対のセンス動作を行うセ
ンス回路２とを備えている。図３のセンス回路２はカレ
ントミラー回路を構成するＰＭＯＳトランジスタＱ１，
Ｑ２と、ビット線対にゲート端子がそれぞれ接続される
一対のＮＭＯＳトランジスタＱ３，Ｑ４と、ＮＭＯＳト
ランジスタＱ３，Ｑ４の各ソース端子に接続されるＮＭ
ＯＳトランジスタＱ５とを備えている。
【００２８】図３のダミービット線センスアンプ１は、
電源端子ＶＤＤと接地端子との間に直列接続されたＰＭ
ＯＳトランジスタＱ６およびＮＭＯＳトランジスタ（第
１のトランジスタ）Ｑ７と、これらトランジスタＱ６，
Ｑ７の接続点に接続されるインバータＩＶ１と、ＭＭＯ
ＳトランジスタＱ７のソース端子と接地端子との間に接
続される抵抗素子Ｒ３とを備えている。
電源端子ＶＤＤと接地端子との間に直列接続されたＰＭ
ＯＳトランジスタＱ６およびＮＭＯＳトランジスタ（第
１のトランジスタ）Ｑ７と、これらトランジスタＱ６，
Ｑ７の接続点に接続されるインバータＩＶ１と、ＭＭＯ
ＳトランジスタＱ７のソース端子と接地端子との間に接
続される抵抗素子Ｒ３とを備えている。
【００２９】ＰＭＯＳトランジスタＱ６のゲート−ドレ
イン間は短絡されており、抵抗として作用する。ＮＭＯ
ＳトランジスタＱ７のゲート端子にはダミービット線ｄ
ｕｍｍｙＢＬが接続されている。
イン間は短絡されており、抵抗として作用する。ＮＭＯ
ＳトランジスタＱ７のゲート端子にはダミービット線ｄ
ｕｍｍｙＢＬが接続されている。
【００３０】抵抗素子Ｒ３は、図１の抵抗素子Ｒ１，Ｒ
２と同様に、ＮＭＯＳトランジスタＱ７のしきい値電圧
のばらつきを相殺する目的で設けられている。例えば、
ＮＭＯＳトランジスタＱ７のしきい値電圧Ｖｔｈが低い
場合には、このＮＭＯＳトランジスタＱ７はオンしやす
くなるが、ＮＭＯＳトランジスタＱ７のドレイン−ソー
ス間電流が増えると、抵抗素子Ｒ３の両端電圧が高くな
り、しきい値電圧Ｖｔｈがみかけ上高くなる。このよう
な動作により、ＮＭＯＳトランジスタＱ７のオフセット
電圧を相殺することができる。
２と同様に、ＮＭＯＳトランジスタＱ７のしきい値電圧
のばらつきを相殺する目的で設けられている。例えば、
ＮＭＯＳトランジスタＱ７のしきい値電圧Ｖｔｈが低い
場合には、このＮＭＯＳトランジスタＱ７はオンしやす
くなるが、ＮＭＯＳトランジスタＱ７のドレイン−ソー
ス間電流が増えると、抵抗素子Ｒ３の両端電圧が高くな
り、しきい値電圧Ｖｔｈがみかけ上高くなる。このよう
な動作により、ＮＭＯＳトランジスタＱ７のオフセット
電圧を相殺することができる。
【００３１】図３の抵抗素子Ｒ３は、ＮＭＯＳトランジ
スタＱ７のゲート端子の形成材料であるポリシリコンを
用いて、ゲート端子と同一の製造工程にて形成するのが
望ましい。その理由は、ＮＭＯＳトランジスタＱ７のゲ
ート長が短くなったときに、それに連動して抵抗素子Ｒ
３の太さが細くなるようにするためである。
スタＱ７のゲート端子の形成材料であるポリシリコンを
用いて、ゲート端子と同一の製造工程にて形成するのが
望ましい。その理由は、ＮＭＯＳトランジスタＱ７のゲ
ート長が短くなったときに、それに連動して抵抗素子Ｒ
３の太さが細くなるようにするためである。
【００３２】すなわち、製造ばらつき等によりＮＭＯＳ
トランジスタＱ７のゲート長が短くなると、ＮＭＯＳト
ランジスタＱ７のしきい値電圧の変動が大きくなるた
め、ダミービット線センスアンプ１の出力タイミングを
遅らせないと、センス回路２が誤動作を起こしてしま
う。ダミービット線センスアンプ１の出力タイミングを
遅らせるには、抵抗素子Ｒ３の太さを細くして抵抗値を
上げればよい。そこで、本実施形態では、ＮＭＯＳトラ
ンジスタＱ７のゲート端子と抵抗素子Ｒ３とを同一の材
料（ポリシリコン）を用いて同一の製造工程で形成する
ことにより、ゲート長が短くなれば、抵抗素子Ｒ３の太
さも細くなるようにしている。
トランジスタＱ７のゲート長が短くなると、ＮＭＯＳト
ランジスタＱ７のしきい値電圧の変動が大きくなるた
め、ダミービット線センスアンプ１の出力タイミングを
遅らせないと、センス回路２が誤動作を起こしてしま
う。ダミービット線センスアンプ１の出力タイミングを
遅らせるには、抵抗素子Ｒ３の太さを細くして抵抗値を
上げればよい。そこで、本実施形態では、ＮＭＯＳトラ
ンジスタＱ７のゲート端子と抵抗素子Ｒ３とを同一の材
料（ポリシリコン）を用いて同一の製造工程で形成する
ことにより、ゲート長が短くなれば、抵抗素子Ｒ３の太
さも細くなるようにしている。
【００３３】図４は図３の抵抗素子Ｒ３の上面図、図５
は図４のＡ−Ａ線断面図である。図示のように、細長の
ポリシリコン層３を絶縁層４を挟んで複数並列配置して
おり、これらポリシリコン層３はコンタクト５を介して
上方の金属層６に接続されている。ＮＭＯＳトランジス
タＱ７のゲート長方向（チャネル長方向）と抵抗素子Ｒ
３の配線幅方向とが略平行になるようにしている。すな
わち、ＮＭＯＳトランジスタＱ７のゲート長方向（チャ
ネル長方向）と抵抗素子Ｒ３の電流の流れる方向とが略
直交するようにしている。
は図４のＡ−Ａ線断面図である。図示のように、細長の
ポリシリコン層３を絶縁層４を挟んで複数並列配置して
おり、これらポリシリコン層３はコンタクト５を介して
上方の金属層６に接続されている。ＮＭＯＳトランジス
タＱ７のゲート長方向（チャネル長方向）と抵抗素子Ｒ
３の配線幅方向とが略平行になるようにしている。すな
わち、ＮＭＯＳトランジスタＱ７のゲート長方向（チャ
ネル長方向）と抵抗素子Ｒ３の電流の流れる方向とが略
直交するようにしている。
【００３４】図４からわかるように、ゲートは、抵抗素
子Ｒ３と同様にポリシリコンを材料として形成されてい
る。ゲート長（チャネル長）を短くすると、抵抗素子Ｒ
３の配線幅方向も短くなり、抵抗値が増大する。
子Ｒ３と同様にポリシリコンを材料として形成されてい
る。ゲート長（チャネル長）を短くすると、抵抗素子Ｒ
３の配線幅方向も短くなり、抵抗値が増大する。
【００３５】このように、第２の実施形態では、ダミー
ビット線センスアンプ１のＮＭＯＳトランジスタＱ７の
オフセット電圧を相殺するためにＮＭＯＳトランジスタ
Ｑ７のソース端子に抵抗素子Ｒ３を接続するため、ＮＭ
ＯＳトランジスタＱ７のしきい値電圧の変動を受けなく
なる。また、この抵抗素子Ｒ３をＮＭＯＳトランジスタ
Ｑ７のゲート端子と同じ材料であるポリシリコンで形成
することにより、ゲート長が短くなれば、それに連動し
て抵抗素子Ｒ３の抵抗値を高くしてダミービット線セン
スアンプ１の出力タイミングを遅らせることができるた
め、センスアンプが誤動作を起こすおそれがなくなる。
ビット線センスアンプ１のＮＭＯＳトランジスタＱ７の
オフセット電圧を相殺するためにＮＭＯＳトランジスタ
Ｑ７のソース端子に抵抗素子Ｒ３を接続するため、ＮＭ
ＯＳトランジスタＱ７のしきい値電圧の変動を受けなく
なる。また、この抵抗素子Ｒ３をＮＭＯＳトランジスタ
Ｑ７のゲート端子と同じ材料であるポリシリコンで形成
することにより、ゲート長が短くなれば、それに連動し
て抵抗素子Ｒ３の抵抗値を高くしてダミービット線セン
スアンプ１の出力タイミングを遅らせることができるた
め、センスアンプが誤動作を起こすおそれがなくなる。
【００３６】（その他の実施形態）第１の実施形態で
は、カレントミラー型のセンスアンプについて説明した
が、本発明は他の回路構成のセンスアンプにも同様に適
用可能である。
は、カレントミラー型のセンスアンプについて説明した
が、本発明は他の回路構成のセンスアンプにも同様に適
用可能である。
【００３７】例えば、図６はラッチ型のセンスアンプに
抵抗素子Ｒ１，Ｒ２を設けた例を示す回路図である。図
６のセンスアンプは、ラッチを構成するＰＭＯＳトラン
ジスタＱ８，Ｑ９およびＮＭＯＳトランジスタＱ１０，
Ｑ１１と、イコライズ用のＰＭＯＳトランジスタＱ１
２，Ｑ１３と、プリチャージ用のＰＭＯＳトランジスタ
Ｑ１４，Ｑ１５と、ＮＭＯＳトランジスタＱ１０，Ｑ１
１のソース端子間に接続された抵抗素子Ｒ１，Ｒ２と、
センス動作制御用のＮＭＯＳトランジスタ（ラッチ制御
回路）Ｑ１６，Ｑ１７とを備えている。
抵抗素子Ｒ１，Ｒ２を設けた例を示す回路図である。図
６のセンスアンプは、ラッチを構成するＰＭＯＳトラン
ジスタＱ８，Ｑ９およびＮＭＯＳトランジスタＱ１０，
Ｑ１１と、イコライズ用のＰＭＯＳトランジスタＱ１
２，Ｑ１３と、プリチャージ用のＰＭＯＳトランジスタ
Ｑ１４，Ｑ１５と、ＮＭＯＳトランジスタＱ１０，Ｑ１
１のソース端子間に接続された抵抗素子Ｒ１，Ｒ２と、
センス動作制御用のＮＭＯＳトランジスタ（ラッチ制御
回路）Ｑ１６，Ｑ１７とを備えている。
【００３８】図６の抵抗素子Ｒ１，Ｒ２は、図１の抵抗
素子Ｒ１，Ｒ２と同様に、ラッチを構成するＰＭＯＳト
ランジスタＱ８，Ｑ９とＮＭＯＳトランジスタＱ１０，
Ｑ１１のオフセット電圧をキャンセルするような抵抗値
に設定される。これにより、センス動作が各トランジス
タＱ８〜Ｑ１１のしきい値電圧の変動の影響を受けなく
なる。
素子Ｒ１，Ｒ２と同様に、ラッチを構成するＰＭＯＳト
ランジスタＱ８，Ｑ９とＮＭＯＳトランジスタＱ１０，
Ｑ１１のオフセット電圧をキャンセルするような抵抗値
に設定される。これにより、センス動作が各トランジス
タＱ８〜Ｑ１１のしきい値電圧の変動の影響を受けなく
なる。
【００３９】また、図７はラッチ型のダミービット線セ
ンスアンプ１に抵抗素子Ｒ３を設けた例を示す回路図で
ある。図７のダミービット線センスアンプ１は、ゲート
端子がダミービット線ｄｕｍｍｙＢＬに接続されたＰＭ
ＯＳトランジスタＱ１８と、プリチャージ用のＮＭＯＳ
トランジスタＱ１９と、ラッチ動作を行うＮＭＯＳトラ
ンジスタＱ２０およびインバータＩＶ２とを備えてい
る。
ンスアンプ１に抵抗素子Ｒ３を設けた例を示す回路図で
ある。図７のダミービット線センスアンプ１は、ゲート
端子がダミービット線ｄｕｍｍｙＢＬに接続されたＰＭ
ＯＳトランジスタＱ１８と、プリチャージ用のＮＭＯＳ
トランジスタＱ１９と、ラッチ動作を行うＮＭＯＳトラ
ンジスタＱ２０およびインバータＩＶ２とを備えてい
る。
【００４０】図７の抵抗素子Ｒ３は、上述したように、
ＰＭＯＳトランジスタＱ１２のゲート端子と同じ材料
（例えば、ポリシリコン）を用いてゲート端子と同一の
製造工程で形成される。これにより、ゲート長が短くな
ると、抵抗素子Ｒ３の抵抗値が高くなり、センスタイミ
ングを遅らせることができる。
ＰＭＯＳトランジスタＱ１２のゲート端子と同じ材料
（例えば、ポリシリコン）を用いてゲート端子と同一の
製造工程で形成される。これにより、ゲート長が短くな
ると、抵抗素子Ｒ３の抵抗値が高くなり、センスタイミ
ングを遅らせることができる。
【００４１】上述した実施形態では、単相のダミービッ
ト線センスアンプについて説明したが、ダミービット線
センスアンプの具体的な回路構成は問わない。例えば、
図８に示すようにラッチ型のダミービット線センスアン
プ内に抵抗素子Ｒ１，Ｒ２を設けてもよい。
ト線センスアンプについて説明したが、ダミービット線
センスアンプの具体的な回路構成は問わない。例えば、
図８に示すようにラッチ型のダミービット線センスアン
プ内に抵抗素子Ｒ１，Ｒ２を設けてもよい。
【００４２】また、上述した実施形態では、ＮＭＯＳト
ランジスタやＰＭＯＳトランジスタのソース端子に抵抗
素子を接続する例を説明したが、図９および図１０に示
すように、ドレイン端子に抵抗素子を接続しても、トラ
ンジスタのオフセット電圧をある程度は相殺することが
できる。図９は図１の変形例であり、図１０は図３の変
形例である。
ランジスタやＰＭＯＳトランジスタのソース端子に抵抗
素子を接続する例を説明したが、図９および図１０に示
すように、ドレイン端子に抵抗素子を接続しても、トラ
ンジスタのオフセット電圧をある程度は相殺することが
できる。図９は図１の変形例であり、図１０は図３の変
形例である。
【００４３】さらに、図１、図３、および図６〜図１０
に図示した回路内の各トランジスタの導電型を逆にして
もよい。この場合、図１の回路は図１１の回路に、図３
の回路は図１２の回路に、図６の回路は図１３の回路
に、図７の回路は図１４の回路に、図８の回路は図１５
の回路に、図９の回路は図１６の回路に、図１０の回路
は図１７の回路に、それぞれ置き換えられる。
に図示した回路内の各トランジスタの導電型を逆にして
もよい。この場合、図１の回路は図１１の回路に、図３
の回路は図１２の回路に、図６の回路は図１３の回路
に、図７の回路は図１４の回路に、図８の回路は図１５
の回路に、図９の回路は図１６の回路に、図１０の回路
は図１７の回路に、それぞれ置き換えられる。
【００４４】図１１〜図１７の回路においても、抵抗素
子Ｒ１，Ｒ２またはＲ３を有するため、センスアンプや
ダミービット線センスアンプのオフセット電圧を相殺す
ることができる。
子Ｒ１，Ｒ２またはＲ３を有するため、センスアンプや
ダミービット線センスアンプのオフセット電圧を相殺す
ることができる。
【００４５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスアンプ内の対になった第１および第２のト
ランジスタのソース端子またはドレイン端子に抵抗素子
を接続するため、第１および第２のトランジスタの製造
ばらつき等によるしきい値電圧の差を相殺することがで
き、センスアンプの誤動作を防止できる。
れば、センスアンプ内の対になった第１および第２のト
ランジスタのソース端子またはドレイン端子に抵抗素子
を接続するため、第１および第２のトランジスタの製造
ばらつき等によるしきい値電圧の差を相殺することがで
き、センスアンプの誤動作を防止できる。
【図１】本発明に係るセンスアンプの第１の実施形態の
回路図。
回路図。
【図２】図１の回路に流れる電流の向きを示す図。
【図３】本発明に係るセンスアンプの第２の実施形態の
回路図。
回路図。
【図４】図３の抵抗素子の上面図。
【図５】図４のＡ−Ａ線断面図。
【図６】ラッチ型のセンスアンプに抵抗素子を設けた例
を示す回路図。
を示す回路図。
【図７】ラッチ型のダミービット線センスアンプに抵抗
素子を設けた例を示す回路図。
素子を設けた例を示す回路図。
【図８】ラッチ型のダミービット線センスアンプ内に抵
抗素子を設けた例を示す回路図。
抗素子を設けた例を示す回路図。
【図９】ドレイン端子に抵抗素子を接続した図１の変形
例の回路図。
例の回路図。
【図１０】ドレイン端子に抵抗素子を接続した図３の変
形例の回路図。
形例の回路図。
【図１１】図１のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１２】図３のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１３】図６のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１４】図７のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１５】図８のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１６】図９のトランジスタの導電型を逆にした例を
示す回路図。
示す回路図。
【図１７】図１０のトランジスタの導電型を逆にした例
を示す回路図。
を示す回路図。
【図１８】従来のセンスアンプの回路図。
【図１９】従来のダミービット線センスアンプの回路
図。
図。
【図２０】単相入力の従来のダミービット線センスアン
プの回路図。
プの回路図。
１ ダミービット線センスアンプ
２ センス回路
３ ポリシリコン相
４ 絶縁層
５ コンタクト
６ 金属層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/04 Ｐ
Ｈ０３Ｆ 3/68
Ｆターム(参考） 5B015 HH01 JJ45 KB12 KB14 PP02
QQ10
5F038 AR09 AR21 AV06 CA02 CA05
CD12 DF01 DF05 EZ20
5F083 BS00 LA03 LA12 PR43 PR53
PR57 ZA28
5J069 AA01 AA12 CA13 CA15 FA20
HA10 HA17 HA25 HA27 KA00
KA04 KA06 KA09 KA12 MA21
QA04
Claims (11)
- 【請求項１】相補入力信号を増幅して出力するセンスア
ンプにおいて、 対になる第１および第２のトランジスタと、 前記第１および第２のトランジスタのソース端子および
ドレイン端子の少なくとも一方に接続され、前記第１お
よび第２のトランジスタのしきい値電圧の差に応じた電
流を流す対になる第１および第２の抵抗素子と、 前記第１および第２のトランジスタのソース端子および
ドレイン端子のうち、前記第１および第２の抵抗素子が
接続されている端子とは異なる端子に接続されるか、ま
たは前記第１および第２の抵抗素子の両側端子のうち、
前記第１および第２のトランジスタのソース端子および
ドレイン端子が接続されている端子とは異なる端子に接
続される出力端子と、を備えることを特徴とするセンス
アンプ。 - 【請求項２】前記抵抗素子は、前記第１および第２のト
ランジスタのオフセット電圧を相殺する抵抗値に設定さ
れることを特徴とする請求項１に記載のセンスアンプ。 - 【請求項３】カレントミラー回路を構成する対になる第
３および第４のトランジスタを備え、 前記第３のトランジスタからの電流は、前記第１のトラ
ンジスタのドレイン−ソース間を通って流れ、 前記第４のトランジスタからの電流は、前記第２のトラ
ンジスタのドレイン−ソース間を通って流れることを特
徴とする請求項１または２に記載のセンスアンプ。 - 【請求項４】前記第１および第２のトランジスタを含ん
で構成されるラッチ回路と、 前記ラッチ回路のラッチ動作を許容するか否かを切り替
えるラッチ制御回路と、を備え、 前記第１および第２の抵抗素子は、前記ラッチ回路と前
記ラッチ制御回路との接続経路上に対になって挿入され
ることを特徴とする請求項１及至３のいずれかに記載の
センスアンプ。 - 【請求項５】ビット線対の信号を増幅して出力するセン
スアンプにおいて、 ダミービット線の信号を増幅して出力するダミービット
線センスアンプと、 前記ダミービット線センスアンプの出力に基づいて、ビ
ット線対の信号を増幅するタイミングを制御するセンス
回路と、を備え、 前記ダミービット線センスアンプは、 ゲート端子が前記ダミービット線に接続された第１のト
ランジスタと、 前記第１のトランジスタのソース端子またはドレイン端
子に接続され、前記第１のトランジスタのしきい値電圧
に応じた電流を流す第１の抵抗素子と、を備えることを
特徴とするセンスアンプ。 - 【請求項６】前記第１の抵抗素子は、前記第１のトラン
ジスタのゲート端子を構成する材料の少なくとも一部を
用いて形成されることを特徴とする請求項５に記載のセ
ンスアンプ。 - 【請求項７】前記第１の抵抗素子は、前記第１のトラン
ジスタのゲート端子のゲート長と略等しい太さのポリシ
リコン層を複数並列接続して形成されることを特徴とす
る請求項５に記載のセンスアンプ。 - 【請求項８】前記第１のトランジスタのゲート長方向
は、前記第１の抵抗素子の配線幅方向と略平行に設定さ
れることを特徴とする請求項５に記載のセンスアンプ。 - 【請求項９】前記抵抗素子は、配線抵抗とは別個に半導
体基板上に形成されることを特徴とする請求項１及至８
のいずれかに記載のセンスアンプ。 - 【請求項１０】相補入力信号を増幅して出力するセンス
アンプにおいて、 対になる第１および第２のトランジスタと、 前記第１および第２のトランジスタのソース端子および
ドレイン端子の少なくとも一方に接続され、前記センス
アンプのオフセット電圧が相殺されるように前記第１お
よび第２のトランジスタのしきい値電圧の差に応じた電
流を流す対になる第１および第２のインピーダンス手段
と、を備えることを特徴とするセンスアンプ。 - 【請求項１１】ビット線対の信号を増幅して出力するセ
ンスアンプにおいて、 ダミービット線の信号を増幅して出力するダミービット
線センスアンプと、 前記ダミービット線センスアンプの出力に基づいて、ビ
ット線対の信号を増幅するタイミングを制御するセンス
回路と、を備え、 前記ダミービット線センスアンプは、 ゲート端子が前記ダミービット線に接続された第１のト
ランジスタと、 前記第１のトランジスタのソース端子またはドレイン端
子に接続され、前記ダミービット線センスアンプのオフ
セット電圧が相殺されるように前記第１のトランジスタ
のしきい値電圧に応じた電流を流すインピーダンス手段
と、を備えることを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182166A JP2003100992A (ja) | 2001-06-21 | 2002-06-21 | センスアンプ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-188558 | 2001-06-21 | ||
| JP2001188558 | 2001-06-21 | ||
| JP2002182166A JP2003100992A (ja) | 2001-06-21 | 2002-06-21 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100992A true JP2003100992A (ja) | 2003-04-04 |
Family
ID=26617351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182166A Pending JP2003100992A (ja) | 2001-06-21 | 2002-06-21 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100992A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116143A (ja) * | 2003-10-02 | 2005-04-28 | Hynix Semiconductor Inc | 差動増幅器及びビット線センスアンプ |
| JP2007280537A (ja) * | 2006-04-07 | 2007-10-25 | Toshiba Corp | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
| JP2007318094A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101373034B1 (ko) | 2006-04-28 | 2014-03-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
2002
- 2002-06-21 JP JP2002182166A patent/JP2003100992A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116143A (ja) * | 2003-10-02 | 2005-04-28 | Hynix Semiconductor Inc | 差動増幅器及びビット線センスアンプ |
| JP4557206B2 (ja) * | 2003-10-02 | 2010-10-06 | 株式会社ハイニックスセミコンダクター | 差動増幅器及びビット線センスアンプ |
| JP2007280537A (ja) * | 2006-04-07 | 2007-10-25 | Toshiba Corp | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
| JP2007318094A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101373034B1 (ko) | 2006-04-28 | 2014-03-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9041112B2 (en) | 2006-04-28 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a current mirror circuit |
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