JP2003100992A - センスアンプ - Google Patents

センスアンプ

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JP2003100992A
JP2003100992A JP2002182166A JP2002182166A JP2003100992A JP 2003100992 A JP2003100992 A JP 2003100992A JP 2002182166 A JP2002182166 A JP 2002182166A JP 2002182166 A JP2002182166 A JP 2002182166A JP 2003100992 A JP2003100992 A JP 2003100992A
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sense amplifier
bit line
transistors
terminal
transistor
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JP2002182166A
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Atsushi Kawasumi
澄 篤 川
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 オフセット電圧やセンス時間の変動の影響を
受けないようにしたセンスアンプを提供する。 【解決手段】 相補入力信号を増幅して出力するセンス
アンプは、前記センスアンプを構成する対になる第1お
よび第2のトランジスタと、前記第1および第2のトラ
ンジスタのソース端子およびドレイン端子の少なくとも
一方に接続され、前記第1および第2のトランジスタの
しきい値電圧の差に応じた電流を流す対になる第1およ
び第2の抵抗素子と、前記第1および第2のトランジス
タのソース端子およびドレイン端子のうち、前記第1お
よび第2の抵抗素子が接続されている端子とは異なる端
子に接続されるか、または前記第1および第2の抵抗素
子の両側端子のうち、前記第1および第2のトランジス
タのソース端子およびドレイン端子が接続されている端
子とは異なる端子に接続される出力端子と、を備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、SRAM(Static
Random Memory)等の半導体集積回路に用いられるセン
スアンプに関する。
【0002】
【従来の技術】図18は従来のセンスアンプの回路図で
ある。図18のセンスアンプは、カレントミラー回路を
構成するPMOSトランジスタQ1,Q2と、カレント
ミラー回路に接続される一対のNMOSトランジスタQ
3,Q4と、NMOSトランジスタQ3,Q4のソース
端子と接地端子との間に接続されるNMOSトランジス
タQ5とを備えている。NMOSトランジスタQ3,Q
4のゲート端子はビット線対BL,/BLに接続され、
PMOSトランジスタQ2とNMOSトランジスタQ4
との接続点からインバータIV10を介してセンス信号
が出力される。
【0003】対になったNMOSトランジスタQ3,Q
4の電気的特性は同じであるのが望ましいので、NMO
SトランジスタQ3,Q4のチャネル幅、チャネル長、
およびしきい値電圧等は、互いに等しくしている。
【0004】
【発明が解決しようとする課題】しかしながら、製造上
のばらつきにより、NMOSトランジスタQ3,Q4の
サイズやしきい値電圧等は必ずしも等しくならない。こ
のため、ビット線対の電位差が小さい場合、NMOSト
ランジスタQ3,Q4のしきい値のばらつきにより、場
合によってはセンスアンプの出力が本来とは逆の極性に
なってしまう。センスアンプの出力が正常になるのに必
要最小限のビット線対の電位差を入力オフセット電圧
(あるいは、単にオフセット電圧やオフセット)とい
う。
【0005】以下、SRAMに使用されるセンスアンプ
を例に取って従来の技術の問題点を説明する。
【0006】SRAMに使用されるセンスアンプは、メ
モリセルのデータを転送するビット線対の微小な電位差
を増幅する。ビット線対の電位差は、メモリセルに引き
込まれる電流により生じるので、メモリセルがビット線
から電流を引き抜く時間が長くなるにつれて大きくな
る。この電位差がメモリセルのオフセット電圧を上回っ
たときに初めてセンス動作が行われる。したがって、S
RAMを高速に動作させたい場合は、センスアンプのオ
フセット電圧を小さくしてセンス動作を高速化するのが
望ましい。
【0007】ここで、ダミービット線をセンスするダミ
ービット線センスアンプを用いてセンスアンプのセンス
タイミングを調整する場合を考える。この場合、ダミー
ビット線センスアンプの出力が出てくるタイミングは、
外部からの活性化信号によらず、ダミービット線の電位
差だけで決まるのが望ましい。
【0008】そこで、入力電位差に応じて出力が変化す
る従来のダミービット線センスアンプの回路図を図19
に示す。ダミービット線センスアンプ1の出力に基づい
て、センス回路2はセンス動作を行う。ダミービット線
センスアンプのオフセット電圧がチップごとに異なる
と、センスアンプの活性化タイミングが変動してしまう
ため、オフセット電圧は一定、例えば0Vであるのが望
ましい。
【0009】また、ダミービット線センスアンプには図
20のような単相入力のセンスアンプもある。この場
合、センス出力が得られるタイミングは、ダミービット
線センスアンプ内のトランジスタQ7のしきい値電圧V
thによりほぼ決まる。しきい値電圧Vthの大きさは
チップ内でばらつくため、例えばトランジスタQ7のし
きい値電圧Vthが浅くなる(小さくなる)と、ダミー
ビット線センスアンプの出力タイミングが早くなり、誤
動作の原因になる。
【0010】ところで、センスアンプやダミービット線
センスアンプを構成するトランジスタは、製造上の問題
でそのゲート長がウエハーごと、あるいはロットごとに
変動する。また、トランジスタのしきい値電圧Vth
は、ゲート長が短くなるほど大きく変動することが知ら
れている。ゲート長が短くなると、センスアンプやダミ
ービット線センスアンプのオフセット電圧が大きくなる
ので、センスアンプの活性化信号を遅らせないと誤動作
を起こすおそれがある。
【0011】本発明は、このような点に鑑みてなされた
ものであり、その目的は、オフセット電圧やセンス時間
の変動の影響を受けないようにしたセンスアンプを提供
することにある。
【0012】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、相補入力信号を増幅して出力するセ
ンスアンプは、前記センスアンプを構成する対になる第
1および第2のトランジスタと、前記第1および第2の
トランジスタのソース端子およびドレイン端子の少なく
とも一方に接続され、前記第1および第2のトランジス
タのしきい値電圧の差に応じた電流を流す対になる第1
および第2の抵抗素子と、前記第1および第2のトラン
ジスタのソース端子およびドレイン端子のうち、前記第
1および第2の抵抗素子が接続されている端子とは異な
る端子に接続されるか、または前記第1および第2の抵
抗素子の両側端子のうち、前記第1および第2のトラン
ジスタのソース端子およびドレイン端子が接続されてい
る端子とは異なる端子に接続される出力端子と、を備え
る。
【0013】本発明では、センスアンプ内の対になった
第1および第2のトランジスタのソース端子またはドレ
イン端子に抵抗素子を接続することにより、第1および
第2のトランジスタのしきい値電圧のばらつきを相殺す
ることができ、センスアンプの誤動作を防止できる。
【0014】また、本発明は、ビット線対の信号を増幅
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第1のトラン
ジスタと、前記第1のトランジスタのソース端子または
ドレイン端子に接続され、前記第1のトランジスタのし
きい値電圧に応じた電流を流す第1の抵抗素子と、を備
える。
【0015】また、本発明は、相補入力信号を増幅して
出力するセンスアンプは、前記センスアンプを構成する
対になる第1および第2のトランジスタと、前記第1お
よび第2のトランジスタのソース端子およびドレイン端
子の少なくとも一方に接続され、前記センスアンプのオ
フセット電圧が相殺されるように前記第1および第2の
トランジスタのしきい値電圧の差に応じた電流を流す対
になる第1および第2のインピーダンス手段と、を備え
る。
【0016】また、本発明は、ビット線対の信号を増幅
して出力するセンスアンプは、ダミービット線の信号を
増幅して出力するダミービット線センスアンプと、前記
ダミービット線センスアンプの出力に基づいて、ビット
線対の信号を増幅するタイミングを制御するセンス回路
と、を備え、前記ダミービット線センスアンプは、ゲー
ト端子が前記ダミービット線に接続された第1のトラン
ジスタと、前記第1のトランジスタのソース端子または
ドレイン端子に接続され、前記ダミービット線センスア
ンプのオフセット電圧が相殺されるように前記第1のト
ランジスタのしきい値電圧に応じた電流を流すインピー
ダンス手段と、を備える。
【0017】
【発明の実施の形態】以下、本発明に係るセンスアンプ
について、図面を参照しながら具体的に説明する。
【0018】(第1の実施形態)図1は本発明に係るセ
ンスアンプの第1の実施形態の回路図である。図1のセ
ンスアンプは、カレントミラー型のセンスアンプであ
り、PMOSトランジスタQ1,Q2からなるカレント
ミラー回路と、ゲート端子がそれぞれビット線対に接続
された一対のNMOSトランジスタQ3,Q4と、NM
OSトランジスタQ3,Q4のソース端子間に接続され
た抵抗素子R1,R2と、抵抗素子R1,R2の接続点
と接地端子との間に接続され定電流源を構成するNMO
SトランジスタQ5とを備えている。
【0019】すなわち、図1のセンスアンプは、図18
のセンスアンプに抵抗素子R1,R2を追加した構成に
なっている。
【0020】ここで、NMOSトランジスタQ3,Q4
のしきい値電圧Vthは互いにΔVthだけ異なってお
り、NMOSトランジスタQ3,Q4のゲート端子には
同じ電圧Vが供給され、抵抗素子R1,R2間の電位差
が0Vで、NMOSトランジスタQ3,Q4が五極間領
域で動作しているとする。
【0021】図2は図1の回路に流れる電流の向きを示
す図である。図示のように、左側の抵抗素子R1を流れ
る電流をI’とすると、抵抗素子R1の両端電圧V’
は、(1)式のようになる。
【0022】V’=RI’ …(1) NMOSトランジスタQ3を流れる電流はI’に等しい
ので、(2)式の関係が成り立つ。ただし、βは電流増
幅率である。
【0023】 I’=β/2{(V−RI’)−(Vthn+ΔVth/2) ( 2) 同様に、センスアンプの右側(抵抗素子R2)を流れる
電流I’’は、(3)式で表される。
【0024】 I’’=β/2{(V−RI’’)−(Vthn−ΔVth/2) (3) 電流I’=I’’とおいて、(2)式と(3)式を連立
すると、I’=I’’になるための抵抗素子R1,R2
の値は、電圧V、しきい値電圧Vthn、およびΔVt
hの関数として表すことができる。抵抗値が概略Rに近
い抵抗素子R1,R2をNMOSトランジスタQ3,Q
4のソース側に挿入することにより、センスアンプのオ
フセット電圧を略ゼロにすることができる。
【0025】このように、本実施形態では、センスアン
プ内のNMOSトランジスタQ3,Q4のソース端子間
に抵抗素子R1,R2を接続し、これら抵抗素子R1,
R2の抵抗値をセンスアンプのオフセットが略ゼロにな
るような値に設定するため、オフセットキャンセル用の
回路を別個に設けなくてもセンスアンプのオフセットを
相殺できる。したがって、ビット線対BL,/BLの電
位差が小さくても、センスアンプが誤動作するおそれが
なくなる。
【0026】(第2の実施形態)第2の実施形態は、ダ
ミービット線センスアンプにオフセットキャンセル用の
抵抗素子R1,R2を接続するものである。
【0027】図3は本発明に係るセンスアンプの第2の
実施形態の回路図である。図3のセンスアンプは、ダミ
ービット線センスアンプ1と、ダミービット線センスア
ンプ1の出力に応じてビット線対のセンス動作を行うセ
ンス回路2とを備えている。図3のセンス回路2はカレ
ントミラー回路を構成するPMOSトランジスタQ1,
Q2と、ビット線対にゲート端子がそれぞれ接続される
一対のNMOSトランジスタQ3,Q4と、NMOSト
ランジスタQ3,Q4の各ソース端子に接続されるNM
OSトランジスタQ5とを備えている。
【0028】図3のダミービット線センスアンプ1は、
電源端子VDDと接地端子との間に直列接続されたPM
OSトランジスタQ6およびNMOSトランジスタ(第
1のトランジスタ)Q7と、これらトランジスタQ6,
Q7の接続点に接続されるインバータIV1と、MMO
SトランジスタQ7のソース端子と接地端子との間に接
続される抵抗素子R3とを備えている。
【0029】PMOSトランジスタQ6のゲート−ドレ
イン間は短絡されており、抵抗として作用する。NMO
SトランジスタQ7のゲート端子にはダミービット線d
ummyBLが接続されている。
【0030】抵抗素子R3は、図1の抵抗素子R1,R
2と同様に、NMOSトランジスタQ7のしきい値電圧
のばらつきを相殺する目的で設けられている。例えば、
NMOSトランジスタQ7のしきい値電圧Vthが低い
場合には、このNMOSトランジスタQ7はオンしやす
くなるが、NMOSトランジスタQ7のドレイン−ソー
ス間電流が増えると、抵抗素子R3の両端電圧が高くな
り、しきい値電圧Vthがみかけ上高くなる。このよう
な動作により、NMOSトランジスタQ7のオフセット
電圧を相殺することができる。
【0031】図3の抵抗素子R3は、NMOSトランジ
スタQ7のゲート端子の形成材料であるポリシリコンを
用いて、ゲート端子と同一の製造工程にて形成するのが
望ましい。その理由は、NMOSトランジスタQ7のゲ
ート長が短くなったときに、それに連動して抵抗素子R
3の太さが細くなるようにするためである。
【0032】すなわち、製造ばらつき等によりNMOS
トランジスタQ7のゲート長が短くなると、NMOSト
ランジスタQ7のしきい値電圧の変動が大きくなるた
め、ダミービット線センスアンプ1の出力タイミングを
遅らせないと、センス回路2が誤動作を起こしてしま
う。ダミービット線センスアンプ1の出力タイミングを
遅らせるには、抵抗素子R3の太さを細くして抵抗値を
上げればよい。そこで、本実施形態では、NMOSトラ
ンジスタQ7のゲート端子と抵抗素子R3とを同一の材
料(ポリシリコン)を用いて同一の製造工程で形成する
ことにより、ゲート長が短くなれば、抵抗素子R3の太
さも細くなるようにしている。
【0033】図4は図3の抵抗素子R3の上面図、図5
は図4のA−A線断面図である。図示のように、細長の
ポリシリコン層3を絶縁層4を挟んで複数並列配置して
おり、これらポリシリコン層3はコンタクト5を介して
上方の金属層6に接続されている。NMOSトランジス
タQ7のゲート長方向(チャネル長方向)と抵抗素子R
3の配線幅方向とが略平行になるようにしている。すな
わち、NMOSトランジスタQ7のゲート長方向(チャ
ネル長方向)と抵抗素子R3の電流の流れる方向とが略
直交するようにしている。
【0034】図4からわかるように、ゲートは、抵抗素
子R3と同様にポリシリコンを材料として形成されてい
る。ゲート長(チャネル長)を短くすると、抵抗素子R
3の配線幅方向も短くなり、抵抗値が増大する。
【0035】このように、第2の実施形態では、ダミー
ビット線センスアンプ1のNMOSトランジスタQ7の
オフセット電圧を相殺するためにNMOSトランジスタ
Q7のソース端子に抵抗素子R3を接続するため、NM
OSトランジスタQ7のしきい値電圧の変動を受けなく
なる。また、この抵抗素子R3をNMOSトランジスタ
Q7のゲート端子と同じ材料であるポリシリコンで形成
することにより、ゲート長が短くなれば、それに連動し
て抵抗素子R3の抵抗値を高くしてダミービット線セン
スアンプ1の出力タイミングを遅らせることができるた
め、センスアンプが誤動作を起こすおそれがなくなる。
【0036】(その他の実施形態)第1の実施形態で
は、カレントミラー型のセンスアンプについて説明した
が、本発明は他の回路構成のセンスアンプにも同様に適
用可能である。
【0037】例えば、図6はラッチ型のセンスアンプに
抵抗素子R1,R2を設けた例を示す回路図である。図
6のセンスアンプは、ラッチを構成するPMOSトラン
ジスタQ8,Q9およびNMOSトランジスタQ10,
Q11と、イコライズ用のPMOSトランジスタQ1
2,Q13と、プリチャージ用のPMOSトランジスタ
Q14,Q15と、NMOSトランジスタQ10,Q1
1のソース端子間に接続された抵抗素子R1,R2と、
センス動作制御用のNMOSトランジスタ(ラッチ制御
回路)Q16,Q17とを備えている。
【0038】図6の抵抗素子R1,R2は、図1の抵抗
素子R1,R2と同様に、ラッチを構成するPMOSト
ランジスタQ8,Q9とNMOSトランジスタQ10,
Q11のオフセット電圧をキャンセルするような抵抗値
に設定される。これにより、センス動作が各トランジス
タQ8〜Q11のしきい値電圧の変動の影響を受けなく
なる。
【0039】また、図7はラッチ型のダミービット線セ
ンスアンプ1に抵抗素子R3を設けた例を示す回路図で
ある。図7のダミービット線センスアンプ1は、ゲート
端子がダミービット線dummyBLに接続されたPM
OSトランジスタQ18と、プリチャージ用のNMOS
トランジスタQ19と、ラッチ動作を行うNMOSトラ
ンジスタQ20およびインバータIV2とを備えてい
る。
【0040】図7の抵抗素子R3は、上述したように、
PMOSトランジスタQ12のゲート端子と同じ材料
(例えば、ポリシリコン)を用いてゲート端子と同一の
製造工程で形成される。これにより、ゲート長が短くな
ると、抵抗素子R3の抵抗値が高くなり、センスタイミ
ングを遅らせることができる。
【0041】上述した実施形態では、単相のダミービッ
ト線センスアンプについて説明したが、ダミービット線
センスアンプの具体的な回路構成は問わない。例えば、
図8に示すようにラッチ型のダミービット線センスアン
プ内に抵抗素子R1,R2を設けてもよい。
【0042】また、上述した実施形態では、NMOSト
ランジスタやPMOSトランジスタのソース端子に抵抗
素子を接続する例を説明したが、図9および図10に示
すように、ドレイン端子に抵抗素子を接続しても、トラ
ンジスタのオフセット電圧をある程度は相殺することが
できる。図9は図1の変形例であり、図10は図3の変
形例である。
【0043】さらに、図1、図3、および図6〜図10
に図示した回路内の各トランジスタの導電型を逆にして
もよい。この場合、図1の回路は図11の回路に、図3
の回路は図12の回路に、図6の回路は図13の回路
に、図7の回路は図14の回路に、図8の回路は図15
の回路に、図9の回路は図16の回路に、図10の回路
は図17の回路に、それぞれ置き換えられる。
【0044】図11〜図17の回路においても、抵抗素
子R1,R2またはR3を有するため、センスアンプや
ダミービット線センスアンプのオフセット電圧を相殺す
ることができる。
【0045】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスアンプ内の対になった第1および第2のト
ランジスタのソース端子またはドレイン端子に抵抗素子
を接続するため、第1および第2のトランジスタの製造
ばらつき等によるしきい値電圧の差を相殺することがで
き、センスアンプの誤動作を防止できる。
【図面の簡単な説明】
【図1】本発明に係るセンスアンプの第1の実施形態の
回路図。
【図2】図1の回路に流れる電流の向きを示す図。
【図3】本発明に係るセンスアンプの第2の実施形態の
回路図。
【図4】図3の抵抗素子の上面図。
【図5】図4のA−A線断面図。
【図6】ラッチ型のセンスアンプに抵抗素子を設けた例
を示す回路図。
【図7】ラッチ型のダミービット線センスアンプに抵抗
素子を設けた例を示す回路図。
【図8】ラッチ型のダミービット線センスアンプ内に抵
抗素子を設けた例を示す回路図。
【図9】ドレイン端子に抵抗素子を接続した図1の変形
例の回路図。
【図10】ドレイン端子に抵抗素子を接続した図3の変
形例の回路図。
【図11】図1のトランジスタの導電型を逆にした例を
示す回路図。
【図12】図3のトランジスタの導電型を逆にした例を
示す回路図。
【図13】図6のトランジスタの導電型を逆にした例を
示す回路図。
【図14】図7のトランジスタの導電型を逆にした例を
示す回路図。
【図15】図8のトランジスタの導電型を逆にした例を
示す回路図。
【図16】図9のトランジスタの導電型を逆にした例を
示す回路図。
【図17】図10のトランジスタの導電型を逆にした例
を示す回路図。
【図18】従来のセンスアンプの回路図。
【図19】従来のダミービット線センスアンプの回路
図。
【図20】単相入力の従来のダミービット線センスアン
プの回路図。
【符号の説明】
1 ダミービット線センスアンプ 2 センス回路 3 ポリシリコン相 4 絶縁層 5 コンタクト 6 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/11 H01L 27/04 P H03F 3/68 Fターム(参考) 5B015 HH01 JJ45 KB12 KB14 PP02 QQ10 5F038 AR09 AR21 AV06 CA02 CA05 CD12 DF01 DF05 EZ20 5F083 BS00 LA03 LA12 PR43 PR53 PR57 ZA28 5J069 AA01 AA12 CA13 CA15 FA20 HA10 HA17 HA25 HA27 KA00 KA04 KA06 KA09 KA12 MA21 QA04

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】相補入力信号を増幅して出力するセンスア
    ンプにおいて、 対になる第1および第2のトランジスタと、 前記第1および第2のトランジスタのソース端子および
    ドレイン端子の少なくとも一方に接続され、前記第1お
    よび第2のトランジスタのしきい値電圧の差に応じた電
    流を流す対になる第1および第2の抵抗素子と、 前記第1および第2のトランジスタのソース端子および
    ドレイン端子のうち、前記第1および第2の抵抗素子が
    接続されている端子とは異なる端子に接続されるか、ま
    たは前記第1および第2の抵抗素子の両側端子のうち、
    前記第1および第2のトランジスタのソース端子および
    ドレイン端子が接続されている端子とは異なる端子に接
    続される出力端子と、を備えることを特徴とするセンス
    アンプ。
  2. 【請求項2】前記抵抗素子は、前記第1および第2のト
    ランジスタのオフセット電圧を相殺する抵抗値に設定さ
    れることを特徴とする請求項1に記載のセンスアンプ。
  3. 【請求項3】カレントミラー回路を構成する対になる第
    3および第4のトランジスタを備え、 前記第3のトランジスタからの電流は、前記第1のトラ
    ンジスタのドレイン−ソース間を通って流れ、 前記第4のトランジスタからの電流は、前記第2のトラ
    ンジスタのドレイン−ソース間を通って流れることを特
    徴とする請求項1または2に記載のセンスアンプ。
  4. 【請求項4】前記第1および第2のトランジスタを含ん
    で構成されるラッチ回路と、 前記ラッチ回路のラッチ動作を許容するか否かを切り替
    えるラッチ制御回路と、を備え、 前記第1および第2の抵抗素子は、前記ラッチ回路と前
    記ラッチ制御回路との接続経路上に対になって挿入され
    ることを特徴とする請求項1及至3のいずれかに記載の
    センスアンプ。
  5. 【請求項5】ビット線対の信号を増幅して出力するセン
    スアンプにおいて、 ダミービット線の信号を増幅して出力するダミービット
    線センスアンプと、 前記ダミービット線センスアンプの出力に基づいて、ビ
    ット線対の信号を増幅するタイミングを制御するセンス
    回路と、を備え、 前記ダミービット線センスアンプは、 ゲート端子が前記ダミービット線に接続された第1のト
    ランジスタと、 前記第1のトランジスタのソース端子またはドレイン端
    子に接続され、前記第1のトランジスタのしきい値電圧
    に応じた電流を流す第1の抵抗素子と、を備えることを
    特徴とするセンスアンプ。
  6. 【請求項6】前記第1の抵抗素子は、前記第1のトラン
    ジスタのゲート端子を構成する材料の少なくとも一部を
    用いて形成されることを特徴とする請求項5に記載のセ
    ンスアンプ。
  7. 【請求項7】前記第1の抵抗素子は、前記第1のトラン
    ジスタのゲート端子のゲート長と略等しい太さのポリシ
    リコン層を複数並列接続して形成されることを特徴とす
    る請求項5に記載のセンスアンプ。
  8. 【請求項8】前記第1のトランジスタのゲート長方向
    は、前記第1の抵抗素子の配線幅方向と略平行に設定さ
    れることを特徴とする請求項5に記載のセンスアンプ。
  9. 【請求項9】前記抵抗素子は、配線抵抗とは別個に半導
    体基板上に形成されることを特徴とする請求項1及至8
    のいずれかに記載のセンスアンプ。
  10. 【請求項10】相補入力信号を増幅して出力するセンス
    アンプにおいて、 対になる第1および第2のトランジスタと、 前記第1および第2のトランジスタのソース端子および
    ドレイン端子の少なくとも一方に接続され、前記センス
    アンプのオフセット電圧が相殺されるように前記第1お
    よび第2のトランジスタのしきい値電圧の差に応じた電
    流を流す対になる第1および第2のインピーダンス手段
    と、を備えることを特徴とするセンスアンプ。
  11. 【請求項11】ビット線対の信号を増幅して出力するセ
    ンスアンプにおいて、 ダミービット線の信号を増幅して出力するダミービット
    線センスアンプと、 前記ダミービット線センスアンプの出力に基づいて、ビ
    ット線対の信号を増幅するタイミングを制御するセンス
    回路と、を備え、 前記ダミービット線センスアンプは、 ゲート端子が前記ダミービット線に接続された第1のト
    ランジスタと、 前記第1のトランジスタのソース端子またはドレイン端
    子に接続され、前記ダミービット線センスアンプのオフ
    セット電圧が相殺されるように前記第1のトランジスタ
    のしきい値電圧に応じた電流を流すインピーダンス手段
    と、を備えることを特徴とするセンスアンプ。
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