JP2005116143A - 差動増幅器及びビット線センスアンプ - Google Patents
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Abstract
電流駆動能力の変化に影響されることなく、出力電圧のレベルを一定に維持させることが可能な差動増幅器及びそれを利用してオフセット電圧を補償できるセンスアンプを提供する。
【解決手段】
電圧源と第1及び第2出力端との間にそれぞれ接続された第1及び第2負荷と、前記第1出力端と第1ノードとの間に接続され、第1入力信号に応じてターンオンされる第1トランジスタと、前記第2出力端と前記第1ノードとの間に接続され、第2入力信号に応じてターンオンされる第2トランジスタと、前記第1ノードと第2ノードとの間に接続され、前記第1又は第2出力端の一方の電位に応じて抵抗値が可変するMOSFET抵抗と、前記第2ノードに接続された共通電流源とを備えてなる。
【選択図】図10
Description
T1区間では、プリチャージ制御信号BLPがローレベルにディスエーブルされ、センスアンプ制御信号/Sxがローレベルにイネーブルされてセンスアンプ40が動作する。この際に、スイッチング制御信号Conaz、Conbprzがローレベルにあるので、PMOSトランジスタ6及び22がターンオンされる。PMOSトランジスタ22がターンオンされるにつれて、NMOSトランジスタ21のゲートはノードK1に連結される。したがって、PMOSトランジスタ4、5及びNMOSトランジスタ11、12、21からなる差動増幅器が形成される。前述したように、NMOSトランジスタ21は、MOSFET抵抗素子として動作するもので、差動増幅器の第一出力端であるノードK1に連結される。
T2区間では、スイッチング制御信号ConczがローレベルになってNMOSトランジスタ8がターンオフされ、他の全てのスイッチング制御信号Conaz、Conbprz、Condprzは、ローレベルを維持するので、センスアンプ40は、PMOSトランジスタ4、5及びNMOSトランジスタ11、12、21からなるノーマル差動増幅器(normal differential amplifier)の形態を形成する。この際、差動増幅器はオフセット電圧が補償された状態なので、差動増幅器の感度が大幅に向上し、小さい信号も素速く読み取る(検知する)ことができる。
T3区間では、スイッチング制御信号ConbprzがハイレベルになってNMOSトランジスタ9がターンオンされ、センスアンプ40の非反転入力端子としてのビット線Bitと非反転出力側のノードK2が連結され、他のスイッチング制御信号Conaz、Concz、Condprzはローレベルを維持し、センスアンプ40は、PMOSトランジスタ4、5及びNMOSトランジスタ11、12、21からなる正帰還(positive feedback)差動増幅器の形態を形成する。したがって、ビット線Bitに載せられたデータは、正帰還差動増幅器の作用によって強さの大きい信号に変換される。
T4区間では、スイッチング制御信号ConazがハイレベルになってPMOSトランジスタ6がターンオフされる一方、NMOSトランジスタ7及び23がターンオンされる。NMOSトランジスタ23がターンオンされるにつれて、NMOSトランジスタ21のゲートにはビット線プリチャージ電圧VBLPが供給される。スイッチング制御信号Conbprz及びCondprzがハイレベルになってNMOSトランジスタ9及び10がターンオンされ、スイッチング制御信号Conczはローレベルを維持してNMOSトランジスタ8をターンオフ状態に維持させるため、センスアンプ40は、クロスカップルドラッチの形態を形成する。したがって、以前の段階で増幅されたデータを素速くラッチする。
T1区間において、等化制御信号EQZがロー状態になってセンスアンプ50がイネーブル状態になる。制御信号CMPがハイ状態になってNMOSトランジスタ19がターンオンされてビット線Bitに基準電圧VBLPが印加される。制御信号LTCがロー状態なので、PMOSトランジスタ12及び23がターンオン状態になってPMOSトランジスタ13、14及びNMOSトランジスタ7、8、21からなる差動増幅器が形成される。NMOSトランジスタ21は、MOSFET抵抗素子として動作するが、そのゲートはPMOSトランジスタ23及び12を介して差動増幅器の第1出力側であるノードK1と連結される。
T2区間では、制御信号CMPがローレベルになってNMOSトランジスタ10がターンオフされて差動増幅器の反転入力と第1出力側とが分離されてノーマル差動増幅器(normal differential amplifier)が形成される。制御信号WLがハイ状態にイネーブルされてセル4の情報が反転ビット線/Bitに載せられる。反転ビット線/Bitに載せられたデータは、オフセット補償が行われたノーマル差動増幅器型のセンスアンプ50によって読み取られ(検知され)増幅される。
T3区間では、制御信号LTCがハイレベルになってNMOSトランジスタ11がターンオンされ、PMOSトランジスタ13、14及びNMOSトランジスタ15、16からなるラッチが形成される。したがって、センスアンプ50は、クロスカップルドラッチの形態を有する。
T4区間では、制御信号RSTがハイレベルになってNMOSトランジスタ5及び6がターンオンされる。したがって、増幅されたセルデータをさらにビット線とセルに書き換え(rewrite)する。
K1、a … 第1出力端
K2 … 第2出力端
4、M3 … 第1負荷
5、M4 … 第2負荷
K4 … 第1ノード
11、M1 … 第1トランジスタ
12、M2 … 第2トランジスタ
21、M6 … MOSFET抵抗
Claims (9)
- 電圧源と第1及び第2出力端との間にそれぞれ接続される第1及び第2負荷と、
前記第1出力端と第1ノードとの間に接続され、第1入力信号に応じてターンオンされる第1トランジスタと、
前記第2出力端と前記第1ノードとの間に接続され、第2入力信号に応じてターンオンされる第2トランジスタと、
前記第1ノードと第2ノードとの間に接続され、前記第1又は第2出力端の一方の電位に応じて抵抗値が変化するMOSFET抵抗と、
前記第2ノードに接続された共通電流源と
を備えてなる差動増幅器。 - 請求項1に記載の差動増幅器において、
前記MOSFET抵抗は、そのゲートが前記第1又は第2出力端の前記一方に接続されたNMOSトランジスタである
ことを特徴とする差動増幅器。 - 請求項1に記載の差動増幅器において、
前記第1トランジスタ及び前記第2トランジスタは、NMOSトランジスタである
ことを特徴とする作動増幅器。 - 請求項1に記載の差動増幅器において、
前記第1及び第2負荷は、それぞれ、前記電圧源と前記第1出力端との間に接続された第3トランジスタ及び前記電圧源と前記第2出力端子との間に接続された第4トランジスタを含んでなる
ことを特徴とする差動増幅器。 - 請求項4に記載の差動増幅器において、
前記第3トランジスタ及び第4トランジスタはPMOSトランジスタである
ことを特徴とする差動増幅器。 - 半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させることのできる増幅回路と、
前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させるためのスイッチング手段と、
前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の電圧を維持するトランジスタと
を備えてなるビット線センスアンプ。 - 請求項6に記載のビット線センスアンプにおいて、
前記トランジスタは、NMOSトランジスタであり、前記センスアンプが前記いずれかの差動増幅器として動作するときには、その差動増幅器の出力に応じて抵抗が変化し、前記センスアンプが前記クロスカップルドラッチとして動作するときには、一定の抵抗を維持する
ことを特徴とするビット線センスアンプ。 - 半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、制御信号に応じて負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させることのできる増幅回路と、
前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させるための制御信号発生手段と、
検知されたデータを前記ビット線対と前記半導体メモリの選択されたセルに書き換えるためのリストア手段と、
前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の抵抗を維持するトランジスタと
を備えてなるビット線センスアンプ。 - 請求項8に記載のビット線センスアンプにおいて、
前記トランジスタは、NMOSトランジスタであり、前記センスアンプが前記いずれかの差動増幅器として動作するときには、その差動増幅器の出力に応じて抵抗が変化し、前記センスアンプが前記クロスカップルドラッチとして動作するときには、一定の抵抗を維持する
ことを特徴とするビット線センスアンプ。
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