JPH0341698A

JPH0341698A - センス回路

Info

Publication number: JPH0341698A
Application number: JP1177566A
Authority: JP
Inventors: Masayuki Hayakawa; 誠幸早川; Shigeru Atsumi; 渥美　滋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-10
Filing date: 1989-07-10
Publication date: 1991-02-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体メモリなどに使用されるＣＭＯＳ　（
相補性絶縁ゲート型）トランジスタを用いたセンス回路
に係り、特にカレントミラー型センス回路およびその後
段のＣＭＯＳ論理回路に関する。

（従来の技術）ＣＭＯ９半導体メモリに使用される従来のセンス回路は
、例えば第５図に示すように、カレントミラー型センス
回路５１の後段にＣＭＯ３論理回路５２が接続されてい
る。このセンス回路において、ＴＰ１〜ＴＰ３はＰチャ
ネルトランジスタ、ＴＮＩ〜ＴＮ５はＮチャネルトラン
ジスタ、５３は電源電位（Ｖｃｅ）／−ド、５４および
５５は一対のビット線（図示せず）から相補的な入力信
号が与えられる一対の入力ノード、５６はカレントミラ
ー型センス回路の出力ノード、５７はＣＭＯＳ論理回路
の出力ノードである。

ＴＮＩおよびＴＮ２は差動対をなす入力用の第１のＮチ
ャネルトランジスおよび第２のＮチャネルトランジスで
あり、各ゲートは対応して一対の入力ノード５４および
５５に接続されており、各ソースは共通接続されている
。

ＴＰＩおよびＴＰ２はカレントミラー負荷用の第１のＰ
チャネルトランジスおよび第２のＰチャネルトランジス
タであり、ゲート相互が接続されており、各ソースは共
通にＶＣＣ電源ノードに接続され、各ドレインは対応し
て入力用の第１のＮチャネルトランジスＴＮＩおよび第
２のＮチャネルトランジスＴＮ２の各ドレインに接続さ
れており第１のＰチャネルトランジスタＴＰＩのゲート
・ドレイン相互が接続されている。

ＴＮ３は電流源用の第３のＮチャネルトランジスタであ
り、ドレインが入力用の第１のＮチャネルトランジスＴ
ＮＩおよび第２のＮチャネルトランジスＴＮ２のソース
共通接続点に接続されており、ゲートが第１のＰチャネ
ルトランジスＴＰＩのゲートに接続されている。

ＴＮ４は活性化制御用の第４のＮチャネルトランジスタ
であり、ドレインが電流源用の第３のＮチャネルトラン
ジスＴＮ３のソースに接続されており、ソースが接地電
位（Ｖｓｓ）ノードに接続されており、ゲートにはセン
ス回路活性化制御信号ＳＥが与えられる。

ＣＭＯ３論理回路５２は、ＣＭＯＳインバータが用いら
れており、ゲート相互が接続されたＰチャネルトランジ
スタＴＰ３およびＮチャネルトランジスＴＮ５がＶｃｅ
ノードとＶｓｓノードとの間に直列に接続され、この２
個のトランジスタＴＰ３およびＴＮ５のゲート相互接続
点が出力ノード５６に接続されて、ドレイン相互接続点
が出力ノード５７となっている。

次に、上記構成のセンス回路の動作を説明する。

センス回路活性化制御信号ＳＥが高レベル（Ｖ　ｃｃ電
位）になった時、活性化制御用の第４のＮチャネルトラ
ンジスタＴＮ４がオンになって、カレントミラー型セン
ス回路５１が活性化される。この時、一対の入力ノード
５４および５５がＶｃｃ電位とＶＳＳ電位との間のある
任意の等電位Ｖｌにある場合、入力用の第１のＮチャネ
ルトランジスＴＮＩおよび第２のＮチャネルトランジス
下Ｎ２の各ドレインの電位は、ｖｃｃ電泣とＶＳＳ電位
との間のある中間電位Ｖ２　　（負荷用の第１のＰチャ
ネルトランジスＴＰＩおよび第２のＰチャネルトランジ
スタＴＰ２、入力用の第１のＮチャネルトランジスＴＮ
ｉおよび第２のＮチャネルトランジス下Ｎ２、電流源用
の第３のＮチャネルトランジスタＴＮ３、活性化制御用
の第４のＮチャネルトランジスタＴＮ４の等価抵抗によ
り決まる）となる。

これに対して、カレントミラー型センス回路５１が活性
状態の時、一方の入力ノード（例えば５４）の電位が電
位Ｖｌよりも高く、他方の入力ノード５５の電位が電位
Ｖｔよりも低い場合、入力用の第２のＮチャネルトラン
ジス下Ｎ２のドレインの電位（カレントミラー型センス
回路５１の出力ノード５６の電位）は電位Ｖ２よりも高
くなり、ＣＭＯＳインバータ５２の出力ノード５７の電
位は低レベル″Ｌ“　（Ｖｓｓ電位）になる。

上記とは逆に、カレントミラー型センス回路５１が活性
状態の時、一方の入力ノード５４の電位が電位Ｖｌより
も低く、他方の入力ノード５５の電位が電位Ｖｌよりも
高い場合、入力用の第２のＮチャネルトランジス下Ｎ２
のドレインの電位（カレントミラー型センス回路５１の
出力ノード５６の電位）は電位Ｖ２よりも低くなり、Ｃ
ＭＯＳインバータ５２の出力ノード５７の電位は高レベ
ル′Ｈ”　（Ｖ　ｃｃ電位）になる。即ち、カレントミ
ラー型センス回路５１は、上記一対の入力ノード５４お
よび５５に接続されているビット線対間の電位差に応じ
た出力を出力ノード５６に出力し、この出力がＣＭＯＳ
インバータ５２によりＣＭＯＳレベルに変換される。

ところで、上記した従来のセンス回路においては、第２
のＮチャネルトランジス下Ｎ２のドレインの電位（カレ
ントミラー型センス回路５１の出力ノード５６の電位）
がｖ２に等しい時、この電位ｖ２が前記ＣＭＯＳインバ
ータ５２の回路閾値ｖ３より高い場合には、ＣＭＯＳイ
ンバータ５２の出力ノード５７にＩＩ　Ｌ　１１　レベ
ルが出力し、電αｖ２が上記回路閾値Ｖ３より低い場合
には、ＣＭＯＳインバータ５２の出力ノード５７に“Ｈ
ルーベルが出力する。

しかし、２つの電位Ｖ３　、Ｖ２の上下関係は一対の入
力ノード５４および５５の電位Ｖｔのレベル変動とか電
源電圧ＶＣＣのレベル変動やプロセス条件の変動などに
よるＭＯＳトランジスタ特性の変化等によって変化する
ので、上記センス回路の出力の安定性が悪いという問題
がある。

また、上記した従来のセンス回路においては、一対の入
力ノード５４および５５の間に電位差が与えられること
によってカレントミラー型センス回路５１の出力ノード
５６の電位が変化し始めてから、カレントミラー型セン
ス回路５１の出力ノード５６の電位がＣＭＯＳインバー
タ５２の回路閾値■３よりも高くなるまでの間は、ＣＭ
ＯＳインバータ５２の出力ノード５７には“Ｈ＃レベル
しか出力されない。また、カレントミラー型センス回路
５１の出力ノード５６の電位がＣＭＯＳインバータ５２
の回路閾値ｖ３よりも低くなるまでの間は、ＣＭＯＳイ
ンバータ５２の出力ノード５７にはｍＬ１レベルしか出
力されない。

従って、ＣＭＯＳインバータ５２の回路閾値Ｖ３と電位
Ｖ２　　（一対の入力ノード５４および５５が任意の等
電位Ｖｌにある場合のカレントミラー型センス回路５１
の出力ノード５６の電位）とが異なる′場合には、一対
の入力ノード５４および５５の間に電位差が与えられる
ことによって、カレントミラー型センス回路５１の出力
ノード５６の電位が変化し始めてからＣＭＯＳインバー
タ５２の出力ノード５７に所定の一″Ｌ”レベルあるい
は“Ｈ”レベルが出力されるまでに遅延時間が生じると
いう問題がある。

（発明が解決しようとする課題）上記したように従来のセンス回路は、一対の入力ノード
が任意の等電位ｖｌにある場合のカレントミラー型セン
ス回路の出力ノードの電位Ｖ２とその後段のＣＭＯＳ論
理回路の回路閾値Ｖ３との上下関係が、上記一対の入力
ノードの電位Ｖｌのレベル変動とか、電源電圧のレベル
変動やプロセス条件の変動などによるＭＯＳトランジス
タ特性の変化等によって変化するので、センス回路の出
力の安定性が悪いという問題がある。また、対の入力ノ
ード間に電位差が現われることによって、カレントミラ
ー型センス回路の出力ノードの電位が変化し始めてから
ＣＭＯＳ論理回路の出力ノードに所定の“Ｌ”　レベル
あるいは“Ｈ″レベル出力されるまでに遅延時間が生じ
るという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、センス回路の出力の安定性を改善し得ると共
にセンス出力の高速化を図り得るセンス回路を提供する
ことにある。

［発明の構成コ（課題を解決するための手段）本発明は、カレントミラー型センス回路の後段にＣＭＯ
Ｓ論理回路が接続されてなるセンス回路において、上記
カレントミラー型センス回路は、第１の電源電位ノード
にソースが接続され、ゲート・ドレイン相互が接続され
た第１導電型の第１のＭＯＳトランジスタと、同じく上
記第１の電源電位ノードにソースが接続され、上記第１
のＭＯＳトランジスタとゲート相互が接続された第１導
電型の第２のＭＯＳトランジスタと、上記第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタに各対応
して直列接続され、相補的な入力信号が与えられる一対
の入力ノードに各対応して各ゲートが接続され、各ソー
スが共通に接続された第２導電型の第３のＭＯＳトラン
ジスタおよび第４のＭＯＳトランジスタと、この第３の
ＭＯＳトランジスタおよび第４のＭＯＳトランジスタの
ソース相互接続点と第２の電源電位ノードとの間に直列
に接続された電流源用の第２導電型の第５のＭＯＳトラ
ンジスタとを有し、前記ＣＭＯＳ論理回路は、前記第２
のＭＯＳトランジスタおよびｍ４のＭＯＳトランジスタ
と第５のＭＯＳトランジスタとの直列接続と同様に第１
導電型の第６のＭＯＳトランジスタと第２導電型の第７
のＭＯＳトランジスタと第２導電型の第８のＭＯＳトラ
ンジスタとが前記第１の電源電位ノードと第２の電源電
位ノードとの間に直列に接続され、上記第６のＭＯＳト
ランジスタおよび第７のＭＯＳトランジスタの各ゲート
に前記カレントミラー型センス回路の第４のＭＯＳトラ
ンジスタのドレイン電位が入力し、上記第７のＭＯＳト
ランジスタのドレイン電位を出力するように構成されて
おり、前記各ＭＯＳトランジスタのチャネル長およびチ
ャネル幅は、前記第１のＭＯＳトランジスタおよび第３
のＭＯＳトランジスタの各コンダクタンス比と前記第２
のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ
の各コンダクタンス比とがほぼ等しく、かつ、前記一対
の入力ノードに前記第１の電源電位と第２の電源電位と
の間のある一定の中間電位Ｖ１が互いに等しく与えられ
ている時には、前記第３のＭＯＳトランジスタおよび第
４のＭＯＳトランジスタの各ドレイン電位が上記第１の
電源電位と第２の電源電位との間のある一定の中間電位
Ｖ２　　（Ｖ２≧Ｖｌ）になるように設定されているこ
とを特徴とする。

（作用）一対の入力ノードに一定の中間電位■ｌが互いに等しく
与えられている初期状態の時には、前記第３のトランジ
スタおよび第４のトランジスタの各ドレイン電位が一定
の中間電位Ｖ２はぼ等しくなる。従って、上記電位ｖ２
と後段のＣＭＯＳ論理回路の回路閾値ｖ３との上下関係
が、上記−対の入力ノードの電位Ｖｔのレベル変動とか
電源電圧のルベル変動やプロセス条件の変動などによる
ＭＯＳトランジスタ特性の変化等によって変化しなくな
り、センス回路の出力レベルの安定性がよくなる。

しかも、上記初期状態の時におけるカレントミラー型セ
ンス回路の出力が一定の中間電位Ｖ２にほぼ等しくなる
ので、この電位■２に対する後段のＣＭＯＳ論理回路の
回路閾値ｖ３の上下関係のマージンを縮小することが可
能になる。従って、一対の入力ノード間に電位差が与え
られることによって上記カレントミラー型センス回路の
出力ノードの電位が変化し始めてからＣＭＯＳ論理回路
の出力ノードに所定の″Ｌルベルあるいは“Ｈ”レベル
が出力されるまでに遅延時間が短縮化され、センス出力
の高速化が可能になる。

（実施例）以下、図面を参照して本発明の基本的的構成を説明する
。

第１図に示すセンス回路において、１はカレントミラー
型センス回路、２はこのカレントミラー型センス回路１
の後段に接続されたＣ　Ｍ　ＯＳ論理回路、Ｐｌ、Ｐ２
、Ｐ６は第１導電型（本例ではＰチャネル）のＭＯＳト
ランジスタ、Ｎ３〜Ｎ５、Ｎ７、Ｎ８は第１導電型とは
逆の第２導電型（Ｎチャネル）のＭＯＳトランジスタ、
３は第１の電［ｉ位（本例ではＶｃｃ電位）ノード、４
および５は例えばスタティック型半導体メモリのメモリ
セルアレイの各カラムにおける一対のビット線（図示せ
ず）から相補的な入力信号が与えられる一対の入力ノー
ド、６はカレントミラー型センス回路の出力ノード、７
はＣＭＯＳ論理回路の出力ノードである。

カレントミラー型センス回路１は、ｖｃｃ電位ノードに
ソースが接続され、ゲート・ドレイン相互が接続された
ＰチャネルのＴＳｌのトランジスタＰ１と、同じ＜Ｖｃ
ｃ電位ノードにソースが接続され、第１のトランジスタ
Ｐ１とゲート相互が接続されたＰチャネルの第２のトラ
ンジスタＰ２と、第１のトランジスタＰ１および第２の
トランジスタＰ２に各対応して直列接続され、一対の入
力ノード４および５に各対応して各ゲートが接続され、
各ソースが共通に接続されたＮチャネルの第３のトラン
ジスタＮ３および第４のトランジスタＮ４と、この第３
のトランジスタＮ３および第４のトランジスタＮ４のソ
ース相互接続点と第２の電源電位（本例では接地電位Ｖ
　ｓｓ）ノードとの間に直列に接続されたＮチャネルの
第５のトランジスタＮ５とを有する。ここで、Ｐチャネ
ルのＰｌおよびＰ２はカレントミラー負荷用のトランジ
スタであり、ＮチャネルのＮ３およびＮ４は差動対をな
す入力用のトランジスタであり、ＮチャネルのＮ５は電
流源用のトランジスタである。

一方、ＣＭＯＳ論理回路２は、第２のトランジスタＰ２
および第４のトランジスタＮ４と第５のトランジスタＮ
５との直列接続と同様に、Ｐチャネルの第６のトランジ
スタＰ６とＮチャネルの第７のトランジスタＮ７および
第８のトランジスタＮ８とがＶＣＣノードとＶＳＳノー
ドとの間に直列に接続され、第６のトランジスタＰ６お
よび第７のトランジスタＮ７の各ゲートにカレントミラ
ー型センス回路１の出力ツードロの電位（第２のトラン
ジスタＰ２のドレイン電位）が入力し、第６のトランジ
スタＰ６のドレイン電位を出力するように構成されてい
る。

そして、前記各ＭＯＳトランジスタのチャネル長および
チャネル幅は、第１のトランジスタＰ１および第３のト
ランジスタＮ３の各コンダクタンス比と第２のトランジ
スタＰ２および第４のトランジスタＮ４の各コンダクタ
ンス比とがほぼ等しく、かつ、一対の入力ノード４およ
び５にＶＣＣ電位とＶｓｓ電位との間のある一定の中間
電位Ｖｌが互いに等しく与えられている時には、第３の
トランジスタＮ３および第４のトランジスタＮ４の各ド
レイン電位がＶＣＣ電位とＶＳＳ電位との間のある一定
の中間電位Ｖ２　１：Ｖｌ　）にほぼ等しくなるように
設定されている。

次に、上記センス回路の動作について説明する。

一対の入力ノード４および５が任意の等電位ｖ１（前記
Ｖｃｃ電位とＶｓｓ電位との間のある一定の中間電位）
にある場合、入力用の第３のトランジスＮ３および第４
のトランジスＮ４の各ドレインの電位は、Ｖｃｃ電位と
ＶＳＳ電位との間のある中間電位Ｖ２　　（負荷用の第
１のトランジスＰ１および第２のトランジスタＰ２、入
力用の第３のトランジスＮ３および第４のトランジスＮ
４、電流源用の第５のトランジスタＮ５の等価抵抗によ
り決まる）となる。

次に、一方の入力ノード（例えば４）の電位が電位Ｖｌ
よりも高く、他方の入力ノード５の電位が電位Ｖｔより
も低くなった場合、入力用の第４のトランジスＮ４のド
レインの電位（カレントミラー型センス回路１の出力ツ
ードロの電位）は電位ｖ２よりも高くなり、ＣＭＯＳ論
理回路２の出力ツードアの電位は低レベル“Ｌ”　　（
Ｖｓｓ電位）になる。

上記とは逆に、一方の入力ノード４の電位が電位Ｖｌよ
りも低く、他方の入力ノード５の電位が電位ｖ１よりも
高くなった場合、入力用の第４のトランジスＮ４のドレ
インの電位（カレントミラー型センス回路１の出力ツー
ドロの電位）は電位ｖ２よりも低くなり、ＣＭＯＳ論理
回路２の出力ツードアの電位は高レベル“Ｈ”　（Ｖ　
ｃｅｔｊＳ位）になる。

上記動作において、本発明では、一対の入力ノード４お
よび５に一定の中間電位ｖ１が互いに等しく与えられて
いる初期状態の時には、第３のトランジスタＮ３および
第４のトランジスタＮ４の各ドレイン電位がｖＣＣ電位
とＶ　ｓｓ’ｍ位との間のある一定の中間電位Ｖ２　　
（Ｖ２≧Ｖｌ）にほぼ等しくなるように、各トランジス
タのチャネル長およびチャネル幅が設定されている。従
って、電位ｖ２と後段のＣＭＯＳ論理回路２の回路閾値
Ｖ３との上下関係が、上記一対の入力ノードの電位Ｖｔ
のレベル変動とか電源電圧のレベル変動やプロセス条件
の変動などによるＭＯＳトランジスタ特性の変化等によ
って変化しなくなり、センス回路の出力レベルの安定性
がよくなる。また、この時、ＣＭＯＳ論理回路２の第８
のトランジスタＮ８の駆動能力の設定によって回路閾値
ｖ３を任意に決め、センス回路の出力を“１”レベルま
たは′Ｏ″レベルに任意に決めることが可能である。

しかも、上記初期状態の時におけるカレントミラー型セ
ンス回路１の出力が一定の中間電位ｖ２にほぼ等しくな
るので、この電位ｖ２に対する後段のＣＭＯＳ論理回路
２の回路閾値ｖ３の上下関係のマージンを縮小すること
が可能になる。従って、一対の入力ノード４および５の
間に電位差が与えられることによって、カレントミラー
型センス回路１の出力ツードロの電位が変化し始めてか
らＣＭＯＳ論理回路２の出力ツードアに所定のＬ”レベ
ルあるいはＨ”　レベルが出力されるまでに遅延時間が
短縮化されるので、センス出力の高速化が可能になる。

第２図乃至第４図はそれぞれ本発明のセンス回路の相異
なる実施例を示している。即ち、第２図に示すセンス回
路は、第１図に示したセンス回路の基本的構成に対して
、第１のトランジスタＰ１および第３のトランジスタＮ
３のドレイン相互が接続され、同様に、第２のトランジ
スタＰ２および第４のトランジスタＮ４のドレイン相互
が接続され、第５のトランジスタＮ５は、ドレインが第
３のトランジスタＮ３および第４のトランジスタＮ４の
ソース相互接続点に接続されると共に、そのゲートが第
２のトランジスタＰ２のゲートに接続されており、第６
のトランジスタＰ６および第７のトランジスタＮ７はド
レイン相互が接続され、第８のトランジスタＮ８は、ド
レインが第７のトランジスタＮ７のソースに接続される
と共に、そのゲートが第６のトランジスタＰ６のゲート
に接続されている。

そして、さらに、第５のトランジスタＮ５のソースとＶ
ｓｓノードとの間にドレイン・ソース間が直列に接続さ
れ、ゲートにセンス回路活性化制御信号ＳＥが与えられ
るＮチャネルの第９のトランジスタＮ９と、第８のトラ
ンジスタＮ８のソースとＶｓｓノードとの間にドレイン
・ソース間が直列に接続され、ゲートにｖｃｃ電位（あ
るいはセンス回路活性化制御信号ＳＥでもよい。）が与
えられるＮチャネルの第１０のトランジスタＮＩＯとを
具備するように変更されており、その他は第１図と同じ
であるので第１図中と同じ符号を付している。

第２図のセンス回路においても、センス回路活性化制御
信号ＳＥが活性状態（本例では“Ｈ”レベル）の時に第
１図のセンス回路と同様の動作が行われて同様の効果が
得られる。

さらに、上記したような第１図のセンス回路（または第
２図のセンス回路）において、前記各トランジスタのチ
ャネル長およびチャネル幅を、第６のトランジスタＰ６
および第７のトランジスタＮ７の各コンダクタンス比が
、第２のトランジスタＰ２および第４のトランジスタＮ
４の各コンダクタンス比にほぼ等しくなるように設定す
ることにより、センス回路の出力レベルの安定性が一層
向し、センス動作の一層の高速化が可能になる。

即ち、前記初期状態の時におけるカレントミラー型セン
ス回路１の出力電位Ｖ２とＣＭＯＳ論理回路２の回路閾
値Ｖ　３’との上下関係が一層安定化するので、一対の
入力ノードの電位Ｖｌのレベル変動とか電源電圧のレベ
ル変動やプロセス条件の変動などによるＭＯＳトランジ
スタ特性の変化等に対して、センス回路の出力レベルの
安定性が一層向上する。また、カレントミラー型センス
回路１の出力電位ｖ２に対する後段のＣＭＯＳ論理回路
２の回路閾値ｖ３の上下関係のマージンを一層縮小する
ことが可能になるので、センス動作の一層の高速化が可
能になる。

さらに、第１図のセンス回路（または第２図のセンス回
路）において、前記各トランジスタのチャネル長および
チャネル幅を、第６のトランジスタＰ６および第７のト
ランジスタＮ７および第８のトランジスタＮ８（第２図
のセンス回路の場合には、さらに、第１０のトランジス
タＮｌ０）の各コンダクタンス比が、第１のトランジス
タＰ１と第２のトランジスタＰ２とのコンダクタンス和
および第３のトランジスタＮ３と第４のトランジスタＮ
４とのコンダクタンス和および第５のトランジスタＮ５
のコンダクタンス（第２図のセンス回路の場合には、さ
らに、第９のトランジスタＮ９のコンダクタンス〉の比
にほぼ等しくなるように設定することにより、センス動
作が極めて高速になる。

即ち、前記初期状態の時に、カレントミラー型センス回
路１の出力電位ｖ２が入力するＣＭＯＳ論理回路２の出
力電位がほぼｖ２に等しくなり、カレントミラー型セン
ス回路１の出力電位ｖ２とＣＭＯＳ論理回路２の回路閾
値ｖ３とがほぼ一致するので、センス動作が極めて高速
になる。

第３図に示すセンス回路は、第１図に示したセンス回路
の基本的構成に対して、第１のトランジスタＰ１および
第３のトランジスタＮ３のドレイン相互間にＮチャネル
の第１１のトランジスタＮ１１のドレイン・ソース間が
付加接続され、第２のトランジスタＰ２および第４のト
ランジスタＮ４のドレイン相互間にＮチャネルの第１２
のトランジスタＮ１２のドレイン・ソース間が付加接続
され、これらの第１１のトランジスタＮ１１および第１
２のトランジスタＮ１２の各ゲートにセンス回路活性化
制御信号ＳＥが与えられ、同様に、第６のトランジスタ
Ｐ６および第７のトランジスタＮ７のドレイン相互間に
Ｎチャネルの第１３のトランジスタＮ１３のドレイン・
ソース間が接続され、この第１３のトランジスタＮ１３
のゲートにＶｃｅ電位（あるいは上記センス回路活性化
制御信号ＳＥでもよい。）が与えられるように変更され
ており、その他は第１図と同じであるので第１図中と同
じ符号を付している。

この第３図のセンス回路においても、第２図に示したセ
ンス回路と同様の動作が行われて同様の効果が得られる
。

第４図に示すセンス回路は、第３図に示したセンス回路
に対して、第５のトランジスタＮ５のゲートおよび第８
のトランジスタＮ８のゲートにＶｃｅ電位が与えられる
ように変更されており、その他は第３図と同じであるの
で第３図中と同じ符号を付している。この第４図のセン
ス回路においても、第３図に示したセンス回路と同様の
動作が行われて同様の効果が得られる。

なお、上記したような第３図のセンス回路またはＭＳ４
図のセンス回路においても、前記したように、各トラン
ジスタのチャネル長およびチャネル幅を、第６のトラン
ジスタＰ６および第７のトランジスタＮ７の各コンダク
タンス比が、第２のトランジスタＰ２および第４のトラ
ンジスタＮ４の各コンダクタンス比にほぼ等しくなるよ
うに設定することにより、センス回路の出力レベルの安
定性が一層向し、センス動作の一層の高速化が可能にな
る。

さらに、各トランジスタのチャネル長およびチャネル幅
を、第６のトランジスタＰ６および第１３のトランジス
タＮ１３および第７のトランジスタＮ７および第８のト
ランジスタＮ８の各フンダクタンス比が、第１のトラン
ジスタＰ１と第２のトランジスタＰ２とのコンダクタン
ス和および第１１のトランジスタＮｉｌと第１２のトラ
ンジスタＮ１２とのコンダクタンス和および第３のトラ
ンジスタＮ３と第４のトランジスタＮ４とのコンダクタ
ンス和および第５のトランジスタＮ５のコンダクタンス
の比にほぼ等しくなるように設定することにより、セン
ス動作が極めて高速になる。

［発明の効果］上述したように本発明のセンス回路によれば、センス回
路の出力の安定性を改善できると共にセンス出力の高速
化を図ることができる。即ち、−対の入力ノードが任意
の等電位Ｖｌにある場合のカレントミラー型センス回路
の出力ノードの電位ｖ２とその後段のＣＭＯＳ論理回路
の回路閾値Ｖ３との上下関係が、上記一対の入力ノード
の電位ｖ１のレベル変動とか、電源電圧のレベル変動や
プロセス条件の変動などによるＭＯＳトランジスタ特性
の変化等によって変化しなくなり、センス回路の出力の
安定性を改善することができる。

また、一対の入力ノード間に電位差が現われることによ
ってカレントミラー型センス回路の出力ノードの電位が
変化し始めてからＣＭＯＳ論理回路の出力ノードに所定
の“Ｌ”レベルあるいは“Ｈ゛レベル出力されるまでの
遅延時間を低減することができる。

【図面の簡単な説明】

第１図は本発明のセンス回路の基本的構成を示す回路図
、第２図は本発明のセンス回路の一実施例を示す回路図
、第３図は本発明のセンス回路の他の実施例を示す回路
図、第４図は第３図のセンス回路の変形例を示す回路図
、第５図は従来のセンス回路を示す回路図である。１・・・カレントミラー型センス回路、２・・・ＣＭＯ
Ｓ論理回路、３−Ｖ　ｅｃ電源ノード、４．５・・・一
対の入力ノード、６・・・カレントミラー型センス回路
の出力ノード、７・・・ＣＭＯＳ論理回路の出力ノード
、Ｐ１〜Ｐ２．Ｐ６・・・ＰチャネルＭＯＳトランジス
タ、Ｎ３〜Ｎ５．Ｎ７〜Ｎ１３・・・ＮチャネルＭＯＳ
トランジスタ、ＳＥ・・・センス回路活性化信号。

Claims

【特許請求の範囲】

（１）第１の電源電位ノードにソースが接続され、ゲー
ト・ドレイン相互が接続された第１導電型の第１のＭＯ
Ｓトランジスタと、同じく前記第１の電源電位ノードに
ソースが接続され、前記第１のＭＯＳトランジスタとゲ
ート相互が接続された第１導電型の第２のＭＯＳトラン
ジスタと、前記第１のＭＯＳトランジスタおよび第２の
ＭＯＳトランジスタに各対応して直列接続され、相補的
な入力信号が与えられる一対の入力ノードに各対応して
各ゲートが接続され、各ソースが共通に接続された第２
導電型の第３のＭＯＳトランジスタおよび第４のＭＯＳ
トランジスタと、この第３のＭＯＳトランジスタおよび
第４のＭＯＳトランジスタのソース相互接続点と第２の
電源電位ノードとの間に直列に接続された電流源用の第
２導電型の第５のＭＯＳトランジスタとを有するカレン
トミラー型センス回路と、前記第２のＭＯＳトランジスタと第４のＭＯＳトランジ
スタと第５のＭＯＳトランジスタとの直列接続と同様に
第１導電型の第６のＭＯＳトランジスタと第２導電型の
第７のＭＯＳトランジスタと第２導電型の第８のＭＯＳ
トランジスタとが前記第１の電源電位ノードと第２の電
源電位ノードとの間に直列に接続され、前記第６のＭＯ
Ｓトランジスタおよび第７のＭＯＳトランジスタの各ゲ
ートに前記カレントミラー型センス回路の第２のＭＯＳ
トランジスタのドレイン電位が入力し、前記第６のＭＯ
Ｓトランジスタのドレイン電位を出力するＣＭＯＳ論理
回路とを具備し、前記各ＭＯＳトランジスタのチャネル長およびチャネル
幅は、前記第１のＭＯＳトランジスタおよび第３のＭＯ
Ｓトランジスタの各コンダクタンス比と前記第２のＭＯ
Ｓトランジスタおよび第４のＭＯＳトランジスタの各コ
ンダクタンス比とがほぼ等しく、かつ、前記一対の入力
ノードに前記第１の電源電位と第２の電源電位との間の
ある一定の中間電位Ｖ１が互いに等しく与えられている
時には、前記第３のＭＯＳトランジスタおよび第４のＭ
ＯＳトランジスタの各ドレイン電位が前記第１の電源電
位と第２の電源電位との間のある一定の中間電位Ｖ２（
Ｖ２≧Ｖ１）にほぼ等しくなるように設定されているこ
とを特徴とするセンス回路。
（２）前記第１のＭＯＳトランジスタおよび第３のＭＯ
Ｓトランジスタはドレイン相互が接続され、同様に、前
記第２のＭＯＳトランジスタおよび第４のＭＯＳトラン
ジスタはドレイン相互が接続され、前記第５のＭＯＳト
ランジスタは、ドレインが前記第３のＭＯＳトランジス
タおよび第４のＭＯＳトランジスタのソース相互接続点
に接続されると共に、そのゲートが前記第１のＭＯＳト
ランジスタのゲートに接続されており、前記第６のＭＯ
Ｓトランジスタおよび第７のＭＯＳトランジスタはドレ
イン相互が接続され、前記第８のＭＯＳトランジスタは
、ドレインが前記第７のＭＯＳトランジスタのソースに
接続されると共に、そのゲートが前記第６のＭＯＳトラ
ンジスタのゲートに接続されており、さらに、前記第５のＭＯＳトランジスタのソースと前記
第２の電源電位ノードとの間にドレイン・ソース間が直
列に接続され、ゲートにセンス回路活性化制御信号が与
えられる第２導電型の第９のＭＯＳトランジスタと、前
記第８のＭＯＳトランジスタのソースと前記第２の電源
電位ノードとの間にドレイン・ソース間が直列に接続さ
れ、ゲートに前記第１の電源電位あるいは前記センス回
路活性化制御信号が与えられる第２導電型の第１０のＭ
ＯＳトランジスタとを具備してなることを特徴とする請
求項１記載のセンス回路。
（３）前記第１のＭＯＳトランジスタおよび第３のＭＯ
Ｓトランジスタのドレイン相互間にドレイン・ソース間
が直列に接続され、ゲートにセンス回路活性化制御信号
が与えられる第２導電型の第１１のＭＯＳトランジスタ
と、前記第２のＭＯＳトランジスタおよび第４のＭＯＳ
トランジスタのドレイン相互間にドレイン・ソース間が
直列に接続され、ゲートに前記センス回路活性化制御信
号が与えられる第２導電型の第１２のＭＯＳトランジス
タと、前記第６のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタのドレイン相互間にドレイン・ソース間
が直列に接続され、ゲートに前記センス回路活性化制御
信号あるいは前記第１の電源電位が与えられる第２導電
型の第１３のＭＯＳトランジスタとが設けられ、前記第５のＭＯＳトランジスタは、ドレインが前記第３
のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ
のソース相互接続点に接続され、そのゲートが前記第１
のＭＯＳトランジスタのゲートあるいは前記第１の電源
電位に接続され、そのソースが前記第２の電源電位ノー
ドに接続されており、前記第８のＭＯＳトランジスタは
、ドレインが前記第７のＭＯＳトランジスタのソースに
接続され、そのゲートが前記第６のＭＯＳトランジスタ
のゲートあるいは前記第１の電源電位に接続され、その
ソースが前記第２の電源電位ノードに接続されてなるこ
とを特徴とする請求項１記載のセンス回路。
（４）前記第６のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタの各コンダクタンス比が、前記第２のＭ
ＯＳトランジスタおよび第４のＭＯＳトランジスタの各
コンダクタンス比にほぼ等しくなるように、これらのＭ
ＯＳトランジスタのチャネル長およびチャネル幅が設定
されていること、を特徴とする請求項１乃至３のいずれ
か１項記載のセンス回路。
（５）前記第６のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタおよび第８のＭＯＳトランジスタの各コ
ンダクタンス比が、前記第１のＭＯＳトランジスタと第
２のＭＯＳトランジスタとのコンダクタンス和および第
３のＭＯＳトランジスタと第４のＭＯＳトランジスタと
のコンダクタンス和および第５のＭＯＳトランジスタの
コンダクタンスの比にほぼ等しくなるように、これらの
ＭＯＳトランジスタのチャネル長およびチャネル幅が設
定されていることを特徴とする請求項１記載のセンス回
路。
（６）前記第６のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタおよび第８のＭＯＳトランジスタおよび
第１０のＭＯＳトランジスタの各コンダクタンス比が、
前記第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとのコンダクタンス和および第３のＭＯＳトランジ
スタと第４のＭＯＳトランジスタとのコンダクタンス和
および第５のＭＯＳトランジスタのコンダクタンスおよ
び第９のＭＯＳトランジスタのコンダクタンスの比にほ
ぼ等しくなるように、これらのＭＯＳトランジスタのチ
ャネル長およびチャネル幅が設定されていることを特徴
とする請求項２記載のセンス回路。
（７）前記第６のＭＯＳトランジスタおよび第１３のＭ
ＯＳトランジスタおよび第７のＭＯＳトランジスタおよ
び第８のＭＯＳトランジスタの各コンダクタンス比が、
前記第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとのコンダクタンス和および第１１のＭＯＳトラン
ジスタと第１２のＭＯＳトランジスタとのコンダクタン
ス和および第３のＭＯＳトランジスタと第４のＭＯＳト
ランジスタとのコンダクタンス和および第５のＭＯＳト
ランジスタのコンダクタンスの比にほぼ等しくなるよう
に、これらのＭＯＳトランジスタのチャネル長およびチ
ャネル幅が設定されていることを特徴とする請求項３記
載のセンス回路。