KR20050032664A - 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기 - Google Patents

차동 증폭기 및 이를 채용한 비트라인 센스 증폭기 Download PDF

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Abstract

반도체 메모리의 비트라인 쌍에 실린 데이터를 센싱하기 위한 센스 증폭기를 부궤환 차동 증폭기, 노멀 차동 증폭기, 정궤환 차동 증폭기 및 크로스 커플드 래치 형태로 순차로 변형시키기 위한 스위칭 소자들; 상기 차동 증폭기와 공통 전류원 간에 접속되며 상기 차동 증폭기의 어느 한 출력의 전위에 따라 저항이 가변되거나 다른 전원에 의해 일정한 저항을 유지하는 트랜지스터를 포함하여 이루어진 비트라인 센스 증폭기가 개시된다.

Description

차동 증폭기 및 이를 채용한 비트라인 센스 증폭기{Differential amplifier and bitline sense amplifier adopting the same}
본 발명은 반도체 메모리의 데이터를 센싱 및 증폭하여 출력하는 비트라인 센스증폭기에 관한 것으로, 특히 스위칭 제어신호에 의해 제어되는 스위칭 소자를 사용하여 센스 증폭기의 증폭 방식을 순차적으로 변형하여 센스 증폭기의 오프셋(offset) 전압을 보상할 수 있는 비트라인 센스 증폭기에 관한 것이다.
일반적으로 비트 라인 센스 증폭기는 비트 라인에 실린 데이터를 센싱 및 증폭하여 데이터 버스에 출력하고, 데이터 버스 센스 증폭기는 비트 라인 센스 증폭기에 의해 증폭된 데이터를 다시 센싱 및 증폭하여 데이터 출력버퍼에 출력한다. 비트 라인 센스 증폭기는 주로 크로스 커플드 래치형 증폭기를 주로 사용한다.
일반적인 비트 라인 센스 증폭기의 동작을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 비트라인 프리차지 신호(BLP)에 따라 트랜지스터(Q1 내지 Q3)가 턴온되어 비트 라인(Bit 및 /Bit)이 프리차지 전압(예를 들어, VBLP)으로 프리차지된다. 따라서, 선택된 메모리 셀(cell)이 연결된 비트 라인(Bit)과 상보 비트 라인(/Bit)이 균등화된다.
로우 디코더가 외부에서 입력된 로우 어드레스를 분석하여 그 로우 어드레스에 해당하는 워드라인을 선택하고, 그 선택된 워드라인에 연결된 셀 트랜지스터가 턴온되어 셀 커패시턴스와 비트 라인 커패시턴스 사이에 전하 분배가 일어나면서 선택된 메모리 셀이 연결된 비트 라인(Bit)과 상보 비트 라인(/Bit)사이에 전위 차이가 발생된다.
이때, 센스 증폭기 제어신호(RTO 및 /S)가 인에이블되면, 즉 센스 증폭기 제어신호(RTO)는 하이 레벨이 되고, 센스 증폭기 제어신호(/S)는 로우 레벨이 되면 비트 라인 센스 증폭기가 동작하여 선택된 메모리 셀이 연결된 비트 라인(Bit)과 상보 비트라인(/Bit)사이의 전위 차이를 센싱하여 증폭한다.
예를 들어, 선택된 메모리 셀에 저장된 데이터가 로우 레벨의 데이터라고 가정하면, 선택된 셀이 연결된 비트 라인(Bit)의 전위가 프리차지 전압 보다 낮아지게 되고, 선택된 셀이 연결되지 않은 비트 라인(/Bit)의 전위는 프리차지 전압을 유지하고 있기 때문에 두 비트 라인 사이에 전위 차이가 발생하게 된다.
따라서, 크로스 커플드 래치형 증폭기인 비트 라인 센스 증폭기의 트랜지스터 (Q5 및 Q6)가 턴온되는 반면 트랜지스터(Q4 및 Q7)은 턴오프되므로 선택된 메모리 셀이 연결된 비트 라인(Bit)은 센스 증폭기 제어신호(/S)에 의해 로우 레벨로 된다. 반면에 상보 비트 라인(/Bit)은 센스 증폭기 제어신호(RTO)에 의해 하이 레벨로 된다.
이어서, 칼럼 디코더에 의해 칼럼 어드레스가 분석되어 그 칼럼 어드레스에 해당하는 칼럼 제어신호가 하이 레벨로 인에이블 되면, 비트 라인 증폭기에 의해 비트 라인에 실린 증폭된 데이터가 데이터 버스에 전송된다.
그러나 이러한 종래의 반도체 메모리 장치의 센스 증폭기는 저전압으로 동작하게 되면 비트 라인과 센스 증폭기 사이의 오프셋 전압에 의해 비트 라인에 실린 데이터를 센싱할 때 안정적인 동작을 할 수 없게 된다. 따라서, 비트 라인에 실린 데이터를 충분히 증폭하기 위해 상당한 시간이 소요되는 문제점이 있다.
왜냐하면, 비트라인 센스 증폭기가 저전압으로 동작하게 되면 메모리 셀에 저장된 전하량이 감소하게 되어 전하분배 시 선택된 메모리 셀이 연결된 비트 라인과 상보 비트 라인 사이의 전위차가 작아지게 되기 때문이다.
따라서, 선택된 메모리 셀이 연결된 비트 라인과 상보 비트 라인 사이의 작은 전압차를 비트 라인 센스 증폭기가 센싱 할 경우 오프셋 전압과 비슷하기 때문에 센스 증폭기의 동작이 느려지게 되고, 만약 그 전압차가 오프셋 전압보다 작다면 데이터를 잘못 센싱하게 되어 데이터 오류가 발생하는 문제점이 있었다.
도 2 는 상술한 문제점을 해소하기 위한 종래의 비트 라인 센스 증폭기로써 도 3을 참조하여 그 동작을 설명하기로 한다.
도 3의 T0 구간은 센스 증폭기를 구동하기 위한 준비 단계로써, 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하기 전에, 프리차지 제어신호(BLP)가 하이 레벨로 인에이블 되어 트랜지스터(NM4 및 NM5)가 턴온된다. 그러므로 비트 라인(BL 및 /BL)이 프리차지 전압(VBLP)으로 프리차지 된다.
또한, 비트 라인(BL 및 /BL) 사이의 전압차를 없애기 위해 균등화 제어신호 (EQ)가 하이 레벨로 인에이블 되어 트랜지스터(NM1)가 턴온되므로 비트 라인(BL 및 /BL)이 상호 연결되어 균등화된다. 이때, 센스 증폭기 제어 신호(/S)도 동일한 방법에 의해 프리차지 전압(VBLP)으로 프리차지 된다.
T1-T4 구간은 센스 증폭기(40)가 인에이블되어 있는 구간으로써, 각 구간에서 센스 증폭기(40)는 스위칭 제어신호(CONA,CONB, CONC)에 의해 T1 구간에서는 부궤환 차동 증폭 방식, T2 구간에서는 노멀 차동 증폭 방식, T3 구간에서는 정궤환 차동 증폭 방식, T4 구간에서는 크로스 커플드 래치형 증폭 방식으로 순차적으로 변형된다.
T1 구간에서는 프리차지 제어신호(BLP)가 로우 레벨로 디스에이블 되고, 센스 증폭기 제어신호(/S)가 로우 레벨로 인에이블되어 센스 증폭기(40)가 동작하게 된다.
이때, 스위칭 제어신호들(CONA, CONB)이 로우 레벨이 되므로 피모스 트랜지스터(PM3)가 턴온되어 피모스 트랜지스터(PM1)의 게이트가 드레인에 공통 연결되므로 센스 증폭기(40)는 차동 증폭기를 형성한다.
또한, 스위칭 제어신호(CONC)가 하이 레벨이 되어 엔모스 트랜지스터(NM13)가 턴온 되므로, 센스 증폭기(40)의 반전 입력 단자인 비트 바 라인(/BL)과 출력 단자인 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM9)의 공통 연결된 드레인이 연결되므로 부궤환(negative feedback) 차동 증폭기를 형성한다.
따라서, 상보 비트 라인(/BL)의 전위가 센스 증폭기(40)의 오프셋(offset) 전압을 보상하는 전압으로 조정된다.
이어서, T2 구간에서는 스위칭 제어신호(CONC)가 로우 레벨이 되어 엔모스 트랜지스터(NM13)가 턴오프 되고, 다른 모든 스위칭 제어신호들(CONA, CONB)은 로우 레벨을 유지하므로, 센스 증폭기(40)는 노멀 차동 증폭기(normal differential amplifier)를 형성한다.
이때, 워드라인(WL)이 인에이블 되어 비트 라인(BL)에 선택된 메모리 셀에 저장된 데이터가 실리게 된다. 따라서, 비트 라인(BL)에 실린 데이터는 노멀 차동 증폭기에 의해 센싱 및 증폭된다.
T1 구간에서 차동 증폭기의 오프셋(offset)전압을 보상하였기 때문에 비트 라인(BL)에 작은 신호 전압이 인가되더라도 차동 증폭기에 의해 빠르게 센싱되고 증폭된다.
이어서, T3 구간에서는 스위칭 제어신호(CONB)가 하이 레벨이 되어 엔모스 트랜지스터(NM11)가 턴온 되어 센스 증폭기(40)의 비반전 입력 단자인 비트 라인 (BL)과 출력 단자인 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM9)의 공통 연결된 드레인이 연결되고, 다른 스위칭 제어신호들(CONA, CONC)은 로우 레벨을 유지하여 센스 증폭기(40)는 정궤환(positive feedback) 차동 증폭기를 형성한다.
따라서, 비트 라인(BL)에 실린 데이터는 정궤환 차동 증폭기의 작용에 의해 세기가 큰 신호로 변환된다.
이어서, T4 구간에서는 스위칭 제어신호(CONA)가 하이 레벨이 되어 피모스 트랜지스터(PM3)가 턴오프, 엔모스 트랜지스터(NM10,NM12)가 턴온되고, 스위칭 제어신호 (CONB)가 하이 레벨이 되어 엔모스 트랜지스터(NM11)가 턴온 되고, 스위칭 제어신호(CONC)는 로우 레벨을 유지하여 엔모스 트랜지스터(NM13)가 턴오프 상태를 유지하기 때문에 센스 증폭기(40)는 크로스 커플드(cross coupled) 래치를 형성한다. 따라서, 이전 단계에서 증폭된 데이터를 빠르게 래치한다.
이때, 칼럼 선택신호(YI)가 하이 레벨로 인에이블 되어 래치된 데이터는 데이터 버스(DB, /DB)로 출력된다.
위의 과정 중에서 T1 구간에서 일어나는 오프셋(offset)전압 보상 메커니즘을 상술하면 다음과 같다. 즉, 도 2의 비트라인 센스 증폭기는 T1 구간 동안에 일시적으로 도 4a 에 도시된 바와 같은 차동 증폭기 형태로 변경된다. 이 때 차동 증폭기의 입출력 단자를 일정한 시간 동안 단락시키므로써 오프셋 전압이 보상된다. 이러한 차동 증폭기의 동작을 도 4a 및 도 4b 를 참조하여 상세히 설명하기로 한다.
차동 증폭기의 출력과 반전 입력 단자(-)를 순간적으로 단락시키면 차동 증폭기는 네가티브 피드벡 차동 증폭기가 되며 입력 오프셋 전압을 상쇄하는 방향으로 동작하게 된다. 차동 증폭기의 전압 이득이 충분히 클 경우, 단락시킨 후 일정한 시간이 흐른 뒤의 입력 단자 사이의 차동 전압은 차동 증폭기의 입력 오프셋 전압이 되어 오프셋 보상이 이루어져 센싱 감도가 크게 개선된다.
그러나, 집적도 향상을 위한 소자의 스케일링이 진행됨에 따라 MOSFET의 출력 저항 값이 감소하게 되어 차동 증폭기의 전압 이득이 점점 작아지고 있다.
차동 증폭기의 전압 이득(A)이 충분히 크지 않을 경우 비트라인 센스 증폭기의 오프세 보상 효과는 차동 입력 증폭기의 프리 차지 레벨(Vin, 통상1/2 VDD)과 오프셋이 없는 차동 증폭기의 출력 전압 레벨(Vo)의 차에 따라 상당한 영향을 받는다.
비트 라인 센스 증폭기의 오프셋 보상 후의 잔류 오프셋 값은 다음 식으로 나타내어 진다.
도 5 는 차동 증폭기의 전압 이득과 차동 증폭기의 출력 전압 레벨에 따른 잔류 오프셋을 도시한 것으로 전압 이득이 충분하지 않은 경우 출력 전압 레벨과 입력 전압 레벨의 차이에 따라 잔류 오프셋이 꽤 큰 것을 알 수 있다. 예를 들어, 전압 이득이 10, 입력 전압과 출력 전압 레벨 차가 200mV, 원래의 입력 오프셋 전압이 50mV인 경우, 잔류 오프셋 값은 약 23mV로 원래 오프셋의 약 45% 정도가 보상되지 않고 남게 된다.
잔류 오프셋 전압 문제를 보여 주는 또 다른 예로써 도 6은 여러 가지 동작 전압 및 어레이 구성에서의 비트 라인 신호 성분을 나타내는 그래프이다.
비트라인 신호는 유효 독출 신호(A), 잔류 오프셋 전압(B) 및 차지 노이즈(C)로 이루어진다. 도 6에서 알수 있듯이, 설계 조건에 따른 잔류 오프셋 전압은 약 10~20mV 정도로 원래 오프셋 전압 값인 40mV로 비트라인 신호의 약 25 내지 50%를 차지하는 것으로 나타났다.
따라서, 잔류 오프셋 전압을 줄여 오프셋 보상 효과를 극대화하기 위해서는 차동 증폭기의 출력 전압 레벨을 차동 입력의 프리 차지 레벨과 일치하도록 설계하지 않으면 안된다.
하지만 차동 증폭기의 출력 전압 레벨은 입력 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압 변동, 채널 길이 및 폭 등의 기하학적인 변동에 의해서 영향을 받게 되어 설계값과 괴리가 생기게 된다. 이러한 공정 변화에 기인한 출력 전압 레벨의 변화로 기존의 비트라인 센스 증폭기의 잔류 오프셋 값은 상당한 영향을 받게 된다.
이러한 차동 증폭기의 출력 전압 변동을 도 7 및 도 8을 참조하여 설명하기로 한다.
차동 증폭기는 전류 미러 형태를 갖는 PMOS 트랜지스터(P1 및 P2)와 NMOS 트랜지스터(N1, N2 및 N3)로 이루어진다. PMOS 트랜지스터(P1 및 P2)는 능동 저항이며, NMOS 트랜지스터(N3)는 전류원이다. 이상적인 차동 증폭기인 경우 입력단자(IN, /IN)에 동일한 전압이 인가될 경우, NMOS트랜지스터(N1)를 통해서 흐르는 전류와 NMOS트랜지스터(N2)를 통해서 흐르는 전류가 동일하게 된다.
도 8의 그래프에서 곡선(C1)은 설계치에 따른 PMOS트랜지스터의 전류 구동 능력을 나타내며 곡선(C2)은 PMOS트랜지스터의 실제 구동 능력을 나타낸다. 그래프에 도시된 바와 같이 PMOS트랜지스터의 전류 구동 능력은 공정상의 변동 등으로 인해 설계값보다 떨어지게 된다. 그로인하여 출력 전압 레벨이 변동되게 된다. 즉, 출력 전압은 설계치에 따르면 Vo2 값을 가져야 하나 전류 구동 능력의 변화로 인해 그 보다 떨어진 Vo1 값을 갖게된다.
따라서 본 발명은 전류 구동 능력의 변화에도 불구하고 일정한 출력 전압의 레벨을 일정하게 유지시킬 수 있는 차동 증폭기를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 전류 구동 능력의 변화에도 불구하고 일정한 출력 전압의 레벨을 일정하게 유지시킬 수 있는 차동 증폭기를 비트라인 센스 증폭기에 채용하여 오프셋 전압을 보상하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 차동 증폭기는 전압원과 제 1 및 제 2 출력단자 간에 접속되며 제 1 및 제 2 트랜지스터로 이루어진 커런트 미러 로드와;
상기 제 1 출력 단자와 제 1 노드간에 접속되며 제 1 입력 신호에 따라 턴온되는 제 3 트랜지스터와;
상기 제 2 출력 단자와 상기 제 1 노드간에 접속되며 제 1 입력 신호에 따라 턴온되는 제 4 트랜지스터와;
상기 제 1 노드와 제 2 노드 간에 접속되며 상기 제 1 또는 제 2 출력 단자의 전위에 따라 저항값이 가변되는 MOSFET 저항과;
상기 제 2 노드에 접속된 공통 전류원을 포함하여 이루어진다.
본 발명의 제 1 실시예에 따른 비트라인 센스 증폭기는 반도체 메모리의 비트라인 쌍에 실린 데이터를 센싱하기 위한 센스 증폭기를 부궤환 차동 증폭기, 노멀 차동 증폭기, 정궤환 차동 증폭기 및 크로스 커플드 래치 형태로 순차로 변형시키기 위한 스위칭 소자들;
상기 차동 증폭기와 공통 전류원 간에 접속되며 상기 차동 증폭기의 어느 한 출력의 전위에 따라 저항이 가변되거나 다른 전원에 의해 일정한 저항을 유지하는 트랜지스터를 포함하여 이루어진다.
본 발명의 제 2 실시예에 따른 비트라인 센스 증폭기는 반도체 메모리의 비트라인 쌍에 실린 데이터를 센싱하기 위한 센스 증폭기를 제어 신호들에 따라 부궤환 차동 증폭기, 노멀 차동 증폭기, 크로스 커플드 래치 형태로 순차로 변형시키기 위한 스위칭 소자들;
센싱된 데이터를 상기 비트라인 쌍과 상기 반도체 메모리의 선택된 셀에 리라이트하기 위한 리스토어 수단;
상기 차동 증폭기와 공통 전류원 간에 접속되며 상기 차동 증폭기의 어느 한 출력의 전위에 따라 저항이 가변되거나 다른 전원에 의해 일정한 저항을 유지하는 트랜지스터를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 9 는 본 발명에 따른 차동 증폭기이다.
본 발명에 따른 차동 증폭기는 PMOS트랜지스터(M3 및 M4) 및 NMOS 트랜지스터로 구성된 커런트 미러, NMOS 트랜지스터(M5)로 이루어진 전류원 및 커런트 미러와 전류원 간에 삽입된 NMOS트랜지스터로 이루어진 MOSFET 저항으로 구성된다.
PMOS 트랜지스터(M3 및 M4)는 정 전압원 이므로 NMOS트랜지스터(M1 및 M2)의 특성이 동일한 경우 트랜지스터(M3 및 M1)를 통해 흐르는 전류와 트랜지스터 (M4 및 M2)를 통해 흐르는 전류는 동일하다. NMOS 트랜지스터(M6)의 게이트 전극은 차동 증폭기의 한 출력 노드(a)에 접속되어 있다.
MOSFET 저항(M6)이 삽입되지 않은 종래의 차동 증폭기에서 공정 변화에 의해 △Vo 만큼의 출력 전압(OUT)의 레벨 변동이 생겼다고 가정하자. 이것은 공정 변동이 없는 설계 당시의 차동 증폭기의 노드(a)에 gm3 * △Vo 만큼의 전류가 공급되는 상황으로 생각할 수 있다. 만약 위의 전류가 본 발명에 따른 차동 증폭기에 유입되는 경우 출력 전압(OUT)의 변동은 MOSFWT 저항(M6)의 네가티브 피드벡 동작에 의해 크게 감소하게 되는데, 노드(a)의 전압 변동 값은 다음 수학식으로 나타낼 수 있다. 즉, 노드(a)에 키르히호프의 전류식을 적용하면,
따라서, NMOSFET(M6)의 전달 콘덕턴스(gm) 값을 PMOSFET(M3)의 전달 콘덕턴스(gm)값보다 크게하여 공정 변동에 의한 출력 전압 레벨 변동(△Vof)을 작게 만들 수 있다.
도 10은 도 9와 같은 차동 증폭기를 채용한 본 발명의 제 1 실시예에 따른 비트라인 센스 증폭기의 상세회로도이다.
도 11을 참조하여 도 10의 구성과 그 동작을 상세히 설명하기로 한다.
본 발명에 따른 비트라인 센스 증폭기는 프리차지 제어신호(BLP)에 따라 비트 라인 쌍(Bit, /Bit)을 일정한 전압(VBLP)으로 균등화 및 프리차지시키는 균등화 및 프리차지 제어부(10) 및 비트 라인 쌍(Bit, /Bit)에 실린 데이터를 센싱 및 증폭하는 센스 증폭기(40)를 포함한다.
균등화 및 프리차지 제어부(10)는 비트 라인 쌍(Bit, /Bit)사이에 연결된 NMOS트랜지스터(3) 및 비트 라인 쌍(Bit 및 /Bit)사이에 직렬 연결된 NMOS트랜지스터(1 및 2)를 포함한다. NMOS 트랜지스터(1, 2 및 3)는 프리차지 제어신(BLP)에 따라 턴온되며, NMOS트랜지스터(1 및 2)의 접속점에 비트라인 프리차지 전압(VBLP)이 공급된다.
센스 증폭기(40)는 PMOS 트랜지스터(4, 5, 6, 22)와 NMOS 트랜지스터(7, 8, 9, 10, 21, 23)를 포함한다.
PMOS트랜지스터(4)는 내부 전원 전압원(VDD)과 노드(K1)간에 연결되는데, 그 게이트는 노드(K3)에 연결된다. PMOS트랜지스터(5)는 내부 전원 전압원(VDD)과 노드(K2)간에 연결되는데, 그 게이트는 노드(K1)에 연결된다.
NMOS트랜지스터(9)는 비트라인(Bit)과 노드(K2)간에 연결되고 그 게이트는 제어신호(Conbprz)를 입력 받는다. NMOS트랜지스터(10)는 비트라인(/Bit)과 노드(K1)간에 연결되고 그 게이트는 제어신호(Condprz)를 입력 받는다.
노드(K1)와 노드(K3)간에 PMOS트랜지스터(6)가 접속되고, 노드(K3)와 노드(K2)간에 NMOS트랜지스터(7)가 접속된다. PMOS트랜지스터(6)과 NMOS트랜지스터(7)의 게이트는 제어신호(Conaz)를 입력받는다.
노드(K1)와 노드(K4)간에 NMOS트랜지스터(11)가 접속되고 그 게이트는 비트라인(Bit)에 연결된다. 노드(K2)와 노드(K4)간에 NMOS트랜지스터(12)가 접속되고 그게이트는 비트라인(/Bit)에 연결된다.
노드(K3)와 노드(K5)간에 PMOS트랜지스터(22)가 접속되고 노드(K5)와 전압원 예를들어 VBLP 전압원 간에 NMOS트랜지스터(23)가 접속된다. PMOS트랜지스터(22) 및 NMOS트랜지스터(23)의 게이트는 제어신호(Conaz)를 입력 받는다. 노드(K4)와 센스 증폭기 제어신호(Sx)입력 단자간에 NMOS트랜지스터(21)가 접속되고 그 게이트는 노드(K5)에 접속된다.
노드(K2)와 비트라인(/Bit)간에 NMOS트랜지스터(8)가 접속되는데 그 게이트는 제어신호(Concz)를 입력 받는다.
여기서, PMOS 트랜지스터(4 및 5) 및 NMOS 트랜지스터(11 및 12)는 센스 증폭기(40)의 기본 구성 소자들이며, 제어신호(Conaz, Conbprz, Concz, Condprz)에 의해 제어되는 PMOS트랜지스터(6) 및 NMOS트랜지스터(7, 8, 9 및 10)은 센스 증폭기(40)의 증폭 방식을 순차적으로 부궤환 차동 증폭, 노멀 차동 증폭, 정궤환 차동 증폭 및 크로스 커플드 래치형 증폭 방식으로 변형시키는 스위칭 소자들이다. 특히, NMOS트랜지스터(8)는 오프셋 보상 동작을 위해 차동 증폭기의 입력과 출력을 순간적으로 단락시키는 스위칭 소자이다. 또한, NMOS 트랜지스터(21 및 23)및 PMOS 트랜지스터(22)는 차동 증폭기의 바이어스 안정도와 차동 증폭 이득을 증가시키는 소자들로 사용된다. 특히, NMOS 트랜지스터(21)는 NMOSFET 저항 소자로서 선형 영역에서 동작한다. PMOS트랜지스터(22)와 NMOS 트랜지스터(23)는 NMOS 트랜지스터(21)를 오프셋 보상 동작시에는 차동 증폭기의 출력에 연결하여 바이어스의 안정화를 도모하고, 오프셋 보상 동작이 끝난 후에는 일정한 전압(VBLP)에 연결하기 위한 스위칭 소자들이다.
상술한 구조를 갖는 센스 증폭기의 동작을 도 11을 참조하여 설명하면 다음과 같다.
도 11의 T0 구간은 센스앰프를 구동하기 위한 준비 단계로써, 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하기 전에, 프리차지 제어신호(BLP)가 하이 레벨로 인에이블 되어 NMOS 트랜지스터(1, 2 및 3)가 턴온된다. 그러므로 비트 라인(Bit, /Bit)이 균등화되고 프리차지 전압(VBLP)으로 프리차지 된다.
이때, 센스 앰프 제어신호(/Sx)도 동일한 방법에 의해 프리차지 전압(VBLP)으로 프리차지 된다.
T1-T4 구간은 센스 증폭기(40)가 인에이블되어 있는 구간으로써, 각 구간에서 센스 증폭기는 (40)는 스위칭 제어신호들(Conaz, Conbprz, Concz, Condprz)에 의해 T1 구간은 오프셋 제거(offset cancellation)구간인 부궤환 차동 증폭 방식, T2 구간은 센싱 구간인 노멀 차동 증폭 방식, T3 구간은 로킹(locking)구간인 정궤환 차동 증폭 방식, T4 구간은 래칭 및 리스토어링(latching 및 restoring)구간인 크로스 커플드 래치형 증폭 방식으로 순차적으로 변형된다. T5 구간은 T1구간과 같은 다음 사이클의 비트라인 프리차지 구간이다.
1) 부궤환 차동 증폭(T1 구간)
T1 구간에서는 프리차지 제어신호(BLP)가 로우 레벨로 디스에이블 되고, 센스 증폭기 제어신호(/Sx)가 로우 레벨로 인에이블되어 센스 증폭기(40)가 동작하게 된다.
이때, 스위칭 제어신호들(Conaz, Conbprz)이 로우 레벨이 되므로 PMOS 트랜지스터(6 및 22)가 턴온된다. PMOS트랜지스터(22)가 턴온됨에 따라 NMOS 트랜지스터(21)의 게이트는 노드(k1)에 연결된다. 그러므로 PMOS트랜지스터(4 및 5) 및 NMOS트랜지스터(11, 12 및 21)로 이루어지는 차동 증폭기가 형성된다. 앞서 설명한 바와 같이 NMOS트랜지스터(21)는 MOSFET 저항 소자로 동작되는데 차동 증폭기의 제 1 출력인 노드(k1)와 연결된다.
또한, 스위칭 제어신호(Concz)가 하이 레벨이므로 NMOS트랜지스터(8)가 턴온된다. 그러므로 차동 증폭기의 출력 노드(k2)는 차동 증폭기의 반전 입력 단자인 NMOS 트랜지스터(12)의 게이트에 연결된다. 따라서 차동증폭기는 부궤환(negative feedback) 차동 증폭기로 동작하게 된다.
따라서, 비트 라인(/Bit)의 전위가 센스 증폭기(40)의 오프셋(offset)전압을 보상하는 전압으로 조정된다.
한편, 공정 변화 등에 기인한 차동 증폭기이 출력 전압의 변동은 NMOS 트랜지스터의 부궤환 작용에 의해서 크게 감소하여, 오프셋 보상 후의 잔류 오프셋이 크게 줄어 든다.
2) 노멀 차동 증폭
T2 구간에서는 스위칭 제어 신호(Concz)가 로우 레벨이 되어 NMOS 트랜지스터(8)가 턴 오프 되고, 다른 모든 스위칭 제어신호들(Conaz, Conbprz, Condprz)은 로우 레벨을 유지하므로, 센스 증폭기(40)는 PMOS트랜지스터(4 및 5) 및 NMOS트랜지스터(11, 12 및 21)로 이루어지는 노멀 차동 증폭기(normal differential amplifier) 형태를 형성한다.
이때, 차동 증폭기는 오프셋 전압이 보상된 상태이므로, 차동 증폭기의 감도는 크게 향상되어 작은 신호도 빨리 감지할 수 있다.
3)정궤환 차동 증폭
T3 구간에서는 스위칭 제어신호(Conbprz)가 하이 레벨이 되어 NMOS 트랜지스터(9)가 턴온 되어 센스 증폭기(40)의 비반전 입력 단자인 비트 라인(Bit)과 비반전 출력 단자인 노드(k2)가 연결되고, 다른 스위칭 제어신호들(Conaz, Concz, Condprz)은 로우 레벨을 유지하여 센스 증폭기는(40)는 PMOS트랜지스터(4 및 5) 및 NMOS트랜지스터(11, 12 및 21)로 이루어지는 정궤환(positivefeedback) 차동 증폭기 형태를 형성한다.
따라서, 비트 라인(Bit)에 실린 데이터는 정궤환 차동 증폭기의 작용에 의해 세기가 큰 신호로 변환된다.
4) 크로스 커플드 래치형 증폭
T4 구간에서는 스위칭 제어신호(Conaz)가 하이 레벨이 되어 PMOS 트랜지스터 (6)가 턴 오프되는 반면 NMOS 트랜지스터(7 및 23)는 턴온된다. NMOS트랜지스터(23)가 턴온됨에 따라 NMOS트랜지스터(21)의 게이트에는 비트라인 프리차지 전압(VBLP)이 공급된다. 스위칭 제어신호(Conbprz 및 Condprz)가 하이 레벨이 되어 NMOS 트랜지스터(9 및 10)가 턴 온 되며, 스위칭 제어신호(Concz)는 로우 레벨을 유지하여 NMOS 트랜지스터(8)를 턴 오프 상태로 유지시키기 때문에 센스 증폭기(40)는 크로스 커플드(cross coupled) 래치 형태를 형성한다. 따라서, 이전 단계에서 증폭된 데이터를 빠르게 래치한다.
도 12 는 본 발명의 제 2 실시예에 따른 비트라인 센스 증폭기의 상세회로도이다.
도 12는 도 11과 거의 동일한 방식을 취하고 있다. 다만 센싱된 셀 정보를 래칭하는 NMOS트랜지스터(15, 16)가 셀 데이터를 센싱하는 NMOS트랜지스터(7,8)와 분리되어 있어 도 11의 구성 보다는 다소 복잡한 구성을 갖는다. 트랜지스터(1 내지 19)는 도 1과 유사한 비트라인 센스 증폭기를 구성하는 소자이고, 제어 신호(CMP, EQL, WL, RST, LTC, Sx, CSL)는 비트라인 센스 증폭기를 구성하는 소자를 제어하는데 사용된다.
각 구성 소자들을 좀더 자세히 살펴보면, NMOS트랜지스터(1, 2 및 3)는 비트라인쌍(Bit,/Bit)을 VBLP로 등화 및 프리차지하는 소자들이다. PMOS 트랜지스터(13 및 14)및 NMOS트랜지스터(15 및 16)는 비트라인 센스 증폭기의 기본 크로스 커플드 래치를 구성하는 소자이다. NMOS트랜지스터(7 및 8)는 비트라인 데이터를 직접 센싱하는 소자들이다. NMOS트랜지스터(21)는 차동 증폭기의 공통 전류 공급원이다. NMOS 트랜지스터(11) 및 PMOS트랜지스터(12)는 비트라인 센스 증폭기를 초기에는 차동 증폭기의 형태로, 나중에는 크로스 커플드 래치의 형태로 전환 해 주기 위한 스위치 소자이다. NMOS 트랜지스터(5 및 6)는 래치된 데이터를 비트라인과 셀(4)에 리스토어(restore)하기 위한 스위치 소자이다. NMO트랜지스터(10 및 19)는 각각 오프셋 보상 단계에서 차동 증폭기의 입출력 단자를 단락 시키는 기능과 차동 증폭기의 한 입력 단자에 기준 전압을 인가하기 위한 스위치 소자이다.
도 13을 참조하여 도 12의 동작을 설명하기로 한다.
도 13의 T0 구간은 센스앰프를 구동하기 위한 준비 단계로써, 반도체 메모리 장치가 리드 또는 라이트 동작을 수행하기 전에, 등화 제어 신호(EQL)가 하이 레벨로 인에이블 되어 NMOS 트랜지스터(1, 2 및 3)가 턴온된다. 그러므로 비트 라인(Bit, /Bit)이 균등화되고 프리차지 전압(VBLP)으로 프리차지 된다.
이때, 센스 앰프 제어신호(/Sx)도 동일한 방법에 의해 프리차지 전압(VBLP)으로 프리차지 된다.
도 13의 T1-T4 구간은 센스 증폭기(50)가 인에이블되어 있는 구간으로써, 각 구간에서 센스 증폭기(50)는 스위칭 제어신호들에 의해 T1 구간은 오프셋 제거(offset cancellation)구간인 부궤환 차동 증폭 방식, T2 구간은 센싱 구간인 노멀 차동 증폭 방식, T3 구간은 래칭(latching)구간인 래치 방식, T4 구간은 리스토어링(restoring)구간으로 변형된다. T5 구간은 T0구간과 같은 다음 사이클의 비트라인 프리차지 구간이다.
1) 부궤환 차동 증폭(T1 구간)
T1 구간에 있어서, 등화 제어 신호(EQZ)가 로우 상태가되어 센스 증폭기(50)가 인에이블 상태가 된다. 제어신호(CMP)가 하이 상태가 되어 NMOS트랜지스터(19)가 턴온되어 비트라인(Bit)에 기준 전압(VBLP)이 인가된다. 제어신호(LTC)가 로우 상태이므로 PMOS트랜지스터(12 및 23)가 턴온 상태가 되어 PMOS트랜지스터(13 및 14) 및 NMOS트랜지스터(7, 8 및 21)로 이루어지는 차동 증폭기가 형성된다. NMOS트랜지스터(21)는 MOSFET 저항 소자로 동작되는데 그의 게이트는 PMOS트랜지스터(23 및 12)를 통해 차동 증폭기의 제 1 출력인 노드(k1)와 연결된다.
또한, 제어신호(CMP)가 하이 레벨이므로 NMOS트랜지스터(10)가 턴온된다. 그러므로 차동 증폭기의 제 2 출력 노드(k2)가 차동 증폭기의 반전 입력 단자인 NMOS 트랜지스터(7)의 게이트에 연결된다. 따라서 차동증폭기는 부궤환(negative feedback) 차동 증폭기로 동작하게 된다.
따라서, 비트 라인(/BL)의 전위가 센스 증폭기(50)의 오프셋(offset)전압을 보상하는 전압으로 조정된다.
한편, 공정 변화등에 기인한 차동 증폭기의 출력 전압의 변동은 NMOS 트랜지스터(N21)의 부궤환 작용에 의해 크게 감소하여, 오프셋 보상 후의 잔류 오프셋이 크게 줄어 든다.
2) 노멀 차동 증폭
T2 구간에서는 제어 신호(CMP)가 로우 레벨이 되어 NMOS 트랜지스터(10)가 턴 오프 되어 차동 증폭기의 반전 입력과 제 1 출력이 분리되어 노멀 차동 증폭기(normal differential amplifier)가 형성된다. 제어 신호(WL)가 하이 상태로 인에이블되어 셀(4)의 정보가 비트라인(/Bit)에 실리게 된다. 비트 라인(/Bit)에 실린 데이터는 오프셋 보상이 이루어진 노멀 차동 증폭기 형태의 센스 증폭기(50)에 의해 센싱 및 증폭된다.
3)래치
T3 구간에서는 제어신호(LTC)가 하이 레벨이 되어 NMOS 트랜지스터(11)가 턴온 되어 PMOS 트랜지스터(13 및 15) 및 NMOS트랜지스터(15 및 16)로 이루어 지는 래치가 형성된다. 따라서, 센스 증폭기(50)는 크로스 커플드 래치(cross coupled latch) 형태를 갖게 된다.
4) 리스토어링(restoring)구간
T4 구간에서는 제어신호(RST)가 하이 레벨이 되어 NMOS 트랜지스터 (5 및 6)가 턴온된다. 따라서, 증폭된 셀데이터를 다시 비트라인과 셀에 리라이트(rewrite)한다.
기존 오프셋 보상 비트라인 센스 증폭기에는 센싱 단계 이전에 오프셋 제거 단계가 있다. 이 때의 센스 증폭기의 구조는 차동 증폭기의 형태이며, 오프셋 제거를 위해서 입출력 단자를 잠시 동안 단락시킨다. 그런데 오프셋 보상 동작 후의 잔류 오프셋 값은 차동 증폭기의 전압 이득, 그리고 차동 증폭기의 밸런스드(balanced)출력 전압 레벨과 입력 신호의 전압 레벨과의 차이에 영향을 받는다. 즉, 차동 증폭기의 전압 이득이 충분히 그지 못할 경우 잔류 오프셋 값이 오프셋 보상 이전의 약 50%까지 될 것 이다.
상술한 바와같이 본 발명에서는 차동 증폭기의 공통 소스에 MOSFET 저항을 삽입하고 부궤한 방식에 의해 바이어스의 안정화를 도모하므러써, 공정 변화에 따른 차동 증폭기의 밸런스드 출력 전압 레벨의 변동을 억제하고, 그 결과 잔류 오프셋 값을 크게 줄일 수 있다. 이와 같은 동작에 의해 얻어지 셀 데이터는 저 전압 디램 동작에서 더욱 중요한 요소가 될 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래 기술에 따른 비트라인 센스 증폭기의 회로도이다.
도 2 는 도 1의 특성을 개선한 종래 비트라인 센스 증폭기의 회로도이다.
도 3 은 도 2의 동작을 설명하기 위한 파형도이다.
도 4a 및 도 4b는 도 2의 동작을 설명하기 위한 차동 증폭기를 도시한다.
도 5 는 차동 증폭기의 전압 이득과 출력 전압 레벨에 따른 비트라인 잔류 오프셋 값을 설명하기 위한 그래프이다.
도 6 은 독출시 비트라인에 실리는 신호의 성분을 설명하기 위한 그래프이다.
도 7 은 종래의 차동 증폭기이다.
도 8 은 도 7의 PMOS트랜지스터의 전류 구동 능력 변화에 따른 출력 전압 변화를 설명하기 위한 그래프이다.
도 9 는 본 발명에 따른 차동 증폭기이다.
도 10 은 본 발명의 제 1 실시예에 따른 비트라인 센스 증폭기의 상세회로도이다.
도 11 은 도 10의 동작을 설명하기 위한 파형도이다.
도 12 는 본 발명의 제 2 실시예에 따른 비트라인 센스 증폭기의 상세회로도이다.
도 13 은 도 12의 동작을 설명하기 위한 파형도이다.

Claims (9)

  1. 전압원과 제 1 및 제 2 출력단자 간에 접속되며 제 1 및 제 2 트랜지스터로 이루어진 커런트 미러 로드와;
    상기 제 1 출력 단자와 제 1 노드간에 접속되며 제 1 입력 신호에 따라 턴온되는 제 3 트랜지스터와;
    상기 제 2 출력 단자와 상기 제 1 노드간에 접속되며 제 1 입력 신호에 따라 턴온되는 제 4 트랜지스터와;
    상기 제 1 노드와 제 2 노드 간에 접속되며 상기 제 1 또는 제 2 출력 단자의 전위에 따라 저항값이 가변되는 MOSFET 저항과;
    상기 제 2 노드에 접속된 공통 전류원을 포함하여 이루어진 차동 증폭기.
  2. 제 1 항에 있어서,
    상기 MOSFET 저항은 게이트가 상기 제 1 또는 제 2 출력단자에 접속된 PMOS트랜지스터로 이루어진 차동 증폭기.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 PMOS트랜지스터로 구성되고, 제 3 및 제 4 트랜지스터는 NMOS트랜지스터로 이루어진 차동 증폭기.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 NMOS트랜지스터로 구성되고, 제 3 및 제 4 트랜지스터는 PMOS트랜지스터로 이루어진 차동 증폭기.
  5. 반도체 메모리의 비트라인 쌍에 실린 데이터를 센싱하기 위한 센스 증폭기를 부궤환 차동 증폭기, 노멀 차동 증폭기, 정궤환 차동 증폭기 및 크로스 커플드 래치 형태로 순차로 변형시키기 위한 스위칭 소자들;
    상기 차동 증폭기와 공통 전류원 간에 접속되며 상기 차동 증폭기의 어느 한 출력의 전위에 따라 저항이 가변되거나 다른 전원에 의해 일정한 저항을 유지하는 트랜지스터를 포함하여 이루어진 비트라인 센스 증폭기.
  6. 제 5 항에 있어서,
    상기 트랜지스터는 NMOS트랜지스터로 이루어지며 상기 센스 증폭기가 차동 증폭기로 동작될 때에는 상기 차동 증폭기의 어느 한 출력에 따라 저항이 가변되고 상기 센스 증폭기가 상기 크로스 커플드 래치로 동작될 때에는 일정한 저항을 유지하는 비트라인 센스 증폭기.
  7. 반도체 메모리의 비트라인 쌍에 실린 데이터를 센싱하기 위한 센스 증폭기를 제어 신호들에 따라 부궤환 차동 증폭기, 노멀 차동 증폭기, 크로스 커플드 래치 형태로 순차로 변형시키기 위한 스위칭 소자들;
    센싱된 데이터를 상기 비트라인 쌍과 상기 반도체 메모리의 선택된 셀에 리라이트하기 위한 리스토어 수단;
    상기 차동 증폭기와 공통 전류원 간에 접속되며 상기 차동 증폭기의 어느 한 출력의 전위에 따라 저항이 가변되거나 다른 전원에 의해 일정한 저항을 유지하는 트랜지스터를 포함하여 이루어진 비트라인 센스 증폭기.
  8. 제 7 항에 있어서,
    상기 트랜지스터는 NMOS트랜지스터로 이루어지며 상기 센스 증폭기가 차동 증폭기로 동작될 때에는 상기 차동 증폭기의 어느 한 출력에 따라 저항이 가변되고 상기 센스 증폭기가 상기 크로스 커플드 래치로 동작될 때에는 일정한 저항을 유지하는 비트라인 센스 증폭기.
  9. 제 1 항에 있어서,
    상기 MOSFET 저항은 게이트가 상기 제 1 또는 제 2 출력단자에 접속된 NMOS트랜지스터로 이루어진 차동 증폭기.
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