KR102589761B1 - 데이터 감지 증폭 회로 및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 제 1 비트 라인에 연결되는 제 1 메모리 셀; 제 2 비트 라인에 연결되는 제 2 메모리 셀; 및 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 전압 차를 감지 증폭하는 센스 앰프 회로를 구비하고, 상기 센스 앰프 회로는, 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 NMOS 트랜지스터들로 구성되는 N형 감지 증폭기; 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 PMOS 트랜지스터들로 구성되는 P형 감지 증폭기; 및 상기 제 1 메모리 셀 혹은 상기 제 2 메모리 셀 중 선택되는 메모리 셀에 따라 상기 제 1 비트 라인의 전압이 상기 제 1 NMOS 트랜지스터에 제공되는 타이밍과 상기 제 2 비트 라인의 전압이 상기 제 2 NMOS 트랜지스터에 제공되는 타이밍을 조절하는 오프셋 제공부를 포함할 수 있다.

Description

데이터 감지 증폭 회로 및 반도체 메모리 장치{DATA SENSE AMPLIFICATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 비트 라인 센스 앰프를 구비하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치는 다수 개의 단위 셀을 구비하여 다수 개의 데이터를 저장할 수 있는 반도체 장치이다. 반도체 메모리 장치 중 가장 널리 사용되는 디램(DRAM)은 커패시터에 전하를 축적함으로써 데이터를 저장할 수 있는 메모리 장치로서, 커패시터와 스위치 역할을 하는 MOS 트랜지스터가 하나의 단위 셀을 이루고 있다.
메모리 장치는 반도체 기술이 발달하면서 더욱 고속 동작하도록, 더욱 고집적화되도록 발전하게 되었다. 특히, 디램의 고집적화를 위해서 면적의 대부분을 차지하는 다수 개의 단위 셀로 이루어진 셀 블록의 면적을 줄이는 것이 필요하다.
이를 위해, 디램의 단위 셀에 구비된 커패시터는 데이터가 유지될 수 있을 정도의 최소한의 전하량만을 축적하도록 구성된다. 이에 따라, 커패시터에 저장된 전하량은 매우 작으므로, 단위 셀에 저장된 데이터를 유지하는 신호를 외부로 출력할 때에는 비트 라인 센스 앰프(BIT LINE SENCE AMPLIFIER)를 통하여 증폭하여 출력한다.
도 1 은 일반적인 반도체 메모리 장치(10)의 구성을 도시한 도면이다.
도 1 을 참조하면, 반도체 메모리 장치(10)는 다수 개의 셀 매트(12, 14) 및 다수 개의 증폭부(16~18)를 포함한다.
다수 개의 셀 매트(12, 14)는 증폭부(16~18) 중 하나를 기준으로 상부 셀 매트(12)와 하부 셀 매트(14)로 나누어 질 수 있다. 상부 셀 매트(12)와 하부 셀 매트(14)는 각각 다수 개의 워드 라인(WL)과 다수 개의 비트 라인(BL, BLB) 사이에 연결된 다수 개의 메모리 셀(MC)을 포함할 수 있다.
다수 개의 증폭부(16~18)는 각각 다수 개의 비트 라인 센스 앰프(BLSA)를 포함할 수 있다. 다수 개의 비트 라인 센스 앰프(BLSA)는 각각 상부 셀 매트(12)의 비트 라인(BL)과 하부 셀 매트(14)의 비트 라인(BL)과 연결되어 액티브된 워드 라인(WL)과 연결된 메모리 셀(MC)의 데이터를 감지 증폭할 수 있다.
도 2 는 도 1 의 비트 라인 센스 앰프(BLSA) 및 그 주변 구성을 도시한 도면이다.
도 2 를 참조하면, 비트 라인 센스 앰프(BLSA)는 정비트 라인(BL) 및 부비트 라인(BLB)과 연결될 수 있다. 정비트 라인(BL)과 워드 라인(WL)이 교차하는 지점에는 셀 트랜지스터(M0) 및 셀 캐패시터(CO)를 포함하는 메모리 셀(MC)이 배치될 수 있다. 도면에 도시되지 않았지만, 부비트 라인(BLB)과 워드 라인(미도시)이 교차하는 지점에도 메모리 셀이 각각 배치 수 있다.
비트 라인 센스 앰프(BLSA)는 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)을 통해 공급되는 구동 전압들을 이용해 구동되는 크로스 커플드(cross-coupled)된 인버터들(INV1, INV2)로 구성될 수 있다. 또한, 이퀄라이징 신호(BLEQ)가 활성화된 구간에서 정/부 비트 라인(BL, BLB)을 프리차지 전압(VBLP)으로 동일하게 프리차징하기 위한 프리차지부(20)가 구비될 수 있다.
비트 라인 센스 앰프(BLSA)의 동작을 살펴보면 다음과 같다.
먼저, 프리차지부(20)는, 이퀄라이징 신호(BLEQ)가 활성화되면 정/부 비트 라인(BL, BLB)은 프리차지 전압(VBLP)으로 동일하게 프리차지(이하, '비트 라인 프리차지 동작'이라고 한다)된다. 참고로, 코어 전압(VCORE) 및 프리차지 전압(VBLP)은 외부로부터 인가된 전원 전압(VDD)을 이용하여 내부적으로 생성된 내부 전압일 수 있다. 예컨대, 코어 전압(VCORE)은 전원 전압(VDD)보다 낮은 전압 레벨을 가지며, 주로 메모리 셀(MC)에 저장되는 데이터의 로직 '하이'(High)에 대응하는 전압으로 사용되고 있다. 또한, 프리차지 전압(VBLP)은 코어전압(VCORE)을 감압하여 생성될 수 있으며, 코어 전압(VCORE)의 절반(1/2 * VCORE)으로 설정될 수 있다.
다음으로, 워드 라인(WL)이 활성화되어 메모리 셀(MC)이 선택되면, 셀 트랜지스터(M0)가 턴온되고 정비트 라인(BL)과 셀 캐패시터(C0) 사이에 전하 공유가 일어난다. 이러한 전하 공유에 의해 정비트 라인(BL)과 부비트 라인(BLB) 사이에 전위차(ΔV)가 발생하고, 비트 라인 센스 앰프(BLSA)는 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)으로 공급되는 구동 전압들을 이용해 정비트 라인(BL) 및 부비트 라인(BLB)의 전위차(ΔV)를 감지 증폭(이하, '비트 라인 감지 증폭 동작'이라고 한다)한다.
종래의 비트 라인 센스 앰프(BLSA)에서는 정/부 비트 라인(BL, BLB)을 코어 전압(VCORE)의 절반(1/2 * VCORE)인 프리차지 전압(VBLP)으로 프리차지 하는 1/2VCORE 프리차지 스킴이 사용되고 있다. 하지만, 비트 라인 프리차지 동작 후 비트 라인 감지 증폭 동작이 수행되는 과정에서, 비트 라인 센스 앰프(BLSA)는 메모리 셀(MC)에 저장되는 데이터, 즉, 메모리 셀(MC)의 셀 캐패시터(C0)의 캐패시턴스(Cs)에 따라 정/부 비트 라인(BL, BLB)을 각각 코어 전압(VCORE)과 접지 전압(VSS)으로(혹은 그 반대로) 스윙시켜야 한다. 따라서, 비트 라인 프리차지 동작 시에 프리차지 전압(VBLP)으로 정/부 비트 라인(BL, BLB)을 모두 프리차지 해야 하고, 비트 라인 감지 증폭 동작에서 정/부 비트 라인(BL, BLB) 모두 스윙됨으로 인해 전력 소모가 더 많이 발생하게 된다.
한편, 공정의 발달이 진행될수록, 즉, 스케일링(scaling)이 진행될수록 셀 캐패시터(C0)의 캐패시턴스(Cs)가 감소되고, 비트 라인 캐패시턴스(Cb)는 증가되고 있으며, 이로 인하여 메모리 셀의 리프레쉬 주기가 짧아지고 있다. 따라서, 셀 캐패시터(C0)의 캐패시턴스(Cs)를 증가시키거나, 비트 라인 캐패시턴스(Cb)를 감소시키거나, 혹은 비트 라인 프리차지 및 감지 증폭 동작에서 소모되는 전력을 감소시켜 리프레쉬 특성을 개선하는 기술이 필요하다.
제안 발명에서는, 비트 라인 프리차지 및 감지 증폭 동작에서 소모되는 전력을 감소시켜 리프레쉬 특성을 개선하는 방법에 대해 논의하기로 한다.
본 발명이 이루고자 하는 기술적 과제는, 그라운드 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 제 1 비트 라인에 연결되는 제 1 메모리 셀; 제 2 비트 라인에 연결되는 제 2 메모리 셀; 및 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 전압 차를 감지 증폭하는 센스 앰프 회로를 구비하고, 상기 센스 앰프 회로는, 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 NMOS 트랜지스터들로 구성되는 N형 감지 증폭기; 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 PMOS 트랜지스터들로 구성되는 P형 감지 증폭기; 및 상기 제 1 메모리 셀 혹은 상기 제 2 메모리 셀 중 선택되는 메모리 셀에 따라 상기 제 1 비트 라인의 전압이 상기 제 1 NMOS 트랜지스터에 제공되는 타이밍과 상기 제 2 비트 라인의 전압이 상기 제 2 NMOS 트랜지스터에 제공되는 타이밍을 조절하는 오프셋 제공부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 각각 다수 개의 워드 라인과 다수 개의 비트 라인 사이에 연결된 다수 개의 메모리 셀을 포함하는 다수 개의 셀 매트; 각각이 다수 개의 센스 앰프 회로를 포함하며 상기 다수 개의 셀 매트 중 인접한 셀 매트들 사이에 배치되는 다수 개의 증폭부 - 각 센스 앰프 회로는 상기 인접한 셀 매트들 중 상부 셀 매트의 제 1 비트 라인과 하부 셀 매트의 제 2 비트 라인 사이의 전압 차를 감지 증폭함-; 및 다수 개의 매트 활성화 신호에 응답하여 상기 다수 개의 증폭부에 대응되는 각각 대응되는 다수 개의 제 1 및 제 2 오프셋 선택 신호를 생성하며, 센스 앰프 인에이블 신호에 따라 상기 제 1 및 제 2 오프셋 선택 신호의 활성화 순서를 결정하는 오프셋 제어부를 구비하고, 상기 각 센스 앰프 회로는, 일단이 제 1 전원 라인과 연결되고, 타단이 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 NMOS 트랜지스터들로 구성되는 N형 감지 증폭기; 일단이 제 2 전원 라인과 연결되고, 타단이 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 PMOS 트랜지스터들로 구성되는 P형 감지 증폭기; 및 해당(aasigned) 제 1 오프셋 선택 신호 및 해당 제 2 오프셋 선택 신호에 응답하여 상기 제 1 비트 라인의 전압이 상기 제 1 NMOS 트랜지스터에 제공되는 타이밍과 상기 제 2 비트 라인의 전압이 상기 제 2 NMOS 트랜지스터에 제공되는 타이밍을 조절하는 오프셋 제공부를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 감지 증폭 회로는, 제 1 전원 전압단과 제 2 전원 전압단 사이에 연결되어, 제 1 영역에서 출력되는 데이터를 전달하는 제 1 데이터 라인과 제 2 영역에서 출력되는 데이터를 전달하는 제 2 데이터 라인 사이의 전압 차를 감지 증폭하는 데이터 감지 증폭 회로에 있어서, 상기 제 1 전원 전압단과 상기 제 1 데이터 라인 사이에 연결되며, 게이트로 상기 제 2 데이터 라인의 신호를 수신하는 제 1 트랜지스터; 상기 제 1 전원 전압단과 상기 제 2 데이터 라인 사이에 연결되며, 게이트로 상기 제 1 데이터 라인의 신호를 수신하는 제 2 트랜지스터; 상기 제 2 전원 전압단과 제 1 노드 사이에 연결되며, 게이트로 상기 제 2 데이터 라인의 신호를 수신하는 제 3 트랜지스터; 상기 제 2 전원 전압단과 제 2 노드 사이에 연결되며, 게이트로 상기 제 1 데이터 라인의 신호를 수신하는 제 4 트랜지스터; 상기 제 1 영역 혹은 상기 제 2 영역 중 선택되는 영역에 따라 상기 제 1 데이터 라인의 전압이 상기 제 1 노드에 제공되는 타이밍과 상기 제 2 데이터 라인의 전압이 상기 제 2 노드로 제공되는 타이밍을 조절하는 오프셋 제공부를 포함할 수 있다.
제안된 실시 예에 따른 반도체 메모리 장치는 그라운드 비트 라인 프리차지 스킴을 적용함으로써 비트 라인 프리차지 및 감지 증폭 동작 시의 전력 소모를 감소 시킬 수 있다는 효과가 있다.
이를 통해, 제안된 실시 예에 따른 반도체 메모리 장치는 리프레쉬 주기를 개선할 수 있는 효과가 있다.
도 1 은 일반적인 반도체 메모리 장치의 구성을 도시한 블록도 이다.
도 2 는 도 1 의 비트 라인 센스 앰프(BLSA) 및 그 주변 구성을 도시한 회로도 이다.
도 3 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성을 도시한 회로도 이다.
도 4 는 도 3 의 오프셋 제어부의 동작을 설명하기 위한 동작 타이밍도 이다.
도 5 는 도 3 의 변형 예에 따른 반도체 메모리 장치의 구성을 도시한 회로도 이다.
도 6a 내지 도 7b 는 본 발명의 실시 예에 따른 비트 라인 센스 앰프(BLSA)의 동작을 설명하기 위한 동작 타이밍도 이다.
도 8 은 비교 예와 본 발명의 실시 예에 따른 비트 라인 센스 앰프(BLSA)의 동작을 비교하기 위한 동작 타이밍도 이다.
도 9 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성을 도시한 도면 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예들을 첨부 도면을 참조하여 설명하고자 한다.
도 3 은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 구성을 도시한 도면 이다.
도 3 을 참조하면, 반도체 메모리 장치(100)는, 제 1 워드 라인(WL1)과 제 1 비트 라인(BLU) 사이에 연결되는 제 1 메모리 셀(MC1), 제 2 워드 라인(WL2)과 제 2 비트 라인(BLD) 사이에 연결되는 제 2 메모리 셀(MC2) 및 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이의 전압 차를 감지 증폭하는 비트 라인 센스 앰프 회로(110)를 포함할 수 있다.
제 1 메모리 셀(MC1)은, 제 1 워드 라인(WL1)과 제 1 비트 라인(BLU)이 교차하는 지점에 배치된 셀 트랜지스터(M01) 및 셀 캐패시터(CO1)를 포함할 수 있다. 제 2 메모리 셀(MC2)은, 제 2 워드 라인(WL2)과 제 2 비트 라인(BLD)이 교차하는 지점에 배치된 셀 트랜지스터(M02) 및 셀 캐패시터(CO2)를 포함할 수 있다. 바람직하게는, 제 1 메모리 셀(MC1)은 상부 셀 매트(UMAT)에 배치되고, 제 2 메모리 셀(MC2)은 하부 셀 매트(DMAT)에 배치되고, 비트 라인 센스 앰프 회로(110)는 상부 셀 매트(UMAT)와 하부 셀 매트(DMAT) 사이에 배치되어 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이의 전압 차를 감지 증폭할 수 있다.
비트 라인 센스 앰프 회로(110)는, N형 감지 증폭기(120), P형 감지 증폭기(130) 및 오프셋 제공부(140)를 포함할 수 있다.
N형 감지 증폭기(120)는, 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD)과 각각 연결된(coupled) 한쌍의 크로스 커플된 제 1 NMOS 트랜지스터(M1) 및 제 2 NMOS 트랜지스터(M2)로 구성될 수 있다. P형 감지 증폭기(130)는, 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD)과 각각 연결된(connected) 한쌍의 크로스 커플된 제 1 PMOS 트랜지스터(M5) 및 제 2 PMOS 트랜지스터(M6)로 구성될 수 있다. 오프셋 제공부(140)는 제 1 메모리 셀(MC1) 혹은 제 2 메모리 셀(MC2) 중 선택되는 메모리 셀에 따라 제 1 비트 라인(BLU)의 전압이 제 1 NMOS 트랜지스터(M1)로 제공되는 타이밍과 제 2 비트 라인(BLD)의 전압이 제 2 NMOS 트랜지스터(M2)로 제공되는 타이밍을 조절할 수 있다.
보다 상세하게, 제 1 PMOS 트랜지스터(M5) 및 제 2 PMOS 트랜지스터(M6)는 각각 일단이 풀업 전원 라인(RTO)과 연결되고, 타단이 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD) 중 하나와 연결되고, 게이트로 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD) 중 나머지 하나의 전압을 수신할 수 있다. 제 1 NMOS 트랜지스터(M1) 및 제 2 NMOS 트랜지스터(M2)는 각각 일단이 풀다운 전원 라인(SB)과 연결되고, 타단이 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD) 중 하나와 연결(coupled)되고, 게이트로 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD) 중 나머지 하나의 전압을 수신할 수 있다. 본 발명의 실시 예에서는, 제 1 NMOS 트랜지스터(M1) 및 제 2 NMOS 트랜지스터(M2)의 타단은 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD)과 직접적으로 연결되지 않고, 오프셋 제공부(140)를 통해 연결될 수 있다.
오프셋 제공부(140)는, 제 1 메모리 셀(MC1)이 선택되면, 제 1 비트 라인(BLU)의 전압을 제 1 NMOS 트랜지스터(M1)로 제공한 후에 제 2 비트 라인(BLU)의 전압을 제 2 NMOS 트랜지스터(M2)로 제공할 수 있다. 또한, 오프셋 제공부(140)는, 제 2 메모리 셀(MC2)이 선택되면, 제 2 비트 라인(BLD)의 전압을 제 2 NMOS 트랜지스터(M2)로 제공한 후에 제 1 비트 라인(BLU)의 전압을 제 1 NMOS 트랜지스터(M1)로 제공할 수 있다. 바람직하게는, 오프셋 제공부(140)는, 제 1 메모리 셀(MC1)이 선택되면, 제 1 비트 라인(BLU)의 전압을 제 1 NMOS 트랜지스터(M1)로 제공하고, 센스 앰프 인에이블 신호(SAEN)가 활성화된 후에(즉, 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)으로 풀업 구동 전압 및 풀다운 구동 전압이 공급된 후에) 제 2 비트 라인(BLD)의 전압을 제 2 NMOS 트랜지스터(M2)로 제공할 수 있다. 또한, 오프셋 제공부(140)는, 제 2 메모리 셀(MC2)이 선택되면, 제 2 비트 라인(BLD)의 전압을 제 2 NMOS 트랜지스터(M2)로 제공하고, 센스 앰프 인에이블 신호(SAEN)가 활성화된 후에 제 1 비트 라인(BLU)의 전압을 제 1 NMOS 트랜지스터(M1)로 제공할 수 있다.
도 4 는 도 3 의 오프셋 제어부(150)의 동작을 설명하기 위한 동작 타이밍도 이다.
도 4 를 참조하면, 오프셋 제어부(150)는, 상부 매트 활성화 신호(UMAT_ACT)가 활성화되면 소정 시간 후에 제 1 오프셋 선택 신호(OFF_SET1)를 활성화 시키고, 제 1 오프셋 선택 신호(OFF_SET1)가 활성화된 상태에서 센스 앰프 인에이블 신호(SAEN)가 활성화되면 소정 시간 후에 제 2 오프셋 선택 신호(OFF_SET2)를 활성화 시킬 수 있다.
또한, 오프셋 제어부(150)는, 하부 매트 활성화 신호(DMAT_ACT)가 활성화되면 소정 시간 후에 제 2 오프셋 선택 신호(OFF_SET2)를 활성화 시키고, 제 2 오프셋 선택 신호(OFF_SET2)가 활성화된 상태에서 센스 앰프 인에이블 신호(SAEN)가 활성화되면 소정 시간 후에 제 1 오프셋 선택 신호(OFF_SET1)를 활성화 시킬 수 있다.
다시 도 3 을 참조하면, 반도체 메모리 장치(100)는, 오프셋 제어부(150)를 더 포함할 수 있다. 오프셋 제어부(150)는, 상부 매트 활성화 신호(UMAT_ACT) 및 하부 매트 활성화 신호(DMAT_ACT)에 응답하여 제 1 오프셋 선택 신호(OFF_SET1) 및 제 2 오프셋 선택 신호(OFF_SET2)를 생성하되, 센스 앰프 인에이블 신호(SAEN)에 따라 제 1 오프셋 선택 신호(OFF_SET1) 및 제 2 오프셋 선택 신호(OFF_SET2)의 활성화 순서를 결정할 수 있다.
이 때, 오프셋 제공부(140)는, 제 1 오프셋 선택 신호(OFF_SET1)에 응답하여 제 1 비트 라인(BLU)과 제 1 NMOS 트랜지스터(M1)를 연결하는 제 1 연결부(M3) 및 제 2 오프셋 선택 신호(OFF_SET2)에 응답하여 제 2 비트 라인(BLD)과 제 2 NMOS 트랜지스터(M2)를 연결하는 제 2 연결부(M4)를 포함할 수 있다. 바람직하게, 제 1 연결부(M3) 및 제 2 연결부(M4)는 각각 일단이 제 1 비트 라인(BLU) 혹은 제 2 비트 라인(BLD)과 연결되고, 타단이 제 1 NMOS 트랜지스터(M1) 혹은 제 2 NMOS 트랜지스터(M2)와 연결되고, 게이트로 제 1 오프셋 선택 신호(OFF_SET1) 혹은 제 2 오프셋 선택 신호(OFF_SET2)를 수신하는 트랜지스터로 구성될 수 있다.
한편, 반도체 메모리 장치(100)는, 이퀄라이징 신호(BLEQ)가 활성화된 구간에서 정/부 비트 라인(BL, BLB)을 접지 전압(VSS)으로 접지시키기 위한 프리차지부(160)가 구비될 수 있다. 다른 실시 예에서는, 프리차지부(160)는 생략될 수도 있다.
도 5 는 도 3 의 변형 예에 따른 비트 라인 센스 앰프 회로(110A)의 구성을 도시한 회로도 이다.
참고로, 도 5 의 구성은 도 3 의 구성과 실질적으로 동일하지만, 설명의 이해를 돕기 위해 변형된 배치를 보여주고 있다. 이하, 도 3 및 도 5 에서는 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 중복되는 설명은 생략하기로 한다.
도 5 를 참조하면, 비트 라인 센스 앰프 회로(110A)는, 제 1 내지 제 6 트랜지스터(M1~M6) 및 프리차지부(160)를 포함할 수 있다.
제 1 트랜지스터(M1)는 풀다운 전원 라인(SB)과 제 1 노드(NO1) 사이에 연결되며, 게이트로 제 2 비트 라인(BLD)의 신호를 수신할 수 있다. 제 2 트랜지스터(M2)는 풀다운 전원 라인(SB)과 제 2 노드(NO2) 사이에 연결되며, 게이트로 제 1 비트 라인(BLU)의 신호를 수신할 수 있다. 제 3 트랜지스터(M3)는 제 1 비트 라인(BLU)과 제 1 노드(NO1) 사이에 연결되며, 게이트로 제 1 오프셋 선택 신호(OFF_SEL1)를 수신할 수 있다. 제 4 트랜지스터(M4)는 제 2 비트 라인(BLD)과 제 2 노드(NO2) 사이에 연결되며, 게이트로 제 2 오프셋 선택 신호(OFF_SEL2)를 수신할 수 있다. 제 5 트랜지스터(M5)는 풀업 전원 라인(RTO)과 제 1 비트 라인(BLU) 사이에 연결되며, 게이트로 제 2 비트 라인(BLD)의 신호를 수신할 수 있다. 제 6 트랜지스터(M6)는 풀업 전원 라인(RTO)과 제 2 비트 라인(BLD) 사이에 연결되며, 게이트로 제 1 비트 라인(BLU)의 신호를 수신할 수 있다. 참고로, 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)는 도 3 의 N형 감지 증폭기(120)에 대응되며, 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)는 도 3 의 오프셋 제공부(140)에 대응되며, 제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)는 도 3 의 P형 감지 증폭기(130)에 각각 대응될 수 있다.
프리차지부(160)는, 이퀄라이징 신호(BLEQ)가 활성화된 구간에서 정/부 비트 라인(BL, BLB)을 접지 전압(VSS)으로 접지시킬 수 있다.
이하, 도 3 내지 7b 를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기로 한다.
도 6a 내지 도 7b 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도 이다.
도 6a 및 도 6b 는 상부 셀 매트(UMAT)가 활성화된 상태에서 제 1 메모리 셀(MC1)의 데이터가 하이 데이터인 경우와 로우 데이터인 경우를 각각 도시한 동작 타이밍도 이다.
도 6a 를 참조하면, t0 전에, 프리차지부(160)는 이퀄라이징 신호(BLEQ)가 활성화되면 정/부 비트 라인(BL, BLB)을 접지 전압(VSS)으로 접지시킨다.
t0 에서, 상부 매트 활성화 신호(UMAT_ACT)가 활성화되고 제 1 워드 라인(WL1)이 활성화되어 제 1 메모리 셀(MC1)이 선택되면, 셀 트랜지스터(M01)가 턴온 되고 제 1 비트 라인(BLU)과 셀 캐패시터(C01) 사이에 전하 공유가 일어난다. 이러한 전하 공유에 의해 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이에 전위차(ΔV)가 발생한다.
t1 에서, 오프셋 제어부(150)는 제 1 오프셋 선택 신호(OFF_SET1)를 활성화 시킬 수 있다. 이 때, 센스 앰프 인에이블 신호(SAEN)가 비활성화된 상태이므로, 풀업 구동 전압 및 풀다운 구동 전압이 공급되지 않는다. 따라서, t0에서 t1 사이에 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이의 전위차(ΔV)가 유지될 수 있다.
활성화된 제 1 오프셋 선택 신호(OFF_SET1)에 따라, 제 3 트랜지스터(M3)는 턴온되어 제 1 비트 라인(BLU)과 제 1 노드(NO1)가 연결되고, 비활성화된 제 2 오프셋 선택 신호(OFF_SET2)에 따라, 제 4 트랜지스터(M4)는 턴오프되어 제 2 비트 라인(BLD)과 제 2 노드(NO2)는 분리된다. 또한, 전하 공유된 제 1 비트 라인(BLU)에 의해 제 6 트랜지스터(M6)는 턴오프 되고, 접지 전압(VSS)으로 프리차지된 제 2 비트 라인(BLD)에 의해 제 5 트랜지스터(M5)는 턴온 된다.
t2 에서, 센스 앰프 인에이블 신호(SAEN)가 활성화되면, 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해 풀업 구동 전압(예를 들어, 전원 전압(VDD) 혹은 코어 전압(VCORE) 및 풀다운 구동 전압(예를 들어, 접지 전압(VSS)이 공급된다. 이 때, 제 5 트랜지스터(M5)가 턴온되어 있으므로, 풀업 전원 라인(RTO)으로 공급되는 풀업 구동 전압으로 제 1 비트 라인(BLU)이 구동될 수 있다. 한편, 풀업 구동 전압 및 풀다운 구동 전압이 공급되는 초기 구간(즉, t2~t3 사이)에서, 제 6 트랜지스터(M6)는 제 2 트랜지스터(M2)와 분리되어 있기 때문에 제 2 트랜지스터(M2)와의 파이팅(Fighting)이 이루어지지 않아 부분적으로(partially) 턴온될 수 있다. 따라서, 약하게 턴온된 제 6 트랜지스터(M6)에 의해 풀업 전원 라인(RTO)으로 공급되는 풀업 구동 전압으로 제 2 비트 라인(BLD)이 구동될 수 있다.
t3 에서, 오프셋 제어부(150)는 제 2 오프셋 선택 신호(OFF_SET2)를 활성화 시키고, 이에 따라, 제 4 트랜지스터(M4)는 턴온되어 제 2 비트 라인(BLD)과 제 2 노드(NO2)가 연결된다. 따라서, 제 2 비트 라인(BLD)는 풀다운 전원 라인(SB)으로 공급되는 풀다운 구동 전압으로 구동될 수 있다.
t4 에서, 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이의 전압 차가 증폭되어 제 1 메모리 셀(MC1)의 하이 데이터가 정상적으로 감지될 수 있다.
도 6b 를 참조하면, t0 전에, 프리차지부(160)는 이퀄라이징 신호(BLEQ)가 활성화되면 정/부 비트 라인(BL, BLB)을 접지 전압(VSS)으로 접지시킨다.
t0 에서, 제 1 비트 라인(BLU)과 셀 캐패시터(C01) 사이에 전하 공유가 일어나지만, 제 1 메모리 셀(MC1)의 데이터가 로우 데이터이므로 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이에 전위차가 발생하지 않는다.
t1 에서, 오프셋 제어부(150)는 제 1 오프셋 선택 신호(OFF_SET1)를 활성화 시킬 수 있다. 이 때, 센스 앰프 인에이블 신호(SAEN)가 비활성화된 상태이므로, 풀업 구동 전압 및 풀다운 구동 전압은 공급되지 않는다.
활성화된 제 1 오프셋 선택 신호(OFF_SET1)에 따라, 제 3 트랜지스터(M3)는 턴온되어 제 1 비트 라인(BLU)과 제 1 노드(NO1)가 연결되고, 비활성화된 제 2 오프셋 선택 신호(OFF_SET2)에 따라, 제 4 트랜지스터(M4)는 턴오프되어 제 2 비트 라인(BLD)과 제 2 노드(NO2)는 분리된다. 또한, 로우 데이터로 전하 공유된 제 1 비트 라인(BLU)에 의해 제 6 트랜지스터(M6)는 턴온 되고, 접지 전압(VSS)으로 프리차지된 제 2 비트 라인(BLD)에 의해 제 5 트랜지스터(M5)는 턴온 된다.
t2 에서, 센스 앰프 인에이블 신호(SAEN)가 활성화되면, 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해 풀업 구동 전압 및 풀다운 구동 전압이 공급된다. 이 때, 풀업 구동 전압 및 풀다운 구동 전압이 공급되는 초기 구간(즉, t2~t3 사이)에서, 제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)가 모두 턴온되어 있으므로, 제 1 비트 라인(BLU) 및 제 2 비트 라인(BLD)이 모두 풀업 구동 전압으로 구동될 수 있다.
t3 에서, 풀업 구동 전압이 점차 상승함에 따라 같이 상승하는 제 2 비트 라인(BLD)의 전압에 따라 제 1 트랜지스터(M1)가 턴온 될 수 있다. 따라서, 제 1 비트 라인(BLU)은 풀다운 전원 라인(SB)을 통해 제공되는 풀다운 구동 전압으로 구동되고, 제 2 비트 라인(BLD)는 풀업 전원 라인(RTO)으로 공급되는 풀업 구동 전압으로 구동될 수 있다. 이후, 오프셋 제어부(150)는 제 2 오프셋 선택 신호(OFF_SET2)를 활성화 시키고, 이에 따라, 제 4 트랜지스터(M4)는 턴온되어 제 2 비트 라인(BLD)과 제 2 노드(NO2)가 연결된다.
t4 에서, 제 1 비트 라인(BLU)과 제 2 비트 라인(BLD) 사이의 전압 차가 증폭되어 제 1 메모리 셀(MC1)의 로우 데이터가 정상적으로 감지 될 수 있다.
도 7a 및 도 7b 는 하부 셀 매트(DMAT)가 활성화된 상태에서 제 2 메모리 셀(MC2)의 데이터가 하이 데이터인 경우와 로우 데이터인 경우를 각각 도시한 동작 타이밍도 이다.
참고로, 도 7a 및 도 7b 는 도 6a 및 도 6b 의 동작과 실질적으로 동일하다. 단, 하부 매트 활성화 신호(DMAT_ACT)가 활성화되고 제 2 워드 라인(WL2)이 활성화되어 제 2 메모리 셀(MC2)이 선택되면, 제 2 비트 라인(BLD)과 셀 캐패시터(C02) 사이에 전하 공유가 일어나고, 제 2 메모리 셀(MC2)의 데이터가 하이 데이터인 경우 제 2 비트 라인(BLD)이 풀업 구동 전압으로 구동되고, 제 2 메모리 셀(MC2)의 데이터가 로우 데이터인 경우 제 2 비트 라인(BLD)이 풀다운 구동 전압으로 구동되는 점이 다르다. 또한, 활성화된 하부 매트 활성화 신호(DMAT_ACT)에 따라, 오프셋 제어부(150)는, 제 2 오프셋 선택 신호(OFF_SET2)를 먼저 활성화 시키고, 제 2 오프셋 선택 신호(OFF_SET2)가 활성화된 상태에서 센스 앰프 인에이블 신호(SAEN)가 활성화되면 소정 시간 후에 제 1 오프셋 선택 신호(OFF_SET1)를 활성화 시킬 수 있다.
도 8 은 1/2VCORE 프리차지 스킴과 본 발명의 실시 예에 따른 그라운드 프리차지 스킴을 비교하기 위한 동작 타이밍도 이다.
도 8 을 참조하면, 정비트 라인(BL)의 데이터를 감지 증폭하는 1/2VCORE 프리차지 스킴이 도시되어 있다.
t0 이전 워드 라인(WL)이 활성화되기 전에 정/부 비트 라인(BL, BLB)이 프리차지 전압(VBLP)으로 동일하게 프리차지 된다. t0 에서, 워드 라인(WL)이 활성화되어 메모리 셀이 선택되면, 선택된 메모리 셀의 캐패시터와 정비트 라인(BL) 사이에 전하 공유가 일어난다. t2 에서, 비트 라인 센스 앰프(BLSA)는 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)으로 공급되는 구동 전압들을 이용해 정비트 라인(BL) 및 부비트 라인(BLB)의 전위차를 감지 증폭할 수 있다. 이 때, 메모리 셀의 데이터가 하이 데이터일 때, 정/부 비트 라인(BL, BLB)은 각각 코어 전압(VCORE)과 접지 전압(VSS)으로 스윙되고, 메모리 셀의 데이터가 로우 데이터일 때, 정/부 비트 라인(BL, BLB)은 각각 접지 전압(VSS)과 코어 전압(VCORE)으로 스윙될 수 있다. t4 에서, 메모리 셀의 하이 데이터가 정상적으로 감지 될 수 있다.
상기와 같이, 1/2VCORE 프리차지 스킴에서는, 정/부 비트 라인(BL, BLB)을 모두 프리차지 전압(VBLP)으로 프리차지 해야 하고, 비트 라인 감지 증폭 동작에서 정/부 비트 라인(BL, BLB) 모두 스윙됨으로 인해 전력 소모가 더 많이 발생하게 된다.
반면, 본 발명의 실시 예에 따른 그라운드 프리차지 스킴의 경우, 정/부 비트 라인(BL, BLB)이 접지 전압(VSS)으로 프리차지 시키므로, 메모리 셀의 데이터가 하이 데이터일 때만 차지를 소모하고, 로우 데이터일 때는 차지를 소모하지 않는다. 따라서, 비트 라인 프리차지 및 감지 증폭 동작 시 전력 소모를 감소시키고, 이를 통해, 리프레쉬 주기를 개선할 수 있다.
한편, 상기의 실시 예에서는 상부 셀 매트(UMAT)에 배치된 제 1 메모리 셀(MC1)과 연결된 제 1 비트 라인(UBL)과, 하부 셀 매트(DMAT)에 배치된 제 2 메모리 셀(MC2)과 연결된 제 2 비트 라인(DBL)의 전압 차를 감지 증폭하는 하나의 비트 라인 센스 앰프 회로(110)를 도시하고 있다. 하지만, 본 발명은 이에 한정되지 않으며 반도체 메모리 장치는 다수 개의 셀 매트들 사이에 배치된 다수 개의 비트 라인 센스 앰프들(BLSA)을 구비할 수 있다.
이하, 도면을 참조하여, 다수 개의 셀 매트들 사이에 배치된 다수 개의 비트 라인 센스 앰프들(BLSA)을 구비하는 반도체 메모리 장치를 설명하기로 한다.
도 9 는 본 발명의 실시 예에 따른 반도체 메모리 장치(200)의 구성을 도시한 블록도 이다.
도 9 를 참조하면, 반도체 메모리 장치(200)는 다수 개의 셀 매트(210, 220), 다수 개의 증폭부(230~250), 센스 앰프 제어부(260) 및 오프셋 제어부(270)를 포함할 수 있다.
다수 개의 셀 매트(210, 220) 중 인접한 두 개의 셀 매트는 증폭부(230~250) 중 하나를 기준으로 상부 셀 매트(210)와 하부 셀 매트(220)로 나누어 질 수 있다. 상부 셀 매트(210)와 하부 셀 매트(220)는 각각 다수 개의 워드 라인(WL)과 다수 개의 비트 라인(BL, BLB) 사이에 연결된 다수 개의 메모리 셀(MC)을 포함할 수 있다.
다수 개의 증폭부(230~250)는 각각 다수 개의 비트 라인 센스 앰프(BLSA)를 포함할 수 있다. 다수 개의 비트 라인 센스 앰프(BLSA)는 각각 상부 셀 매트(210)의 비트 라인(BL)과 하부 셀 매트(220)의 비트 라인(BL)과 연결되어 액티브된 워드 라인(WL)과 연결된 메모리 셀(MC)의 데이터를 감지 증폭할 수 있다. 다수 개의 비트 라인 센스 앰프(BLSA) 각각은 도 3 의 비트 라인 센스 앰프 회로(110)에 대응될 수 있다.
센스 앰프 제어부(260)는, 액티브 신호(ACT) 및 프리차지 신호(PCG)에 응답하여 센스 앰프 인에이블 신호(SAEN)를 생성하고, 생성된 센스 앰프 인에이블 신호(SAEN)에 따라 풀업 제어 신호(SAP)와 풀다운 제어 신호(SAN)를 생성할 수 있다. 또한, 풀업 제어 신호(SAP)에 따라 풀업 전원 라인(RTO)으로 풀업 구동 전압을 공급하고, 풀다운 제어 신호(SAN)에 따라 풀다운 전원 라인(SB)으로 풀다운 구동 전압을 공급할 수 있다.
보다 상세하게, 센스 앰프 제어부(260)는, 제어 신호 생성부(262) 및 전압 구동부(264)를 포함할 수 있다. 제어 신호 생성부(262)는, 액티브 신호(ACT)에 응답하여 활성화되고 프리차지 신호(PCG)에 응답하여 비활성화되는 센스 앰프 인에이블 신호(SAEN)를 생성하고, 센스 앰프 인에이블 신호(SAEN)에 따라 풀업 제어 신호(SAP)와 풀다운 제어 신호(SAN)의 활성화 시점을 제어할 수 있다. 전압 구동부(264)는, 풀업 제어 신호(SAP)와 풀다운 제어 신호(SAN)에 따라 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 각각 구동할 수 있다.
참고로, 증폭부(230~250)의 증폭 시간을 단축시키기 위해 수행되는 오버 드라이빙 동작 시에, 제어 신호 생성부(262)는 센스 앰프 인에이블 신호(SAEN)의 활성화 구간 초기에 활성화되는 제 1 풀업 제어 신호(SAP1)와, 센스 앰프 인에이블 신호(SAEN)의 나머지 활성화 구간 동안 활성화되는 제 2 풀업 제어 신호(SAP2)를 생성할 수 있다. 또한, 전압 구동부(264)는, 비트 라인 센스 앰프들(BLSA)의 동작 초기(셀과 비트 라인 간 전하 공유 직후)에 센스 앰프 인에이블 신호(SAEN)가 활성화되면, 제 1 풀업 제어 신호(SAP1)에 따라 풀업 전원 라인(RTO)으로 코어 전압(VOCRE)보다 높은 전압 레벨의 전압(예를 들어, 전원 전압(VDD)을 공급하여 비트 라인 센스 앰프(BLSA)의 증폭 시간을 단축시킬 수 있다.
오프셋 제어부(270)는, 매트 활성화 신호(MAT_ACT<0:M>)에 응답하여 제 1 오프셋 선택 신호(OFF_SET1<0:K>) 및 제 2 오프셋 선택 신호(OFF_SET2<0:K>)를 생성하되, 센스 앰프 인에이블 신호(SAEN)에 따라 제 1 오프셋 선택 신호(OFF_SET1<0:K>) 및 제 2 오프셋 선택 신호(OFF_SET2<0:K>)의 활성화 순서를 결정할 수 있다. 이 때, M, K는 양의 정수며, M은 셀 매트(210, 220)의 수에 대응되고, K는 증폭부(230~250)의 수에 대응될 수 있다. 예를 들어, 셀 매트가 8개 구비되고, 증폭부가 7개 구비되는 경우, M은 7이고, K는 6일 수 있다. 오프셋 제어부(270)은 도 3 의 오프셋 제어부(150)에 대응되므로, 상세한 설명은 생략하기로 한다.
도 9 에서, 액티브 신호(ACT)가 입력되기 전에 정비트 라인(BL) 및 부비트 라인(BLB)은 접지 전압(VSS)으로 프리차지 될 수 있다. 액티브 신호(ACT)가 입력되면, 다수 개의 비트 라인 센스 앰프들(BLSA)은 센스 앰프 제어부(260)로부터 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해 공급되는 풀업 구동 전압 및 풀다운 구동 전압에 따라 동작을 시작할 수 있다. 이 때, 비트 라인 센스 앰프들(BLSA) 내의 오프셋 제공부(도 3 의 140)는 상부 셀 매트(210)와 하부 셀 매트(220) 중 어느 셀 매트가 활성화 되느냐에 따라 정비트 라인(BL)의 전압 혹은 부비트 라인(BLB)의 전압이 N형 감지 증폭기(도 3 의 120)의 제 1 NMOS 트랜지스터(도 3 의 M1) 및 제 2 NMOS 트랜지스터(도 3 의 M2)에 각각 제공되는 타이밍을 조절한다. 예를 들어, 상부 셀 매트(210)가 활성화되는 경우, 오프셋 제공부(140)는 정비트 라인(BL)의 전압을 제 1 NMOS 트랜지스터(M1)로 먼저 제공하고, 센스 앰프 인에이블 신호(SAEN)가 활성화되어 풀업 전원 라인(RTO) 및 풀다운 전원 라인(SB)을 통해 풀업 구동 전압 및 풀다운 구동 전압이 각각 제공된 후에, 부비트 라인(BLB)의 전압을 제 2 NMOS 트랜지스터(M2)로 제공할 수 있다.
한편, 본 발명의 실시 예에서는, 비트 라인들의 전압 차를 감지 증폭하는 비트 라인 센스 앰프를 예로 들어 설명하였지만, 본 발명의 기술적 특징은 이에 한정되지 않는다. 예를 들어, 도 3 및 도 4 의 비트 라인 센스 앰프 회로(110, 110A)는 제 1 전원 전압단과 제 2 전원 전압단 사이에 연결되어, 제 1 영역에서 출력되는 데이터를 전달하는 제 1 데이터 라인과 제 2 영역에서 출력되는 데이터를 전달하는 제 2 데이터 라인 사이의 전압 차를 감지 증폭하는 데이터 감지 증폭 회로에 적용될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100: 반도체 메모리 장치 110: 비트 라인 센스 앰프 회로
120: N형 감지 증폭기 130: P형 감지 증폭기
140: 오프셋 제공부 150: 오프셋 제어부
160: 프리차지부

Claims (20)

  1. 제 1 비트 라인에 연결되는 제 1 메모리 셀;
    제 2 비트 라인에 연결되는 제 2 메모리 셀; 및
    상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 전압 차를 감지 증폭하는 센스 앰프 회로
    를 구비하고, 상기 센스 앰프 회로는,
    상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 NMOS 트랜지스터들로 구성되는 N형 감지 증폭기;
    상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 PMOS 트랜지스터들로 구성되는 P형 감지 증폭기; 및
    상기 제 1 메모리 셀 혹은 상기 제 2 메모리 셀 중 선택되는 메모리 셀에 따라 상기 제 1 비트 라인의 전압이 상기 제 1 NMOS 트랜지스터에 제공되는 타이밍과 상기 제 2 비트 라인의 전압이 상기 제 2 NMOS 트랜지스터에 제공되는 타이밍을 조절하는 오프셋 제공부
    를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 메모리 셀이 선택되면, 상기 제 1 비트 라인의 전압을 상기 제 1 NMOS 트랜지스터로 제공한 후에 상기 제 2 비트 라인의 전압을 상기 제 2 NMOS 트랜지스터로 제공하는 것
    을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 2 메모리 셀이 선택되면, 상기 제 2 비트 라인의 전압을 상기 제 2 NMOS 트랜지스터로 제공한 후에 상기 제 1 비트 라인의 전압을 상기 제 1 NMOS 트랜지스터로 제공하는 것
    을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 메모리 셀이 선택되면, 상기 제 1 비트 라인의 전압을 상기 제 1 NMOS 트랜지스터로 제공하고, 센스 앰프 인에이블 신호가 활성화된 후에 상기 제 2 비트 라인의 전압을 상기 제 2 NMOS 트랜지스터로 제공하는 것
    을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 2 메모리 셀이 선택되면, 상기 제 2 비트 라인의 전압을 상기 제 2 NMOS 트랜지스터로 제공하고, 센스 앰프 인에이블 신호가 활성화된 후에 상기 제 1 비트 라인의 전압을 상기 제 1 NMOS 트랜지스터로 제공하는 것
    을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 메모리 셀이 위치한 제 1 셀 매트의 활성화 신호 및 상기 제 2 메모리 셀이 위치한 제 2 셀 매트의 활성화 신호에 응답하여 제 1 및 제 2 오프셋 선택 신호를 생성하며, 센스 앰프 인에이블 신호에 따라 상기 제 1 및 제 2 오프셋 선택 신호의 활성화 순서를 결정하는 오프셋 제어부
    를 더 구비하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 오프셋 선택 신호에 응답하여 상기 제 1 비트 라인과 상기 제 1 NMOS 트랜지스터를 연결하는 제 1 연결부; 및
    상기 제 2 오프셋 선택 신호에 응답하여 상기 제 2 비트 라인과 상기 제 2 NMOS 트랜지스터를 연결하는 제 2 연결부
    를 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 오프셋 제어부는,
    상기 제 1 셀 매트의 활성화 신호가 활성화되면 상기 제 1 오프셋 선택 신호를 활성화 시키고, 상기 제 1 오프셋 선택 신호가 활성화된 상태에서 상기 센스 앰프 인에이블 신호가 활성화되면 상기 제 2 오프셋 선택 신호를 활성화 시키고,
    상기 제 2 셀 매트의 활성화 신호가 활성화되면 상기 제 2 오프셋 선택 신호를 활성화 시키고, 상기 제 2 오프셋 선택 신호가 활성화된 상태에서 상기 센스 앰프 인에이블 신호가 활성화되면 상기 제 1 오프셋 선택 신호를 활성화 시키는 것
    을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 센스 앰프 회로는,
    이퀄라이징 신호가 활성화되면, 상기 제 1 및 제 2 비트 라인을 접지 전압으로 접지시키는 프리차지부
    를 더 포함하는 반도체 메모리 장치.
  10. 각각 다수 개의 워드 라인과 다수 개의 비트 라인 사이에 연결된 다수 개의 메모리 셀을 포함하는 다수 개의 셀 매트;
    각각이 다수 개의 센스 앰프 회로를 포함하며 상기 다수 개의 셀 매트 중 인접한 셀 매트들 사이에 배치되는 다수 개의 증폭부 - 각 센스 앰프 회로는 상기 인접한 셀 매트들 중 상부 셀 매트의 제 1 비트 라인과 하부 셀 매트의 제 2 비트 라인 사이의 전압 차를 감지 증폭함-; 및
    다수 개의 매트 활성화 신호에 응답하여 상기 다수 개의 증폭부에 대응되는 각각 대응되는 다수 개의 제 1 및 제 2 오프셋 선택 신호를 생성하며, 센스 앰프 인에이블 신호에 따라 상기 제 1 및 제 2 오프셋 선택 신호의 활성화 순서를 결정하는 오프셋 제어부를 구비하고,
    상기 각 센스 앰프 회로는,
    일단이 제 1 전원 라인과 연결되고, 타단이 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 NMOS 트랜지스터들로 구성되는 N형 감지 증폭기;
    일단이 제 2 전원 라인과 연결되고, 타단이 상기 제 1 및 제 2 비트 라인과 각각 연결된 한쌍의 크로스 커플된 제 1 및 제 2 PMOS 트랜지스터들로 구성되는 P형 감지 증폭기; 및
    해당(aasigned) 제 1 오프셋 선택 신호 및 해당 제 2 오프셋 선택 신호에 응답하여 상기 제 1 비트 라인의 전압이 상기 제 1 NMOS 트랜지스터에 제공되는 타이밍과 상기 제 2 비트 라인의 전압이 상기 제 2 NMOS 트랜지스터에 제공되는 타이밍을 조절하는 오프셋 제공부
    를 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 오프셋 선택 신호에 응답하여 상기 제 1 비트 라인과 상기 제 1 NMOS 트랜지스터의 타단을 연결하는 제 1 연결부; 및
    상기 제 2 오프셋 선택 신호에 응답하여 상기 제 2 비트 라인과 상기 제 2 NMOS 트랜지스터의 타단을 연결하는 제 2 연결부
    를 구비하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 오프셋 제어부는,
    상기 상부 셀 매트에 대응하는 매트 활성화 신호가 활성화되면, 상기 제 1 오프셋 선택 신호를 활성화 시키고, 상기 제 1 오프셋 선택 신호가 활성화된 상태에서 상기 센스 앰프 인에이블 신호가 활성화되면 상기 제 2 오프셋 선택 신호를 활성화 시키고,
    상기 하부 셀 매트에 대응하는 매트 활성화 신호가 활성화되면, 상기 제 2 오프셋 선택 신호를 활성화 시키고, 상기 제 2 오프셋 선택 신호가 활성화된 상태에서 상기 센스 앰프 인에이블 신호가 활성화되면 상기 제 1 오프셋 선택 신호를 활성화 시키는 것
    을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    액티브 신호 및 프리차지 신호에 응답하여 상기 센스 앰프 인에이블 신호를 생성하고, 생성된 센스 앰프 인에이블 신호에 따라 활성화 시점이 제어되는 풀업 제어 신호와 풀다운 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 풀업 제어 신호 및 상기 풀다운 제어 신호에 따라 상기 제 1 전원 라인 및 상기 제 2 전원 라인으로 구동 전압을 공급하는 전압 구동부
    를 더 포함하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 각 센스 앰프 회로는,
    이퀄라이징 신호가 활성화되면, 상기 제 1 및 제 2 비트 라인을 접지 전압으로 접지시키는 프리차지부
    를 더 포함하는 반도체 메모리 장치.
  15. 제 1 전원 전압단과 제 2 전원 전압단 사이에 연결되어, 제 1 영역에서 출력되는 데이터를 전달하는 제 1 데이터 라인과 제 2 영역에서 출력되는 데이터를 전달하는 제 2 데이터 라인 사이의 전압 차를 감지 증폭하는 데이터 감지 증폭 회로에 있어서,
    상기 제 1 전원 전압단과 상기 제 1 데이터 라인 사이에 연결되며, 게이트로 상기 제 2 데이터 라인의 신호를 수신하는 제 1 트랜지스터;
    상기 제 1 전원 전압단과 상기 제 2 데이터 라인 사이에 연결되며, 게이트로 상기 제 1 데이터 라인의 신호를 수신하는 제 2 트랜지스터;
    상기 제 2 전원 전압단과 제 1 노드 사이에 연결되며, 게이트로 상기 제 2 데이터 라인의 신호를 수신하는 제 3 트랜지스터;
    상기 제 2 전원 전압단과 제 2 노드 사이에 연결되며, 게이트로 상기 제 1 데이터 라인의 신호를 수신하는 제 4 트랜지스터;
    상기 제 1 영역 혹은 상기 제 2 영역 중 선택되는 영역에 따라 상기 제 1 데이터 라인의 전압이 상기 제 1 노드에 제공되는 타이밍과 상기 제 2 데이터 라인의 전압이 상기 제 2 노드로 제공되는 타이밍을 조절하는 오프셋 제공부
    를 포함하는 데이터 감지 증폭 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 영역이 선택되면, 상기 제 1 데이터 라인과 상기 제 1 노드를 연결하고, 상기 제 1 전원 전압단과 제 2 전원 전압단으로 전압이 공급된 후에 상기 제 2 데이터 라인과 상기 제 2 노드를 연결하고,
    상기 제 2 영역이 선택되면, 상기 제 2 데이터 라인과 상기 제 2 노드를 연결하고, 상기 제 1 전원 전압단과 제 2 전원 전압단으로 상기 전압이 공급된 후에 상기 제 1 데이터 라인과 상기 제 1 노드를 연결하는 것
    을 특징으로 하는 데이터 감지 증폭 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    제 1 영역 선택 신호 및 제 2 영역 선택 신호에 응답하여 제 1 및 제 2 오프셋 선택 신호를 생성하되, 상기 제 1 전원 전압단과 제 2 전원 전압단으로 전압이 공급되는 타이밍에 따라 상기 제 1 및 제 2 오프셋 선택 신호의 활성화 순서를 결정하는 오프셋 제어부
    를 더 포함하는 데이터 감지 증폭 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 오프셋 제공부는,
    상기 제 1 오프셋 선택 신호에 응답하여 상기 제 1 데이터 라인과 상기 제 1 노드를 연결하는 제 1 연결부; 및
    상기 제 2 오프셋 선택 신호에 응답하여 상기 제 2 데이터 라인과 상기 제 2 노드를 연결하는 제 2 연결부
    를 포함하는 데이터 감지 증폭 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 오프셋 제어부는,
    상기 제 1 영역 선택 신호가 활성화되면 상기 제 1 오프셋 선택 신호를 활성화 시키고, 상기 제 1 오프셋 선택 신호가 활성화된 상태에서 상기 제 1 전원 전압단과 제 2 전원 전압단으로 전압이 공급되면 상기 제 2 오프셋 선택 신호를 활성화 시키고,
    상기 제 2 영역 선택 신호가 활성화되면 상기 제 2 오프셋 선택 신호를 활성화 시키고, 상기 제 2 오프셋 선택 신호가 활성화된 상태에서 상기 제 1 전원 전압단과 제 2 전원 전압단으로 전압이 공급되면 상기 제 1 오프셋 선택 신호를 활성화 시키는 것
    을 특징으로 하는 데이터 감지 증폭 회로.
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    제 15 항에 있어서,
    이퀄라이징 신호가 활성화되면, 상기 제 1 및 제 2 데이터 라인을 접지 전압으로 접지시키는 프리차지부
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