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Die vorliegende Erfindung betrifft einen Bitleitungs-Leseverstärker zum Lesen von Daten in einem Halbleiterspeicher.
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Aus der
EP 1 251 640 A2 und der
US 5 347 183 A ist ein Differenzverstärker bekannt, welcher eine zwischen einer Spannungsquelle und einem ersten und zweiten Ausgangsanschluss angeschlossene Last aufweist. Zwischen dem ersten Ausgangsanschluss und einem ersten Leitungsknoten ist ein erster Transistor angeschlossen, wobei der erste Transistor in Abhängigkeit von einem ersten Eingabesignal einschaltbar ist. Zwischen dem zweiten Ausgangsanschluss und dem ersten Leitungsknoten ist ein zweiter Transistor angeschlossen, wobei der zweite Transistor in Abhängigkeit von einem zweiten Eingabesignal einschaltbar ist. Zwischen dem ersten Leitungsknoten und einem zweiten Leitungsknoten angeschlossen ist ein MOSFET-Wiederstand, dessen Widerstandswert in Abhängigkeit von einem Potential des ersten Ausgangsanschlusses oder des zweiten Ausgangsanschlusses variabel ausgebildet ist. An den zweiten Leitungsknoten angeschlossen ist eine Stromquelle. Ferner ist aus der
US 2002/0003734 A1 ein Bitleitungsleseverstärker bekannt, welcher eine Offset-Spannung zwischen den Eingangs- und Ausgangsanschlüssen des Bitleitungsleseverstärkers reduziert, um die Leseempfindlichkeit zu erhöhen. Dazu weist der Bitleitungsleseverstärker eine Vielzahl von Schaltvorrichtungen auf, um ein Verstärkungsverfahren des Bitleitungsleseverstärkers nacheinander umzuschalten.
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Die
US 2002/0003734 A1 zeigt eine Halbleiterspeichervorrichtung mit einem Differenzverstärker.
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Die
US 5 982 673 A zeigt ein Sensorsystem zum Sensieren von Daten von einer Datenquelle und zum Treiben eines Paares von Datenleitungen in Abhängigkeit von den Daten.
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Typischerweise liest und verstärkt ein Bitleitungs-Leseverstärker Daten auf einer Bitleitung, um sie auf einen Datenbus auszugeben, und ein Datenbus-Leseverstärker liest und verstärkt die durch den Bitleitungs-Leseverstärker verstärkten Daten wiederum, um sie an einen Datenausgabe-Puffer auszugeben. Üblicherweise wird ein über Kreuz gekoppelter Latch-Typ-Verstärker als der Bitleitungs-Leseverstärker verwendet.
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Nun werden die Vorgänge des typischen Bitleitungs-Leseverstärkers mit Bezug auf 1 wie folgt beschrieben.
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Zuerst werden Transistoren Q1 bis Q3 abhängig von einem Bitleitungs-Vorladungssignal BLP eingeschaltet, so dass Bitleitungen Bit und /Bit durch eine Vorladungsspannung (z. B. VBLP) vorgeladen werden. Daraus resultiert ein Ausgleich zwischen der mit einer ausgewählten Speicherzelle verbundenen Bitleitung Bit und einer komplementären Bitleitung /Bit.
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Ein Zeilendekoder analysiert eine von außen eingegebene Zeilenadresse zur Auswahl einer zur Zeilenadresse zugehörigen Wortleitung. Dann wird ein mit der ausgewählten Wortleitung verbundener Transistor eingeschaltet, so dass eine Potentialdifferenz zwischen der mit der ausgewählten Zelle verbundenen Bitleitung Bit und der komplementären Bitleitung /Bit auftritt, wobei eine Ladungsaufteilung zwischen einer Zellenkapazität und einer Bitleitungskapazität stattfindet.
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In diesem Augenblick, wenn Leseverstärker-Steuersignale RTO und /S aktiviert werden, hat ein Leseverstärker-Steuersignal einen hohen Signalpegel. Wenn ein Leseverstärker-Steuersignal /S einen niedrigen Signalpegel aufweist, vollzieht ein Bitleitungs-Leseverstärker den Lesevorgang der Potentialdifferenz zwischen der Bitleitung Bit und der komplementären Bitleitung /Bit, worauf der Verstärkungsvorgang folgt.
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Angenommen, dass beispielsweise die in einer ausgewählten Speicherzelle gespeicherten Daten mit niedrigem Pegel entsprechen, wird das Potential der mit der ausgewählten Zelle verbundenen Bitleitung Bit niedriger als die Vorladungsspannung ausfallen, und das Potential der Bitleitung /Bit, welches nicht mit der ausgewählten Zelle verbunden ist, bleibt auf einer Vorladungsspannung, wodurch eine Potentialdifferenz zwischen beiden Bitleitungen erzeugt wird.
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Folglich werden in dem Bitleitungs-Leseverstärker, der einem über Kreuz gekoppelten Latch-Typ-Verstärker entspricht, die Transistoren Q5 und Q6 eingeschaltet, während die Transistoren Q4 und Q7 ausgeschaltet werden, so dass die mit der ausgewählten Zelle verbundene Bitleitung Bit durch das Leseverstärker-Steuersignal /S auf einem niedrigen Pegel liegt. Andererseits liegt die komplementäre Bitleitung /Bit durch das Leseverstärker-Steuersignal RTO auf einem niedrigen Pegel.
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Darauf folgend wird eine Spaltenadresse durch einen Spaltendekoder analysiert, dann werden die auf der Bitleitung durch den Bitleitungs-Verstärker verstärkten Daten an einen Datenbus gesendet, wenn ein zu der Spaltenadresse zugehöriges Spaltensteuersignal auf einem hohen Signalpegel aktiviert wird.
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Wenn ein solcher Leseverstärker in einem konventionellen Halbleiterspeicher mit einer niedrigeren Spannung arbeitet, kann trotzdem kein sicherer Vorgang gewährleistet werden, wenn die Daten auf der Bitleitung bei der Offset-Spannung zwischen der Bitleitung und dem Leseverstärker gelesen werden. Deshalb sind Probleme aufgetreten, solche wie großer Zeitverbrauch für ausreichendes Verstärken der Daten auf der Bitleitung.
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Dieses liegt daran, dass bei einem Arbeiten des Bitleitungs-Leseverstärkers mit einer niedrigeren Spannung der Betrag der in einer Speicherzelle gespeicherten Ladungen reduziert werden kann, so dass die Potentialdifferenz zwischen der mit einer Speicherzelle verbundenen Bitleitung und der komplementären Bitleitung während der Ladungsaufteilung reduziert wird.
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Wenn ein Bitleitungs-Leseverstärker eine kleine Potentialdifferenz zwischen der mit der ausgewählten Speicherzelle verbundenen Bitleitung und der komplementären Bitleitung liest, hat das zur Folge, dass der Leseverstärker langsamer arbeiten kann, weil die Potentialdifferenz fast die gleiche wie die Offset-Spannung ist. Weiterhin können Datenfehler auftreten, weil die Daten nicht richtig gelesen werden können, wenn die Differenz geringer ist als die Offset-Spannung.
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2 zeigt einen Bitleitungs-Leseverstärker zur Lösung der oben genannten Probleme. Er wird mit Bezug auf 3 beschrieben.
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Ein Zeitabschnitt T0 in 3 ist ein Vorbereitungszustand zum Steuern eines Leseverstärkers. In diesem Zeitabschnitt T0 wird ein Vorladungssignal BLP auf einem hohen Signalpegel aktiviert, bevor ein Halbleiterspeicher eine Lese- oder Schreiboperation ausführt, so dass Transistoren NM4 und NM5 eingeschaltet sind. Als Ergebnis werden die Bitleitungen BL und /BL durch eine Vorladungsspannung VBLP vorgeladen.
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Um eine Spannungsdifferenz zwischen den Bitleitungen BL und /BL zu eliminieren, wird zusätzlich ein Ausgleichsteuersignal EQ auf einem hohen Signalpegel aktiviert, so dass ein Transistor NM1 eingeschaltet wird und die Bitleitungen BL und /BL zu einem Ausgleichvorgang verbunden werden. In diesem Augenblick wird ein Leseverstärker-Steuersignal /S auch durch die Vorladungsspannung VBLP nach dem gleichen Verfahren vorgeladen.
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Während der Zeitabschnitte T1 bis T4 wird ein Leseverstärker 40 aktiviert. Zusätzlich wird der Leseverstärker 40 aufeinanderfolgend in jedem Zeitabschnitt abhängig von den Steuersignalen CONA, CONB und CONC modifiziert, so dass er in einem Zeitabschnitt T1 einen Differenzverstärker mit negativer Rückkopplung, in einem Zeitabschnitt T2 einen normalen Differenzverstärker, in einem Zeitabschnitt T2 einen Differenzverstärker mit positiver Rückkopplung und in einem Zeitabschnitt T4 einen über Kreuz gekoppelten Latch-Typ-Verstärker in dieser Reihenfolge bildet.
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In dem Zeitabschnitt T1 ist das Vorladungs-Steuersignal BLP auf einem niedrigen Pegel deaktiviert, und das Leseverstärker-Steuersignal /S ist auf einem niedrigen Pegel deaktiviert, so dass der Leseverstärker 40 sein Arbeit beginnt.
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Da zu diesem Zeitpunkt die Schaltsteuersignale CONA und CONB auf niedrigem Pegel liegen, wird der PMOS-Transistor PM3 eingeschaltet, so dass das Gate des PMOS-Transistors PM1 gemeinsam mit der Drain-Elektrode verbunden wird. Als Ergebnis bildet der Leseverstärker 40 einen Differenzverstärker.
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Da ein Schaltsteuersignal CONC auf einem hohen Pegel liegt, wird der NMOS-Transistor NM13 eingeschaltet, so dass die komplementäre Bitleitung /BL, die zu dem invertierten Eingangsanschluss des Leseverstärkers gehört, mit der Drain-Elektrode verbunden, mit welcher der zu einem Ausgangsanschluss des Leseverstärkers 40 korrespondierende PMOS-Transistor PM2 und der NMOS-Transistor NM9 gemeinsam verbunden sind. Im Ergebnis bildet der Leseverstärker 40 einen Differenzverstärker mit negativer Rückkopplung.
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Dementsprechend wird das Potential der komplementären Bitleitung /BL auf eine Spannung eingestellt, welche zur Kompensation der Offset-Spannung des Leseverstärkers geeignet ist.
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Darauf liegt das Schaltsteuersignal CONC in dem Zeitabschnitt T2 auf einem niedrigen Pegel, so dass der NMOS-Transistor NM13 ausgeschaltet wird, und alle anderen Schaltsteuersignale CONA und CONB bleiben auf niedrigem Signalpegel. Als Ergebnis bildet der Leseverstärker 40 einen normalen Differenzverstärker.
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Zu diesem Zeitpunkt ist die Wortleitung WL aktiviert, so dass die in der ausgewählten Speicherzelle gespeicherten Daten auf die Bitleitung BL geladen werden. Infolgedessen werden die Daten auf der Bitleitung BL von dem normalen Differenzverstärker gelesen und verstärkt.
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Selbst wenn in dem Zeitabschnitt T1, seitdem die Offset-Spannung des Differenzverstärkers kompensiert wurde, ein kleiner Betrag einer Signalspannung auf die Bitleitung gelegt wird, kann dieser schnell von dem Differenzverstärker gelesen und verstärkt werden.
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Darauf erhält das Schaltsteuersignal CONB in dem Zeitabschnitt T3 einen hohen Signalpegel, und der NMOS-Transistor NM11 wird eingeschaltet, so dass die Bitleitung BL, die zu dem nicht invertierenden Eingangsanschluss des Leseverstärkers gehört, mit der Drain-Elektrode verbunden wird, mit welcher der zu einem Ausgangsanschluss des Leseverstärkers 40 korrespondierende PMOS-Transistor PM2 und der NMOS-Transistor NM9 gemeinsam verbunden sind, während andere Schaltsteuersignale auf einem niedrigen Signalpegel bleiben. Im Ergebnis bildet der Leseverstärker 40 einen Differenzverstärker mit positiver Rückkopplung.
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Aus diesem Grund werden die Daten auf der Bitleitung BL durch den Vorgang des Differenzverstärkers mit positiver Rückkopplung in ein Signal mit großer Intensität umgewandelt.
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Darauf liegt das Schaltsteuersignal CONA in dem Zeitabschnitt T4 auf einem hohen Pegel, so dass der PMOS-Transistor PM3 ausgeschaltet wird und die NMOS-Transistoren NM10 und NM12 eingeschaltet werden. Zusätzlich liegt das Schaltsteuersignal CONB auf einem hohen Pegel, so dass der NMOS-Transistor NM11 eingeschaltet wird, während das Schaltsteuersignal CONC auf einem niedrigen Pegel bleibt, so dass der NMOS-Transistor NM13 ausgeschaltet bleibt. Im Ergebnis bildet der Leseverstärker 40 ein über Kreuz gekoppeltes Latch. Deshalb ist ein schnelles Latchen beziehungsweise Zwischenspeichern der in einer vorherigen Stufe verstärkten Daten möglich.
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Zu diesem Zeitpunkt wird das Spaltenauswahlsignal YI auf einen hohen Signalpegel aktiviert, so dass die gelatchten Daten auf die Datenbusse DB und /DB ausgegeben werden.
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Von den obigen Prozessen wird der Mechanismus der Kompensation der Offset-Spannung in dem Zeitabschnitt T1 im Folgenden detailliert beschrieben. Das heißt, der Bitleitungs-Leseverstärker in 2 ist vorübergehend in einen Differenzverstärker, wie in 4A gezeigt, in dem Zeitabschnitt T1 abgeändert. In diesem Augenblick kann die Offset-Spannung kompensiert werden, indem die Eingangs-/Ausgangsanschlüsse des Differenzverstärkers für eine vorher bestimmte Zeitdauer kurzgeschlossen werden. Der Betrieb eines solchen Differenzverstärkers wird im Detail mit Bezug auf die 4A und 4B beschrieben.
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Wenn ein invertierter Eingangsanschluss und der Ausgang des Differenzverstärkers in einem kurzen Augenblick kurzgeschlossen werden, wird der Differenzverstärker zu einem Differenzverstärker mit negativer Rückkopplung modifiziert und arbeitet in solcher Weise, dass die Eingangs-Offset-Spannung aufgehoben werden kann. Wenn eine Spannungsverstärkung des Differenzverstärkers ausreichend groß ist, wird die Differenzspannung zwischen den Eingangsanschlüssen eine Eingangs-Offset-Spannung des Differenzverstärkers in einer vorher festgelegten Zeit nach dem Kurzschließen, so dass eine Offset-Kompensation erlangt wird und seine Empfindlichkeit verbessert werden kann.
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Da jedoch die Waferanpassung zur Verbesserung der Integrierung fortschreitet, wird der Ausgangswiderstand des MOSFET reduziert, und die Spannungsverstärkung des Differenzverstärkers wird demgemäß auch verringert.
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Wenn die Spannungsverstärkung A des Differenzverstärkers nicht ausreichend hoch ist, wird die Offset-Kompensationswirkung des Bitleitungs-Leseverstärkers bedeutend durch die Differenz zwischen der Höhe der Vorladung (Vin, typisch ½VDD) eines Differenzeingangverstärkers und der Höhe der Ausgangsspannung Vo eines Differenzverstärkers ohne Offset beeinflusst.
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Ein Rest-Offset nach der Offset-Kompensation in dem Bitleitungs-Leseverstärker kann durch die folgende Gleichung ausgedrückt werden; [Gleichung 1]
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5 zeigt eine Rest-Offset-Spannung gemäß einer Spannungsverstärkung des Differenzverstärkers und einen Ausgangsspannungspegel des Differenzverstärkers. Es ist möglich zu erkennen, dass der Rest-Offset beachtlich groß in Abhängigkeit von der Differenz zwischen dem Ausgangsspannungspegel und dem Eingangsspannungspegel sein kann. Angenommen, die Spannungsverstärkung beträgt zum Beispiel 10, die Differenz zwischen Eingangsspannung und Ausgangsspannung ist auf 200 mV eingestellt, und eine ursprüngliche Eingangs-Offset-Spannung ist auf 50 mV eingestellt, dann beträgt die Offset-Spannung 23 mV, so dass 45% der ursprünglichen Offset-Spannung noch als nicht kompensiert verbleiben.
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Ein weiteres Beispiel zur Darstellung des Problems der Rest-Offset-Spannung zeigt 6 mit einem Graph, der Bitleitung-Signalbestandteile in einer Variation von Konfigurationen und Bereichsanordnungen darstellt.
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Die Bitleitungssignale sind zusammengesetzt aus einem wirksamen Lesesignal A, einer Rest-Offset-Spannung B und einem Last-Rauschen C. Wie 6 entnommen werden kann, ist die Rest-Offset-Spannung basierend auf Konstruktionsbedingungen auf ungefähr 10 bis 20 mV eingestellt, und die ursprüngliche Offset-Spannung ist auf 40 mV eingestellt, was 25 bis 50% des Bitleitungssignal entspricht.
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Um die Rest-Offset-Spannung zu verringern und die Offset-Kompensationswirkung zu maximieren, sollte der Ausgangsspannungspegel demgemäß so ausgelegt sein, dass er zu dem Vorladungspegel des Differenzeingangs korrespondiert.
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Der Ausgangsspannungspegel des Differenzverstärkers wird jedoch durch die Schwellenspannungsunterschiede in dem Eingangs-NMOS-Transistor oder dem PMOS-Transistor beeinflusst, sowie durch geometrische Schwankungen in der Kanallänge oder -breite, wodurch Unbeständigkeit der Designwerte entsteht. Die Schwankung in der Ausgangsspannung, die durch solche Prozessschwankungen hervorgerufen werden, beeinflusst die Rest-Offset-Spannung des Bitleitungs-Leseverstärkers bedeutend.
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Eine solche Schwankung in der Ausgangsspannung in dem Differenzverstärker wird mit Bezug auf die 7 und 8 im Folgenden beschrieben.
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Der Differenzverstärker weist PMOS-Transistoren P1 und P2, sowie NMOS-Transistoren N1, N2 und N3 auf, welche einen Stromspiegel bilden. Die PMOS-Transistoren P1 und P2 entsprechen aktiven Widerständen, und der NMOS-Transistor N3 entspricht einer Stromquelle. Wenn im Falle eines idealen Differenzverstärkers an den Eingangsanschlüssen IN und /IN eine identische Spannung anliegt, wird der Strom durch den NMOS-Transistor N1 identisch zu dem durch den NMOS-Transistor N2.
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Die Kurve C1 in 8 bezeichnet eine Stromsteuer-Eigenschaft des PMOS-Transistors, die auf Konstruktionswerten basiert, und die Kurve C2 bezeichnet eine Stromsteuer-Eigenschaft des PMOS-Transistors, die auf einem praktischen Fall basiert. Wie in dem Graph dargestellt wird, ist die praktische Stromsteuer-Eigenschaft des PMOS-Transistors niedriger als die des auf Konstruktionswerten beruhende, zurückzuführend auf Prozessschwankungen. Dieses bewirkt eine Schwankung des Ausgangsspannungspegels. Mit anderen Worten, ungeachtet dessen, dass die Ausgangsspannung Vo2 entsprechend den Konstruktionswerten erreichen sollte, bleibt sie bei Vo1, was niedriger als Vo2 ist, was auf die Schwankung der Stromsteuer-Eigenschaft zurückzuführen ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Demgemäß ist die Erfindung darauf ausgerichtet, einen Bitleitungs-Leseverstärker zur Kompensation der Offset-Spannung zu schaffen, welcher geeignet ist, einen konstanten Ausgangsspannungspegel unabhängig von der Schwankung der Stromsteuer-Eigenschaft beizubehalten.
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Die Erfindung schafft einen Bitleitungs-Leseverstärker gemäß Anspruch 1 bzw. 3.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die oben aufgeführten Aspekte und weiteren Eigenschaften der vorliegenden Erfindung werden in der folgenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen erläutert. Hierbei zeigt:
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1 einen Schaltplan eines Bitleitungs-Leseverstärkers;
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2 einen Schaltplan eines weiteren Bitleitungs-Leseverstärkers, der gegenüber der Schaltung nach 1 verbessert ist;
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3 eine Funktionsgrafik zur Beschreibung der Vorgänge der Schaltung nach 2;
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4A und 4B verschiedene Differenzverstärker zur Beschreibung der Vorgänge der Schaltung nach 2;
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5 eine grafische Darstellung zur Beschreibung einer Spannungsverstärkung des Differenzverstärkers und des Bitleitungs-Rest-Offsets gemäß dem Ausgangsspannungspegel;
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6 eine grafische Darstellung zur Beschreibung von Signalkomponenten auf der Bitleitung beim Lesevorgang;
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7 einen herkömmlichen Differenzverstärker;
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8 eine grafische Darstellung einer Schwankung der Ausgangsspannung in Abhängigkeit von der Stromsteuer-Eigenschaft des PMOS-Transistors in 7;
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9 einen Differenzverstärker;
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10 einen detaillierten Schaltplan eines erfindungsgemäßen Bitleitungs-Leseverstärkers in der ersten Ausführungsform;
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11 eine Funktionsgrafik zur Beschreibung der Vorgänge der Schaltung in 10;
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12 einen detaillierten Schaltplan des erfindungsgemäßen Bitleitungs-Leseverstärkers in der zweiten Ausführungsform; und
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13 eine Funktionsgrafik zur Beschreibung der Vorgänge der Schaltung in 12.
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DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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Die vorliegende Erfindung wird anhand der bevorzugten Ausführungsform mit Bezug auf die beigefügten Zeichnungen im Detail beschrieben, wobei gleiche Bezugszeichen zur Identifizierung gleicher oder ähnlicher Teile benutzt werden.
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9 zeigt einen Differenzverstärker.
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Der Differenzverstärker weist einen Stromspiegel mit PMOS-Transistoren M3 und M4 und mit einem NMOS-Transistor, eine Stromquelle mit einem NMOS-Transistor M5 und einen MOSFET-Widerstand mit einem zwischen dem Stromspiegel und der Stromquelle eingefügten NMOS-Transistor auf.
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Da die PMOS-Transistoren M3 und M4 eine statische Spannungsquelle bilden, wenn die Eigenschaften der NMOS-Transistoren M1 und M2 identisch sind, ist der Betrag der Ströme durch die Transistoren M3 und M1 identisch zu dem durch die jeweiligen Transistoren M4 und M2. Ein Gate-Anschluss des NMOS-Transistors M6 ist mit einem Ausgangs-Leitungsknoten (a) des Differenzverstärkers verbunden.
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Angenommen, dass eine Schwankung ΔVo auf der Ausgangsspannung OUT auf Grund der Prozessschwankungen in einem herkömmlichen Differenzverstärker erzeugt wird, in welchem der MOSFET-Widerstand M6 nicht eingefügt ist, kann diese Situation so angesehen werden, als wenn ein Strom von gm3·ΔVo in den Leitungsknoten (a) des Differenzverstärkers auf einer Konstruktionsstufe, die keine Prozessschwankungen voraussetzt, eingespeist wird. Wenn ein solcher Strom auf den Differenzverstärker aus 9 angewandt wird, wird die Schwankung der Ausgangsspannung OUT auf Grund des negativen Rückkopplungsvorgangs in dem MOSFET-Widerstand M6 bedeutend reduziert. Die Schwankung der Spannung an dem Leitungsknoten (a) kann durch die folgende Gleichung ausgedrückt werden. Mit anderen Worten durch die Anwendung der Kirchhoffschen Stromgesetze in dem Leitungsknoten (a);
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[Gleichung 2]
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gm3·ΔVof + 1 / 2gm6·ΔVof = gm3·ΔV0
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Demgemäß kann die Schwankung ΔVof auf dem Ausgangsspannungspegel reduziert werden, indem es einer Transkonduktanz beziehungsweise einem Gegenleitwert gm des NMOS-FET M6 ermöglicht wird, größer als der Gegenleitwert gm des PMOS-FET M3 zu sein.
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10 ist ein ausführlicher Schaltplan eines Bitleitungs-Leseverstärkers in der ersten Ausführungsform der vorliegenden Erfindung, welcher den Differenzverstärker aus 9 aufnimmt.
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Nun werden der Aufbau und die Arbeitsweise der in 10 gezeigten Schaltung im Detail mit Bezug auf 11 beschrieben.
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Der erfindungsgemäße Bitleitungs-Leseverstärker weist eine Ausgleichs-/Vorladungssteuereinheit 10 zum Ausgleichen und Vorladen des Paares von Bitleitungen Bit und /Bit auf eine konstante Spannung VBLP, abhängig von dem Vorladungs-Steuersignal BLP, und einen Leseverstärker 40 zum Lesen und Verstärken der Daten auf dem Bitleitungspaar Bit und /Bit auf.
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Die Ausgleichs-/Vorladungssteuereinheit 10 besitzt einen NMOS-Transistor 3, der zwischen dem Bitleitungspaar Bit und /Bit und einem NMOS-Transistor 1 und 2 angeschlossen ist, die seriell zwischen dem Bitleitungspaar Bit und /Bit verbunden sind. Die NMOS-Transistoren 1 und 2 werden in Abhängigkeit von dem Vorladungssignal BLP eingeschaltet, und die Vorladungsspannung VBLP wird an dem Leitungsknoten in den NMOS-Transistoren 1 und 2 angelegt.
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Der Leseverstärker 40 weist die PMOS-Transistoren 4, 5, 6 und 22 sowie NMOS-Transistoren 7, 8, 9, 10, 21 und 23 auf.
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Der PMOS-Transistor 4 ist zwischen einer internen Leistungsspannungsquelle VDD und dem Leitungsknoten K1 angeschlossen, und sein Gate ist mit dem Leitungsknoten K3 verbunden. Der PMOS-Transistor 5 ist zwischen der internen Leistungsspannungsquelle VDD und dem Leitungsknoten K2 angeschlossen, und sein Gate ist mit dem Leitungsknoten K1 verbunden.
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Der NMOS-Transistor 9 ist zwischen der Bitleitung Bit und dem Leitungsknoten K2 angeschlossen, und sein Gate erhält ein Steuersignal Conbprz. Der NMOS-Transistor 10 ist zwischen der Bitleitung /Bit und dem Leitungsknoten K1 angeschlossen, und sein Gate erhält ein Steuersignal Condprz.
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Der PMOS-Transistor 6 ist zwischen dem Leitungsknoten K1 und dem Leitungsknoten K3 angeschlossen, und den NMOS-Transistor 7 ist zwischen dem Leitungsknoten K3 und dem Leitungsknoten K2 angeschlossen. Das Gate des PMOS-Transistors 6 und das des NMOS-Transistors 7 erhalten ein Steuersignal Conaz.
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Der NMOS-Transistor 11 ist zwischen dem Leitungsknoten K1 und dem Leitungsknoten K4 angeschlossen, und sein Gate ist mit der Bitleitung Bit verbunden. Der NMOS-Transistor 12 ist zwischen dem Leitungsknoten K2 und dem Leitungsknoten K4 angeschlossen, und sein Gate ist mit der Bitleitung /Bit verbunden.
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Der PMOS-Transistor 22 ist zwischen dem Leitungsknoten K3 und dem Leitungsknoten K5 angeschlossen, und der NMOS-Transistor 23 ist zwischen dem Leitungsknoten K5 und der Spannungsquelle (z. B. VBLP) angeschlossen. Das Gate des PMOS-Transistors 22 und das des NMOS-Transistors 23 erhalten ein Steuersignal Conaz. Der NMOS-Transistor 21 ist zwischen dem Leitungsknoten K4 und dem Eingangsanschluss des Leseverstärker-Steuersignals Sx angeschlossen, und sein Gate ist mit dem Leitungsknoten K5 verbunden.
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Der NMOS-Transistor 8 ist zwischen dem Leitungsknoten K2 und der Bitleitung /Bit angeschlossen, und sein Gate erhält ein Steuersignal Concz.
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An dieser Stelle sind die PMOS-Transistoren 4 und 5 sowie die NMOS-Transistoren 11 und 12 grundlegende Bausteine des Leseverstärkers 40. Der PMOS-Transistor 6 und die NMOS-Transistoren 7, 8, 9 und 10 sind Schaltelemente, die durch die Steuersignale Conaz, Conbprz, Concz und Condprz gesteuert werden, welche aufeinanderfolgend das Verstärkungsverfahren des Leseverstärkers 40 zu einer rückgekoppelten Differenzverstärkung, einer normalen Differenzverstärkung, einer Differenzverstärkung mit positiver Rückkopplung und einer über Kreuz gekoppelten Latch-Typ-Verstärkung in dieser Reihenfolge modifizieren. Insbesonders ist der NMOS-Transistor 8 ein Schaltelement, welches den Eingang und den Ausgang des Differenzverstärkers für eine Offset-Kompensation des NMOS-Transistors 8 momentan kurzschließt. Zusätzlich werden die NMOS-Transistoren 21 und 23 und der PMOS-Transistor 22 als Elemente zur Verbesserung der Bias- beziehungsweise Vorspannungs-Stabilität und Erhöhung einer Differenzspannungsverstärkung verwendet. Insbesonders wird der NMOS-Transistor 21 als ein NMOS-FET-Widerstand benutzt, der in einem linearen Bereich arbeitet. Der PMOS-Transistor 22 und der NMOS-Transistor 23 entsprechen Schaltelementen, die an den Ausgang des Differenzverstärkers zur Verbesserung der Bias-Stabilität angeschlossen sind, wenn die Offset-Kompensation auf dem NMOS-Transistor 21 durchgeführt wird, und die nach der Offset-Kompensation an eine konstante Spannung VBLP angeschlossen sind.
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Mit Bezug auf 11 werden die Vorgänge des Leseverstärkers mit dem obigen Aufbau beschrieben.
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Der in 11 gezeigte Zeitabschnitt T0 entspricht einer Vorbereitungsstufe zum Steuern des Leseverstärkers. Bevor eine Halbleiterspeichereinrichtung einen Lese- oder einen Schreibvorgang durchführt, wird das Vorladungs-Steuersignal BLP auf einen hohen Pegel gesetzt, so dass die NMOS-Transistoren 1, 2 und 3 eingeschaltet sind. Im Ergebnis werden die Bitleitungen Bit und /Bit ausgeglichen und mit der Vorladungsspannung VBLP vorgeladen.
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Zu diesem Zeitpunkt wird auch das Leseverstärker-Steuersignal /Sx mit der Vorladungsspannung VBLP in gleicher Weise vorgeladen.
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Während der Zeitabschnitte T1 bis T4 ist der Leseverstärker 40 freigegeben. Zusätzlich wird der Leseverstärker 40 aufeinanderfolgend in dieser Reihenfolge in dem Zeitabschnitt T1 zu einem Differenzverstärker mit einer negativen Rückkopplung für eine Offset-Aufhebung, zu einem normalen Differenzverstärker in dem Zeitabschnitt T2 für einen Lesevorgang, zu einem Verstärker mit positiver Rückkopplung in dem Zeitabschnitt T3 für einen Sperrvorgang und zu einem über Kreuz gekoppelten Latch-Typ-Verstärker in dem Zeitabschnitt T4 für Latch- und Rückspeichervorgänge modifiziert, wobei dieses in Abhängigkeit von den Steuersignalen Conaz, Conbprz, Concz und Condprz ausgeführt wird. Der Zeitabschnitt T5 entspricht ähnlich dem Zeitabschnitt T1 dem Zeitabschnitt zur Vorladung einer Bitleitung für den nächsten Zyklus.
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1) Differenzverstärkung mit negativer Rückkopplung (T1)
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In dem Zeitabschnitt T1 wird das Vorladungs-Steuersignal BLP auf einem niedrigen Signalpegel deaktiviert und das Leseverstärker-Steuersignal /Sx wird auf einem niedrigen Signalpegel aktiviert, so dass der Leseverstärker 40 seine Arbeit aufnimmt.
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Da in diesem Augenblick die Schaltsteuersignale Conaz und Conbprz auf einem niedrigen Signalpegel liegen, sind die PMOS-Transistoren 6 und 22 eingeschaltet. Da der PMOS-Transistor 22 eingeschaltet ist, ist das Gate des NMOS-Transistors 21 mit einem Leitungsknoten K1 verbunden. Dadurch bilden die PMOS-Transistoren 4 und 5 und die NMOS-Transistoren 11, 12 und 21 einen Differenzverstärker. Wie oben beschrieben arbeitet der NMOS-Transistor 21 als ein MOSFET-Widerstand und ist an den Leitungsknoten K1 entsprechend dem ersten Ausgang des Differenzverstärkers angeschlossen.
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Das Schaltsteuersignal Concz liegt auf einem hohen Pegel und dadurch wird zusätzlich der NMOS-Transistor 8 eingeschaltet. Deshalb ist der Ausgangs-Leitungsknoten K2 des Differenzverstärkers an das Gate des NMOS-Transistors 12 angeschlossen und entspricht dem invertierten Eingangsanschluss des Differenzverstärkers. Daraus resultierend wird der Differenzverstärker als ein Differenzverstärker mit negativer Rückkopplung verwendet.
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Infolgedessen wird das Potential in der Bitleitung /Bit so gesteuert, um die geeignete Spannung zur Kompensation der Offset-Spannung des Leseverstärkers 40 zu sein.
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Inzwischen wird eine durch Prozessschwankungen entstandene Schwankung auf der Ausgangsspannung des Differenzverstärkers bedeutend reduziert, was auf den negativen Rückkopplungseffekt des NMOS-Transistors zurückzuführen ist, so dass der Rest-Offset nach der Offset-Kompensation bedeutend verringert ist.
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2) Normale Differenzverstärkung (T2)
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In dem Zeitabschnitt T2 liegt das Schaltsteuersignal Concz auf einem niedrigen Signalpegel, der NMOS-Transistor 8 ist ausgeschaltet, und weitere Schaltsteuersignale Conaz, Conbprz und Condprz bleiben auf einem niedrigen Pegel. Als Ergebnis bildet der Differenzverstärker 40 einen normalen Differenzverstärker mit den PMOS-Transistoren 4 und 5 und den NMOS-Transistoren 11, 12 und 21.
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Zu diesem Zeitpunkt ist die Empfindlichkeit des Differenzverstärkers bedeutend verbessert, da die Offset-Spannung des Differenzverstärkers schon kompensiert wurde, so dass auch ein kleines Signal schnell gelesen werden kann.
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3) Positive Differenzverstärkung (T3)
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In dem Zeitabschnitt T3 liegt das Schaltsteuersignal Conbprz auf einem hohen Pegel, der NMOS-Transistor 9 ist eingeschaltet, die Bitleitung Bit entspricht dem nicht invertierten Eingangsanschluss des Leseverstärkers 40 und ist mit dem Leitungsknoten K2 verbunden, welcher dem nicht invertierten Ausgangsanschluss entspricht, und andere Schaltsteuersignale Conaz, Concz und Condprz bleiben auf einem niedrigen Signalpegel. Als Ergebnis bildet der Leseverstärker 40 einen Differenzverstärker mit positiver Rückkopplung mit den PMOS-Transistoren 4 und 5 und mit den NMOS-Transistoren 11, 12 und 21.
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Infolgedessen werden die Daten auf der Bitleitung Bit in Signale größerer Intensität umgewandelt, was auf die Differenzverstärkung mit positiver Rückkopplung zurückzuführen ist.
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4) Über Kreuz gekoppelte Latch-Typ-Verstärkung (T4)
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In dem Zeitabschnitt T4 liegt das Schaltsteuersignal Conaz auf einem hohen Pegel, der PMOS-Transistor 6 ist ausgeschaltet und die NMOS-Transistoren 7 und 23 sind eingeschaltet. Da der NMOS-Transistor 23 eingeschaltet ist, wird die Bitleitungs-Vorladungsspannung VBLP an dem Gate des NMOS-Transistors 21 zugeführt. Die Schaltsteuersignale Conbprz und Condprz kommen auf einem hohen Signalpegel zu liegen, so dass die NMOS-Transistoren 9 und 10 eingeschaltet sind. Das Schaltsteuersignal Concz bleibt auf einem niedrigen Signalpegel, so dass der NMOS-Transistor 8 ausgeschaltet bleibt. Im Ergebnis bildet der Leseverstärker 40 ein über Kreuz gekoppeltes Latch. Dadurch können die in den vorherigen Stufen verstärkten Daten schnell gelatcht beziehungsweise zwischengespeichert werden.
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12 ist ein detaillierter Schaltplan des Bitleitungs-Leseverstärkers in der zweiten Ausführungsform der vorliegenden Erfindung.
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Die Schaltung in 12 ist in einer ähnlichen Weise angeordnet wie die Schaltung in 11. Da die NMOS-Transistoren 15 und 16 jedoch für den Latchvorgang der gelesenen Zellendaten von den NMOS-Transistoren 7 und 8 getrennt sind, welche die Zellendaten lesen, ist die in 12 dargestellte Schaltung ein wenig kompliziert im Vergleich mit der Schaltung nach 11. Die Transistoren 1 bis 19 bilden einen Bitleitungs-Leseverstärker ähnlich zu der Schaltung in 1, und die Steuersignale CMP, EQL, WL, RST, STC, Sx und CSL werden zur Steuerung der in dem Bitleitungs-Leseverstärker enthaltenen Bauelemente verwendet.
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Jedes Bauelement wird nun ausführlicher beschrieben. Die NMOS-Transistoren 1, 2 und 3 werden zum Ausgleichen und Vorladen des Bitleitungspaars Bit und /Bit mit VDD/2 benutzt. Die PMOS-Transistoren 13 und 14 und die NMOS-Transistoren 15 und 16 bilden ein über Kreuz gekoppeltes Basis-Latch in dem Bitleitungs-Leseverstärker. Die NMOS-Transistoren 7 und 8 lesen die Daten direkt auf der Bitleitung. Der NMOS-Transistor 21 ist eine gemeinsame Stromquelle in dem Bitleitungs-Leseverstärker. Der NMOS-Transistor 11 und der PMOS-Transistor 12 sind Schaltelemente, die es ermöglichen, dass der Bitleitungs-Leseverstärker in einem anfänglichen Schritt zu einem Differenzverstärker und in dem folgenden Schritt zu einem über Kreuz gekoppelten Latch-Typ-Verstärker modifiziert wird. Die NMOS-Transistoren 5 und 6 sind Schaltelemente, die es ermöglichen, dass die gelatchten Daten in die Bitleitungszelle 4 zurückgespeichert werden. Die NMOS-Transistoren 10 und 19 sind Schaltelemente jeweils zum Kurzschließen der Eingangs- und Ausgangsanschlüsse des Differenzverstärkers in einem Offset-Kompensationsschritt und zum Anlegen einer Referenzspannung an den Eingangsanschluss des Differenzverstärkers.
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Die Vorgänge in der Schaltung nach 12 werden nun mit Bezug auf 13 beschrieben.
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Bezug nehmend auf 13 entspricht der Zeitabschnitt T0 der Vorbereitungsstufe zum Steuern des Leseverstärkers. Bevor eine Halbleiterspeichereinrichtung einen Lese- oder Schreibvorgang ausführt, wird das Ausgleich-Steuersignal EQL auf einem hohen Signalpegel aktiviert, so dass die NMOS-Transistoren 1, 2 und 3 eingeschaltet werden. Als Ergebnis werden die Bitleitungen Bit und /Bit ausgeglichen und mit der Vorladungsspannung VBLP vorgeladen.
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Zu diesem Zeitpunkt wird auch das Leseverstärker-Steuersignal /Sx in ähnlicher Weise auf die Vorladungsspannung VBLP vorgeladen.
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Während der Zeitabschnitte T1 bis T4 in 13 ist der Leseverstärker 50 freigegeben. Zusätzlich wird der Leseverstärker 50 in dieser Reihenfolge zu einem Differenzverstärker mit negativer Rückkopplung in dem Zeitabschnitt T1 für eine Offset-Aufhebung, zu einem normalen Differenzverstärker in dem Zeitabschnitt T2 für das Lesen, und zu einem Latch in dem Zeitabschnitt T3 für den Latchvorgang modifiziert, wobei das Modifizieren von Steuersignalen abhängig ist. Der Zeitabschnitt T4 entspricht einem Rückspeicher-Zeitabschnitt zum Rückspeichern. Der Zeitabschnitt T5 entspricht ähnlich wie der Zeitabschnitt T0 einem Zeitabschnitt zum Vorladen für den nächsten Zyklus.
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1) Differenzverstärkung mit negativer Rückkopplung (T1)
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In dem Zeitabschnitt T1 liegt das Ausgleich-Steuersignal EQZ auf einem niedrigen Pegel, so dass der Leseverstärker 50 aktiviert ist. Das Steuersignal CMP liegt auf einem hohen Signalpegel, so dass der NMOS-Transistor 19 eingeschaltet ist und die Referenzspannung VBLP an der Bitleitung Bit anliegt. Da das Steuersignal LTC auf einem niedrigen Pegel liegt, sind die PMOS-Transistoren 12 und 23 eingeschaltet, so dass die PMOS-Transistoren 13 und 14 und die NMOS-Transistoren 7, 8 und 21 einen Differenzverstärker bilden. Der NMOS-Transistor 21 wird als MOSFET-Widerstand betrieben, und sein Gate ist mit dem ersten Ausgangs-Leitungsknoten K1 des Differenzverstärkers über die PMOS-Transistoren 23 und 12 verbunden.
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Da das Steuersignal CMP auf einem hohen Pegel liegt, ist der NMOS-Transistor 10 eingeschaltet. Daraus resultiert, dass der zweite Ausgangs-Leitungsknoten K2 des Differenzverstärkers mit dem Gate des NMOS-Transistors 7 verbunden ist, welches dem invertierten Eingangsanschluss des NMOS-Transistors 7 entspricht. Als ein Ergebnis wird der Differenzverstärker als ein Differenzverstärker mit negativer Rückkopplung betrieben.
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Demgemäß wird das Potential in der Bitleitung Bit auf eine Spannung eingestellt, die zur Kompensierung der Offset-Spannung des Leseverstärkers 50 geeignet ist.
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Inzwischen wird eine durch Prozessschwankungen entstandene Schwankung auf der Eingangspannung des Differenzverstärkers bedeutend reduziert, was auf den negativen Rückkopplungseffekt des NMOS-Transistors 21 zurückzuführen ist, so dass der Rest-Offset nach der Offset-Kompensation bedeutend verringert ist.
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2) Normale Differenzverstärkung
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In dem Zeitabschnitt T2 liegt das Steuersignal CMP auf einem niedrigen Pegel, so dass der NMOS-Transistor 10 ausgeschaltet ist, und der invertierte Eingang des Differenzverstärkers ist getrennt von dem ersten Eingang. Als ein Resultat ergibt sich daraus, dass ein normaler Differenzverstärker gebildet wird. Das Steuersignal WL ist auf einem hohen Pegel aktiviert, so dass die Daten in der Zelle 4 auf die Bitleitung /Bit geladen werden. Die Daten auf der Bitleitung /Bit werden von dem Differenzverstärker 50 gelesen und verstärkt, wobei dieser die Form eines normalen Differenzverstärkers aufweist, in welchem eine Offset-Kompensation erfolgt ist.
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3) Latch
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In dem Zeitabschnitt T3 liegt das Steuersignal LTC auf einem hohen Pegel, so dass der NMOS-Transistor 11 eingeschaltet ist. Daraus ergibt sich, dass die PMOS-Transistoren 13 und 15 und die NMOS-Transistoren ein Latch bilden. Demgemäß weist der Differenzverstärker 50 die Form eines über Kreuz gekoppelten Latch auf.
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4) Zeitabschnitt zum Rückspeichern
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In dem Zeitabschnitt T4 liegt das Steuersignal RST auf einem hohen Signalpegel, so dass die NMOS-Transistoren 5 und 6 eingeschaltet sind. Daraus resultiert, dass die verstärkten Zellendaten auf die Bitleitung und in die Zelle wieder zurückgeschrieben werden.
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Gemäß konventionellem Bitleitungs-Leseverstärker wird für die Offset-Kompensation der Offset-Aufhebungsschritt vor dem Leseschritt durchgeführt. Hierbei weist der Leseverstärker die Form eines Differenzverstärkers auf, und die Eingangs- und Ausgangsanschlüsse werden für die Offset-Aufhebung für einen bestimmten Moment kurzgeschlossen. Der Rest-Offsetwert nach der Offset-Kompensation wird jedoch durch eine Spannungsverstärkung des Differenzverstärkers und eine Differenz zwischen einem abgeglichenen Ausgangspegel und einem Spannungspegel des Eingangssignals beeinflusst. Mit anderen Worten, wenn die Spannungsverstärkung des Differenzverstärkers nicht ausreichend groß ist, wird der Rest-Offsetwert keine 50% dessen vor der Offset-Kompensation erreichen.
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Wie oben beschrieben wird gemäß der vorliegenden Erfindung ein MOSFET-Widerstand in eine gemeinsame Quelle beziehungsweise Source des Differenzverstärkers eingefügt. Zusätzlich begünstigt eine negative Rückkopplung Bias- beziehungsweise Vorspannungs-Stabilität. Dadurch ist es möglich, eine durch Prozessschwankungen ausgelöste Schwankung auf dem abgeglichenen Ausgangsspannungspegel einzuschränken. Als Folge ist es möglich, den Rest-Offsetwert bedeutend zu verringern. Zusätzlich können die bei solchen Vorgängen erlangten Zellendaten als ein wichtigerer Faktor bei Kleinspannungsbetrieb in einem DRAM arbeiten.
