JPH06236689A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06236689A JPH06236689A JP5019883A JP1988393A JPH06236689A JP H06236689 A JPH06236689 A JP H06236689A JP 5019883 A JP5019883 A JP 5019883A JP 1988393 A JP1988393 A JP 1988393A JP H06236689 A JPH06236689 A JP H06236689A
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Abstract
(57)【要約】
【目的】 １対の入力信号の差電圧を増幅し１対の信号
を出力する信号増幅回路において、トランジスタの特性
変動の影響の小さい、高い安定性を有する信号増幅回路
を提供すること。 【構成】 差動トランジスタＱ３，Ｑ４、負荷トランジ
スタＱ１，Ｑ２、および電流源からなる信号増幅回路
に、出力信号Ｓ１，Ｓ２により負荷トランジスタＱ３，
Ｑ４および電流源の駆動電流を制御する回路Ａ，Ｂを加
える。 【効果】 半導体集積回路製造時におけるプロセス変動
による特性変動がきわめて小さな信号増幅回路を実現す
ることができる。また、入力信号線ｂ１、ｂ２の電位レ
ベルの変動の影響も小さく、低電源電圧においてビット
線電位を電源電圧付近に設定した場合でも、安定した増
幅動作が実現できる。
を出力する信号増幅回路において、トランジスタの特性
変動の影響の小さい、高い安定性を有する信号増幅回路
を提供すること。 【構成】 差動トランジスタＱ３，Ｑ４、負荷トランジ
スタＱ１，Ｑ２、および電流源からなる信号増幅回路
に、出力信号Ｓ１，Ｓ２により負荷トランジスタＱ３，
Ｑ４および電流源の駆動電流を制御する回路Ａ，Ｂを加
える。 【効果】 半導体集積回路製造時におけるプロセス変動
による特性変動がきわめて小さな信号増幅回路を実現す
ることができる。また、入力信号線ｂ１、ｂ２の電位レ
ベルの変動の影響も小さく、低電源電圧においてビット
線電位を電源電圧付近に設定した場合でも、安定した増
幅動作が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に電界効果トランジスタにより構成される半導体
集積回路において、記憶素子から読出される微小な信号
を高速かつ安定に増幅する信号増幅回路に関する。
り、特に電界効果トランジスタにより構成される半導体
集積回路において、記憶素子から読出される微小な信号
を高速かつ安定に増幅する信号増幅回路に関する。
【０００２】
【従来の技術】図２の従来の信号増幅回路は、ISSCC84
Digest of Technical Papers pp.216-217に開示されて
いる。この従来例においては、一対のビット線ｂ１、ｂ
２に読み出されたメモリセル情報を一対の差動Ｎチャネ
ルＭＯＳトランジスタＱ１３、Ｑ１４のゲートに入力
し、負荷のＰチャネルＭＯＳトランジスタＱ１１、Ｑ１
２のゲート電位を一定の電位Ｖ１に設定する一方、アド
レス信号により電流源を制御する。
Digest of Technical Papers pp.216-217に開示されて
いる。この従来例においては、一対のビット線ｂ１、ｂ
２に読み出されたメモリセル情報を一対の差動Ｎチャネ
ルＭＯＳトランジスタＱ１３、Ｑ１４のゲートに入力
し、負荷のＰチャネルＭＯＳトランジスタＱ１１、Ｑ１
２のゲート電位を一定の電位Ｖ１に設定する一方、アド
レス信号により電流源を制御する。
【０００３】
【発明が解決しようとする課題】上記図２の従来の信号
増幅回路は、一対の差動ＮチャネルＭＯＳトランジスタ
の両方のドレインから出力信号を取り出すことができ、
少ない素子数で相補出力信号が得られる利点を有する。
しかし、半導体集積回路を製造するプロセス工程に起因
してＰチャネルＭＯＳあるいはＮチャネルＭＯＳトラン
ジスタの駆動電流に変動があった場合に、半導体集積回
路では１０〜２０％の変動は普通であるので、出力信号
の電位レベルが大きく変動し電源電圧あるいは接地電位
付近となり、増幅率もきわめて小さくなるという欠点を
有することが本発明者の検討により明らかとされた。
増幅回路は、一対の差動ＮチャネルＭＯＳトランジスタ
の両方のドレインから出力信号を取り出すことができ、
少ない素子数で相補出力信号が得られる利点を有する。
しかし、半導体集積回路を製造するプロセス工程に起因
してＰチャネルＭＯＳあるいはＮチャネルＭＯＳトラン
ジスタの駆動電流に変動があった場合に、半導体集積回
路では１０〜２０％の変動は普通であるので、出力信号
の電位レベルが大きく変動し電源電圧あるいは接地電位
付近となり、増幅率もきわめて小さくなるという欠点を
有することが本発明者の検討により明らかとされた。
【０００４】従って本発明の目的とするところは、Ｐチ
ャネルＭＯＳあるいはＮチャネルＭＯＳトランジスタの
駆動電流に変動があった場合でも上記信号増幅回路の出
力信号の電位レベルを安定化し、安定で高増幅率なる信
号増幅回路を提供することにある。
ャネルＭＯＳあるいはＮチャネルＭＯＳトランジスタの
駆動電流に変動があった場合でも上記信号増幅回路の出
力信号の電位レベルを安定化し、安定で高増幅率なる信
号増幅回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、信号増幅回
路を下記のように構成することにより達成される。即
ち、本発明の第１の実施例を示した図１に示すように、
出力電位Ｓ１、Ｓ２が上昇すれば、制御回路Ａにより、
負荷であるＰチャネルＭＯＳトランジスタの駆動電流が
減少し、出力電位Ｓ１、Ｓ２が下降すれば、制御回路Ａ
により、負荷であるＰチャネルＭＯＳトランジスタの駆
動電流が増加するように制御し、また出力電位Ｓ１、Ｓ
２が上昇すれば制御回路Ａにより、電流源部Ｂを流れる
電流を増加させ、出力電位Ｓ１、Ｓ２が下降すれば制御
回路Ａにより、電流源部Ｂを流れる電流を減少させるよ
うに電流源Ｂを構成することにより達成される。
路を下記のように構成することにより達成される。即
ち、本発明の第１の実施例を示した図１に示すように、
出力電位Ｓ１、Ｓ２が上昇すれば、制御回路Ａにより、
負荷であるＰチャネルＭＯＳトランジスタの駆動電流が
減少し、出力電位Ｓ１、Ｓ２が下降すれば、制御回路Ａ
により、負荷であるＰチャネルＭＯＳトランジスタの駆
動電流が増加するように制御し、また出力電位Ｓ１、Ｓ
２が上昇すれば制御回路Ａにより、電流源部Ｂを流れる
電流を増加させ、出力電位Ｓ１、Ｓ２が下降すれば制御
回路Ａにより、電流源部Ｂを流れる電流を減少させるよ
うに電流源Ｂを構成することにより達成される。
【０００６】
【作用】従って、例えばプロセスの変動により、Ｎチャ
ネルＭＯＳトランジスタＱ３、Ｑ４の電流値が設計値よ
り増加したとすると、出力電位Ｓ１、Ｓ２は設計値より
低下する。しかし、Ｓ１、Ｓ２の電位が低下すると制御
回路ＡによりＰチャネルＭＯＳトランジスタＱ１、Ｑ２
の電流が増加し、また電流源Ｂを流れる電流が減少する
ので、Ｓ１、Ｓ２の低下がわずかですむ。また、プロセ
スの変動によりＰチャネルＭＯＳトランジスタＱ１、Ｑ
２の電流値が設計値より増加したとすると、出力電位Ｓ
１、Ｓ２は設計値より上昇する。しかし、Ｓ１、Ｓ２が
上昇すると制御回路ＡによりＰチャネルＭＯＳトランジ
スタＱ１、Ｑ２の電流が減少し、また電流源Ｂを流れる
電流が増加するので、Ｓ１、Ｓ２の上昇がわずかです
む。このようにして、上記手段によればＰチャネルＭＯ
Ｓ、ＮチャネルＭＯＳトランジスタの駆動電流の安定し
た出力電位が得られる。
ネルＭＯＳトランジスタＱ３、Ｑ４の電流値が設計値よ
り増加したとすると、出力電位Ｓ１、Ｓ２は設計値より
低下する。しかし、Ｓ１、Ｓ２の電位が低下すると制御
回路ＡによりＰチャネルＭＯＳトランジスタＱ１、Ｑ２
の電流が増加し、また電流源Ｂを流れる電流が減少する
ので、Ｓ１、Ｓ２の低下がわずかですむ。また、プロセ
スの変動によりＰチャネルＭＯＳトランジスタＱ１、Ｑ
２の電流値が設計値より増加したとすると、出力電位Ｓ
１、Ｓ２は設計値より上昇する。しかし、Ｓ１、Ｓ２が
上昇すると制御回路ＡによりＰチャネルＭＯＳトランジ
スタＱ１、Ｑ２の電流が減少し、また電流源Ｂを流れる
電流が増加するので、Ｓ１、Ｓ２の上昇がわずかです
む。このようにして、上記手段によればＰチャネルＭＯ
Ｓ、ＮチャネルＭＯＳトランジスタの駆動電流の安定し
た出力電位が得られる。
【０００７】
【実施例】以下、本発明の第１の実施例の構成を、図１
により説明する。図１において、Ｑ１、Ｑ２は負荷素子
としてのＰチャンネル型電界効果トランジスタ（以下、
ＰチャネルＭＯＳトランジスタ）、Ｑ３、Ｑ４は能動素
子としてのＮチャンネル型電界効果トランジスタ（以
下、ＮチャネルＭＯＳトランジスタ）である。半導体メ
モリのメモリセルから読み出された信号が伝達される相
補入力信号線ｂ１、ｂ２はそれぞれＱ３、Ｑ４のゲート
電極に接続され、Ｑ３、Ｑ４が差動トランジスタを構成
する。Ｑ１、Ｑ２は、この信号増幅回路の負荷トランジ
スタである。Ｓ１、Ｓ２はこの信号増幅回路の相補出力
信号を示す。Ａは制御回路であり相補出力信号Ｓ１、Ｓ
２を入力し電圧Ｖａを出力する。ＶａはＱ１、Ｑ２のゲ
ート電極に印加される。制御回路Ａは、図１に示すよう
にＳ１、Ｓ２の電位レベルに比例して出力電圧Ｖａが増
加あるいは減少するような特性をもつ。Ｂは電流源回路
であり、Ｂを流れる電流はＳ１、Ｓ２により制御され
る。Ｂは、図１に示すように、電流源に流れる電流Ｉｂ
がＳ１、Ｓ２の電位レベルに比例して増加あるいは減少
するような特性をもつ。次に、本実施例の動作を説明す
る。図１のような回路構成とすることにより、本実施例
では、常に出力電位Ｓ１、Ｓ２をほぼ電源電圧Ｖｃｃと
接地電位の中間レベルに安定して出力される。今、出力
電位Ｓ１、Ｓ２がほぼ電源電圧Ｖｃｃと接地電位の中間
レベルとなるよう設計したとする。その後、実際に集積
回路を製作する段階で、例えばプロセスの変動によりＮ
チャネルＭＯＳトランジスタの電流値が設計値より増加
したとすると、Ｑ３、Ｑ４の駆動電流が設計時より増加
するため、出力電位Ｓ１、Ｓ２は設計値より低下する。
しかし、Ｓ１、Ｓ２の電位が低下すると、上記Ａの特性
により制御回路Ａの出力電位Ｖａが低下し、Ｐチャネル
ＭＯＳトランジスタＱ１、Ｑ２の電流が増加し、また上
記Ｂの特性により電流源Ｂを流れる電流が減少する。そ
の結果、Ｓ１、Ｓ２の低下を小さくおさえることでき
る。また、プロセスの変動によりＰチャネルＭＯＳトラ
ンジスタＱ１、Ｑ２の電流値が設計値より増加したとす
ると、Ｑ１、Ｑ２の駆動電流が設計時より増加するた
め、出力電位Ｓ１、Ｓ２は設計値より上昇する。しか
し、Ｓ１、Ｓ２の電位が上昇すると、上記Ａの特性によ
り制御回路Ａの出力電位Ｖａが上昇し、ＰチャネルＭＯ
ＳトランジスタＱ１、Ｑ２の電流が減少し、また上記Ｂ
の特性により電流源Ｂを流れる電流が増加する。その結
果、Ｓ１、Ｓ２の上昇を小さくおさえることできる。こ
のように、第１の実施例では、常に出力電位Ｓ１、Ｓ２
をほぼ電源電圧Ｖｃｃと接地電位の中間レベルに安定し
て出力させることができる。これに対して、図２に示す
従来回路においては、プロセス変動により大幅に出力電
位Ｓ１、Ｓ２が変動する。図２の従来回路において十分
な増幅率を得るためには、電圧Ｖ１を電源電圧Ｖｃｃと
接地電位の中間レベルに定め、ＰチャネルＭＯＳトラン
ジスタＱ１１、Ｑ１２を飽和領域近くで動作させること
が必要であり、また電流源は通常ＮチャネルＭＯＳトラ
ンジスタで構成される。このとき、例えばＮチャネルＭ
ＯＳトランジスタＱ１３、Ｑ１４の電流が設計値より増
加したとすれば、Ｓ１、Ｓ２の電位が下降することによ
りＮチャネルＭＯＳトランジスタＱ１３、Ｑ１４の電流
を低減させ、かつＰチャネルＭＯＳトランジスタＱ１
１、Ｑ１２の電流を増加させて電流の釣合いをとろうと
するが、Ｑ１１、Ｑ１２が飽和領域付近で動作するため
Ｑ１１、Ｑ１２の電流を増加させるにはＳ１、Ｓ２の電
位が大幅に下降する必要がある。これに対して、上で説
明したように、本発明の第１の実施例では、制御回路
Ａ、電流源ＢをＳ１、Ｓ２で制御することにより、Ｓ
１、Ｓ２の電位変動をきわめて小さくすることができ、
安定な動作が実現できる。
により説明する。図１において、Ｑ１、Ｑ２は負荷素子
としてのＰチャンネル型電界効果トランジスタ（以下、
ＰチャネルＭＯＳトランジスタ）、Ｑ３、Ｑ４は能動素
子としてのＮチャンネル型電界効果トランジスタ（以
下、ＮチャネルＭＯＳトランジスタ）である。半導体メ
モリのメモリセルから読み出された信号が伝達される相
補入力信号線ｂ１、ｂ２はそれぞれＱ３、Ｑ４のゲート
電極に接続され、Ｑ３、Ｑ４が差動トランジスタを構成
する。Ｑ１、Ｑ２は、この信号増幅回路の負荷トランジ
スタである。Ｓ１、Ｓ２はこの信号増幅回路の相補出力
信号を示す。Ａは制御回路であり相補出力信号Ｓ１、Ｓ
２を入力し電圧Ｖａを出力する。ＶａはＱ１、Ｑ２のゲ
ート電極に印加される。制御回路Ａは、図１に示すよう
にＳ１、Ｓ２の電位レベルに比例して出力電圧Ｖａが増
加あるいは減少するような特性をもつ。Ｂは電流源回路
であり、Ｂを流れる電流はＳ１、Ｓ２により制御され
る。Ｂは、図１に示すように、電流源に流れる電流Ｉｂ
がＳ１、Ｓ２の電位レベルに比例して増加あるいは減少
するような特性をもつ。次に、本実施例の動作を説明す
る。図１のような回路構成とすることにより、本実施例
では、常に出力電位Ｓ１、Ｓ２をほぼ電源電圧Ｖｃｃと
接地電位の中間レベルに安定して出力される。今、出力
電位Ｓ１、Ｓ２がほぼ電源電圧Ｖｃｃと接地電位の中間
レベルとなるよう設計したとする。その後、実際に集積
回路を製作する段階で、例えばプロセスの変動によりＮ
チャネルＭＯＳトランジスタの電流値が設計値より増加
したとすると、Ｑ３、Ｑ４の駆動電流が設計時より増加
するため、出力電位Ｓ１、Ｓ２は設計値より低下する。
しかし、Ｓ１、Ｓ２の電位が低下すると、上記Ａの特性
により制御回路Ａの出力電位Ｖａが低下し、Ｐチャネル
ＭＯＳトランジスタＱ１、Ｑ２の電流が増加し、また上
記Ｂの特性により電流源Ｂを流れる電流が減少する。そ
の結果、Ｓ１、Ｓ２の低下を小さくおさえることでき
る。また、プロセスの変動によりＰチャネルＭＯＳトラ
ンジスタＱ１、Ｑ２の電流値が設計値より増加したとす
ると、Ｑ１、Ｑ２の駆動電流が設計時より増加するた
め、出力電位Ｓ１、Ｓ２は設計値より上昇する。しか
し、Ｓ１、Ｓ２の電位が上昇すると、上記Ａの特性によ
り制御回路Ａの出力電位Ｖａが上昇し、ＰチャネルＭＯ
ＳトランジスタＱ１、Ｑ２の電流が減少し、また上記Ｂ
の特性により電流源Ｂを流れる電流が増加する。その結
果、Ｓ１、Ｓ２の上昇を小さくおさえることできる。こ
のように、第１の実施例では、常に出力電位Ｓ１、Ｓ２
をほぼ電源電圧Ｖｃｃと接地電位の中間レベルに安定し
て出力させることができる。これに対して、図２に示す
従来回路においては、プロセス変動により大幅に出力電
位Ｓ１、Ｓ２が変動する。図２の従来回路において十分
な増幅率を得るためには、電圧Ｖ１を電源電圧Ｖｃｃと
接地電位の中間レベルに定め、ＰチャネルＭＯＳトラン
ジスタＱ１１、Ｑ１２を飽和領域近くで動作させること
が必要であり、また電流源は通常ＮチャネルＭＯＳトラ
ンジスタで構成される。このとき、例えばＮチャネルＭ
ＯＳトランジスタＱ１３、Ｑ１４の電流が設計値より増
加したとすれば、Ｓ１、Ｓ２の電位が下降することによ
りＮチャネルＭＯＳトランジスタＱ１３、Ｑ１４の電流
を低減させ、かつＰチャネルＭＯＳトランジスタＱ１
１、Ｑ１２の電流を増加させて電流の釣合いをとろうと
するが、Ｑ１１、Ｑ１２が飽和領域付近で動作するため
Ｑ１１、Ｑ１２の電流を増加させるにはＳ１、Ｓ２の電
位が大幅に下降する必要がある。これに対して、上で説
明したように、本発明の第１の実施例では、制御回路
Ａ、電流源ＢをＳ１、Ｓ２で制御することにより、Ｓ
１、Ｓ２の電位変動をきわめて小さくすることができ、
安定な動作が実現できる。
【０００８】本発明の第２の実施例を図３に示す。図３
においては、図１の制御回路ＡをＮチャネルＭＯＳトラ
ンジスタＱ５、Ｑ６、Ｑ７で構成し、電流源ＢをＮチャ
ネルＭＯＳトランジスタＱ８、Ｑ９で構成した。図３に
おいて、Ｖａ、Ｉｂは図１に示す特性を有しており、第
１の実施例で説明した所望の特性が得られる。
においては、図１の制御回路ＡをＮチャネルＭＯＳトラ
ンジスタＱ５、Ｑ６、Ｑ７で構成し、電流源ＢをＮチャ
ネルＭＯＳトランジスタＱ８、Ｑ９で構成した。図３に
おいて、Ｖａ、Ｉｂは図１に示す特性を有しており、第
１の実施例で説明した所望の特性が得られる。
【０００９】本発明の第３の実施例を図４に示す。図４
の回路は、図３の回路において電流源Ｂの部分にＮチャ
ネルＭＯＳトランジスタＱ１０を加え、かつＱ７および
Ｑ１０のゲート電極にコントロール信号ＳＡＣを入力し
た構成となっている。本発明の信号増幅回路を多数並
べ、その一部を活性化して用いる半導体集積回路の場合
には、活性化する信号増幅回路のＳＡＣを高電位とし、
非活性とする信号増幅回路のＳＡＣを低電位とすること
により、活性化する信号増幅回路を選択して用いること
ができる。
の回路は、図３の回路において電流源Ｂの部分にＮチャ
ネルＭＯＳトランジスタＱ１０を加え、かつＱ７および
Ｑ１０のゲート電極にコントロール信号ＳＡＣを入力し
た構成となっている。本発明の信号増幅回路を多数並
べ、その一部を活性化して用いる半導体集積回路の場合
には、活性化する信号増幅回路のＳＡＣを高電位とし、
非活性とする信号増幅回路のＳＡＣを低電位とすること
により、活性化する信号増幅回路を選択して用いること
ができる。
【００１０】本発明の第４の実施例を図５に示す。図５
の回路は、図４の回路において、１対の入力信号線ｂ
１、ｂ２間にイコライズトランジスタＱ２１、Ｑ２２
を、１対の出力信号線Ｓ１、Ｓ２間にイコライズトラン
ジスタＱ２３、Ｑ２４を接続した構成となっており、Ｑ
２１、Ｑ２２をそれぞれパルス信号φＥＱ１、φＥＱＢ
１で、Ｑ２３、Ｑ２４をそれぞれパルス信号φＥＱ２、
φＥＱＢ２で一時的に導通させることにより、一時的に
ｂ１、ｂ２間電位およびＳ１、Ｓ２間電位をきわめて小
さくし、”０”から”１”あるいは”１”から”０”へ
の出力データの遷移を加速することにより、読みだし速
度を早くすることができる。
の回路は、図４の回路において、１対の入力信号線ｂ
１、ｂ２間にイコライズトランジスタＱ２１、Ｑ２２
を、１対の出力信号線Ｓ１、Ｓ２間にイコライズトラン
ジスタＱ２３、Ｑ２４を接続した構成となっており、Ｑ
２１、Ｑ２２をそれぞれパルス信号φＥＱ１、φＥＱＢ
１で、Ｑ２３、Ｑ２４をそれぞれパルス信号φＥＱ２、
φＥＱＢ２で一時的に導通させることにより、一時的に
ｂ１、ｂ２間電位およびＳ１、Ｓ２間電位をきわめて小
さくし、”０”から”１”あるいは”１”から”０”へ
の出力データの遷移を加速することにより、読みだし速
度を早くすることができる。
【００１１】本発明の第５の実施例を図６に示す。図６
の回路は、出力信号Ｓ１、Ｓ２よりインピーダンス素子
Ｚ１およびＺ２を用いてＶａを発生させる構成としたも
ので、電流源ＢをＮチャネルＭＯＳトランジスタＱ８、
Ｑ１０により構成し、Ｑ８のゲート電圧をＶａとしてＱ
８に流れる電流を制御している。インピーダンスＺ１お
よびＺ２をトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
８、Ｑ１０の等価インピーダンスに比べて十分大きな値
に設定することにより、出力信号Ｓ１、Ｓ２にほとんど
影響を与えずにＶａの電位をＳ１およびＳ２の間の電位
に設定することができる。特に、Ｚ１とＺ２を等しくす
ればＶａの電位はＳ１電位とＳ２電位のちょうど中間の
電位となる。このような回路構成によれば、図６におけ
るＶａおよびＩｂは図１に示す特性を有し、第１の実施
例で説明した所望の特性が得られる。
の回路は、出力信号Ｓ１、Ｓ２よりインピーダンス素子
Ｚ１およびＺ２を用いてＶａを発生させる構成としたも
ので、電流源ＢをＮチャネルＭＯＳトランジスタＱ８、
Ｑ１０により構成し、Ｑ８のゲート電圧をＶａとしてＱ
８に流れる電流を制御している。インピーダンスＺ１お
よびＺ２をトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
８、Ｑ１０の等価インピーダンスに比べて十分大きな値
に設定することにより、出力信号Ｓ１、Ｓ２にほとんど
影響を与えずにＶａの電位をＳ１およびＳ２の間の電位
に設定することができる。特に、Ｚ１とＺ２を等しくす
ればＶａの電位はＳ１電位とＳ２電位のちょうど中間の
電位となる。このような回路構成によれば、図６におけ
るＶａおよびＩｂは図１に示す特性を有し、第１の実施
例で説明した所望の特性が得られる。
【００１２】本発明の第６の実施例を図７に示す。図７
の回路は、図６においてインピーダンス素子Ｚ１、Ｚ２
をＮチャネルＭＯＳトランジスタＱ３１、Ｑ３２で構成
した場合であり、Ｑ３１、Ｑ３２のゲート電極は電源電
圧Ｖｃｃとした。図７の構成によれば、ＶａおよびＩｂ
は図１に示す特性を有し、やはり第１の実施例で説明し
た所望の特性が得られる。
の回路は、図６においてインピーダンス素子Ｚ１、Ｚ２
をＮチャネルＭＯＳトランジスタＱ３１、Ｑ３２で構成
した場合であり、Ｑ３１、Ｑ３２のゲート電極は電源電
圧Ｖｃｃとした。図７の構成によれば、ＶａおよびＩｂ
は図１に示す特性を有し、やはり第１の実施例で説明し
た所望の特性が得られる。
【００１３】本発明の第７の実施例を図８に示す。図８
は、図１の実施例においてＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタの役割をちょうど入
れ替えた構成となっている。図８において、Ｑ４１、Ｑ
４２は駆動素子であるＰチャネルＭＯＳトランジスタで
あり入力信号線ｂ１、ｂ２が入力される差動トランジス
タを構成し、Ｑ４３、Ｑ４４はＮチャネルＭＯＳトラン
ジスタありこの信号増幅回路の負荷トランジスタを構成
する。相補入力信号線ｂ１、ｂ２はそれぞれＱ４１、Ｑ
４２のゲート電極に接続される。Ｓ１、Ｓ２はこの信号
増幅回路の相補出力信号を示す。Ａ１は制御回路であり
相補出力信号Ｓ１、Ｓ２を入力し電圧Ｖａ１を出力す
る。Ｖａ１はＱ４３、Ｑ４４のゲート電極に印加され
る。制御回路Ａ１は、図８に示すようにＳ１、Ｓ２の電
位レベルに比例して出力電圧Ｖａ１が増加あるいは減少
するような特性をもつ。Ｂ１は電流源回路であり、Ｂ１
を流れる電流はＳ１、Ｓ２により制御される。Ｂ１は、
図８に示すように、電流源に流れる電流Ｉｂ１がＳ１、
Ｓ２の電位レベルに反比例して増加あるいは減少するよ
うな特性をもつ。次に、図８の本実施例の動作を説明す
る。今、出力電位Ｓ１、Ｓ２がほぼ電源電圧Ｖｃｃと接
地電位の中間レベルとなるよう設計したとする。その
後、実際に半導体集積回路を製作する段階で、例えばプ
ロセスの変動によりＮチャネルＭＯＳトランジスタの電
流値が設計値より増加したとすると、Ｑ４３、Ｑ４４の
駆動電流が設計時より増加するため、出力電位Ｓ１、Ｓ
２は設計値より低下する。しかし、Ｓ１、Ｓ２の電位が
低下すると、上記Ａ１の特性により制御回路Ａ１の出力
電位Ｖａ１が低下し、ＮチャネルＭＯＳトランジスタＱ
４３、Ｑ４４の電流が減少し、また上記Ｂ１の特性によ
り電流源Ｂを流れる電流が増加する。その結果、Ｓ１、
Ｓ２の低下を小さくおさえることできる。また、プロセ
スの変動によりＰチャネルＭＯＳトランジスタＱ４１、
Ｑ４２の電流値が設計値より増加したとすると、Ｑ４
１、Ｑ４２の駆動電流が設計時より増加するため、出力
電位Ｓ１、Ｓ２は設計値より上昇する。しかし、Ｓ１、
Ｓ２の電位が上昇すると、上記Ａ１の特性により制御回
路Ａ１の出力電位Ｖａ１が上昇し、ＮチャネルＭＯＳト
ランジスタＱ４３、Ｑ４４の電流が増加し、また上記Ｂ
１の特性により電流源Ｂ１を流れる電流が減少する。そ
の結果、Ｓ１、Ｓ２の上昇を小さくおさえることでき
る。このように、第７の実施例では、常に出力電位Ｓ
１、Ｓ２をほぼ電源電圧Ｖｃｃと接地電位の中間レベル
に安定して出力させることができる。
は、図１の実施例においてＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタの役割をちょうど入
れ替えた構成となっている。図８において、Ｑ４１、Ｑ
４２は駆動素子であるＰチャネルＭＯＳトランジスタで
あり入力信号線ｂ１、ｂ２が入力される差動トランジス
タを構成し、Ｑ４３、Ｑ４４はＮチャネルＭＯＳトラン
ジスタありこの信号増幅回路の負荷トランジスタを構成
する。相補入力信号線ｂ１、ｂ２はそれぞれＱ４１、Ｑ
４２のゲート電極に接続される。Ｓ１、Ｓ２はこの信号
増幅回路の相補出力信号を示す。Ａ１は制御回路であり
相補出力信号Ｓ１、Ｓ２を入力し電圧Ｖａ１を出力す
る。Ｖａ１はＱ４３、Ｑ４４のゲート電極に印加され
る。制御回路Ａ１は、図８に示すようにＳ１、Ｓ２の電
位レベルに比例して出力電圧Ｖａ１が増加あるいは減少
するような特性をもつ。Ｂ１は電流源回路であり、Ｂ１
を流れる電流はＳ１、Ｓ２により制御される。Ｂ１は、
図８に示すように、電流源に流れる電流Ｉｂ１がＳ１、
Ｓ２の電位レベルに反比例して増加あるいは減少するよ
うな特性をもつ。次に、図８の本実施例の動作を説明す
る。今、出力電位Ｓ１、Ｓ２がほぼ電源電圧Ｖｃｃと接
地電位の中間レベルとなるよう設計したとする。その
後、実際に半導体集積回路を製作する段階で、例えばプ
ロセスの変動によりＮチャネルＭＯＳトランジスタの電
流値が設計値より増加したとすると、Ｑ４３、Ｑ４４の
駆動電流が設計時より増加するため、出力電位Ｓ１、Ｓ
２は設計値より低下する。しかし、Ｓ１、Ｓ２の電位が
低下すると、上記Ａ１の特性により制御回路Ａ１の出力
電位Ｖａ１が低下し、ＮチャネルＭＯＳトランジスタＱ
４３、Ｑ４４の電流が減少し、また上記Ｂ１の特性によ
り電流源Ｂを流れる電流が増加する。その結果、Ｓ１、
Ｓ２の低下を小さくおさえることできる。また、プロセ
スの変動によりＰチャネルＭＯＳトランジスタＱ４１、
Ｑ４２の電流値が設計値より増加したとすると、Ｑ４
１、Ｑ４２の駆動電流が設計時より増加するため、出力
電位Ｓ１、Ｓ２は設計値より上昇する。しかし、Ｓ１、
Ｓ２の電位が上昇すると、上記Ａ１の特性により制御回
路Ａ１の出力電位Ｖａ１が上昇し、ＮチャネルＭＯＳト
ランジスタＱ４３、Ｑ４４の電流が増加し、また上記Ｂ
１の特性により電流源Ｂ１を流れる電流が減少する。そ
の結果、Ｓ１、Ｓ２の上昇を小さくおさえることでき
る。このように、第７の実施例では、常に出力電位Ｓ
１、Ｓ２をほぼ電源電圧Ｖｃｃと接地電位の中間レベル
に安定して出力させることができる。
【００１４】
【発明の効果】本発明の効果をは次の通りである。
【００１５】半導体集積回路製造時におけるプロセス変
動によって、例えばＰチャネルＭＯＳあるいはＮチャネ
ルＭＯＳの駆動電流の増加、減少により、信号増幅回路
を構成するトランジスタの特性が変動した場合でも、出
力電位の安定性に優れた信号増幅回路を実現することが
できる。
動によって、例えばＰチャネルＭＯＳあるいはＮチャネ
ルＭＯＳの駆動電流の増加、減少により、信号増幅回路
を構成するトランジスタの特性が変動した場合でも、出
力電位の安定性に優れた信号増幅回路を実現することが
できる。
【００１６】上記の効果により、入力信号線の電位レベ
ルの変動の影響が出力電位変動に与える影響も小さく、
低電源電圧においてビット線電位を電源電圧付近に設定
した場合でも、安定した増幅動作が実現できる。
ルの変動の影響が出力電位変動に与える影響も小さく、
低電源電圧においてビット線電位を電源電圧付近に設定
した場合でも、安定した増幅動作が実現できる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】従来技術を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】本発明の第６の実施例を示す回路図である。
【図８】本発明の第７の実施例を示す回路図である。
Ｑ１、Ｑ２、Ｑ１１、Ｑ１２…Ｐチャンネル型電界効果
トランジスタ、Ｑ３、Ｑ４、Ｑ１３、Ｑ１４…Ｎチャン
ネル型電界効果トランジスタ、Ｑ５〜Ｑ１０…Ｎチャン
ネル型電界効果トランジスタ、Ｑ２１、Ｑ２３…Ｎチャ
ンネル型電界効果トランジスタ、Ｑ２２、Ｑ２４…Ｐチ
ャンネル型電界効果トランジスタ、Ｑ３１、Ｑ３２…Ｎ
チャンネル型電界効果トランジスタ、Ｑ４１、Ｑ４２…
Ｐチャンネル型電界効果トランジスタ、Ｑ４３、Ｑ４４
…Ｎチャンネル型電界効果トランジスタ、Ａ…制御回
路、Ａ１…制御回路、Ｂ…電流源回路、Ｂ１…電流源回
路、Ｚ１、Ｚ２…インピーダンス素子。
トランジスタ、Ｑ３、Ｑ４、Ｑ１３、Ｑ１４…Ｎチャン
ネル型電界効果トランジスタ、Ｑ５〜Ｑ１０…Ｎチャン
ネル型電界効果トランジスタ、Ｑ２１、Ｑ２３…Ｎチャ
ンネル型電界効果トランジスタ、Ｑ２２、Ｑ２４…Ｐチ
ャンネル型電界効果トランジスタ、Ｑ３１、Ｑ３２…Ｎ
チャンネル型電界効果トランジスタ、Ｑ４１、Ｑ４２…
Ｐチャンネル型電界効果トランジスタ、Ｑ４３、Ｑ４４
…Ｎチャンネル型電界効果トランジスタ、Ａ…制御回
路、Ａ１…制御回路、Ｂ…電流源回路、Ｂ１…電流源回
路、Ｚ１、Ｚ２…インピーダンス素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高杉 恒一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 植田 清嗣 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (4)
- 【請求項１】一対の入力信号の差信号を検出し増幅して
一対の信号を出力する信号増幅回路を有する半導体集積
回路であって、 上記信号増幅回路は、 上記一対の信号が入力される一対の差動トランジスタ
と、 一対の負荷トランジスタと、 上記信号増幅回路に流れる電流を制御する電流制御部と
からなり、 上記信号増巾回路の上記負荷トランジスタおよび上記電
流制御部に流れる電流を、上記信号増幅回路の出力信号
により制御する制御回路をさらに具備してなることを特
徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路であっ
て、 上記信号増幅回路が第１導電型の電界効果トランジスタ
および第２導電型の電界効果トランジスタからなり、上
記一対の差動トランジスタが第１導電型の電界効果トラ
ンジスタ、上記一対の負荷トランジスタが第２導電型の
電界効果トランジスタ、上記電流制御部が第１導電型の
電界効果トランジスタにより構成されることを特徴とす
る半導体集積回路。 - 【請求項３】請求項１もしくは請求項２に記載の半導体
集積回路であって、上記信号増幅回路の出力信号電位が
上昇すると上記制御回路の制御によって上記負荷トラン
ジスタの電流が減少しかつ上記電流源に流れる電流が増
加し、出力信号電位が下降する上記制御回路の制御によ
ってと上記負荷トランジスタの電流が増加しかつ上記電
流源に流れる電流が減少することを特徴とする半導体集
積回路。 - 【請求項４】請求項１もしくは請求項２に記載の半導体
集積回路であって、上記信号増幅回路の出力信号電位が
上昇すると上記制御回路の制御によって上記負荷トラン
ジスタの電流が増加しかつ上記電流源に流れる電流が減
少し、出力信号電位が下降すると上記制御回路の制御に
よって上記負荷トランジスタの電流が減少しかつ上記電
流源に流れる電流が増加するように制御する回路を配備
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019883A JPH06236689A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019883A JPH06236689A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236689A true JPH06236689A (ja) | 1994-08-23 |
Family
ID=12011611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019883A Withdrawn JPH06236689A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116143A (ja) * | 2003-10-02 | 2005-04-28 | Hynix Semiconductor Inc | 差動増幅器及びビット線センスアンプ |
-
1993
- 1993-02-08 JP JP5019883A patent/JPH06236689A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116143A (ja) * | 2003-10-02 | 2005-04-28 | Hynix Semiconductor Inc | 差動増幅器及びビット線センスアンプ |
| JP4557206B2 (ja) * | 2003-10-02 | 2010-10-06 | 株式会社ハイニックスセミコンダクター | 差動増幅器及びビット線センスアンプ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |