JPH0637558A

JPH0637558A - 増幅回路

Info

Publication number: JPH0637558A
Application number: JP4192454A
Authority: JP
Inventors: Mamoru Kondo; 衛近藤
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1992-07-20
Filing date: 1992-07-20
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】回路に使用するトランジスタの破壊が少く、
信号源が電流型信号源であっても計測感度が良く、且つ
ゲート電圧の調節手段を必要としない増幅回路。【構成】電源端子１と信号入力端子２との間に、＃１
トランジスタ１１と、中間端子４と、＃３トランジスタ
１３とを直列接続し、また前記電源端子１と信号入力端
子３との間に、＃２トランジスタ１２と、信号出力端子
５と、＃４トランジスタ１４とを直列接続し、前記トラ
ンジスタ１１と１２の電流比を１対ｎとするカレントミ
ラー回路または定電流回路と、前記１３と１４の電流比
を前記１対ｎと同一比率とするカレントミラー回路とを
備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばホール素子やＳ
ＲＡＭのメモリセル等から出力される微小な電圧差信号
を増幅することができる増幅回路に関するものである。

【０００２】

【従来の技術】図２１は、従来技術の例１として示す従
来の微小電圧を増幅する差動増幅器の回路図である。同
図において、１１，１２はそれぞれＰＭＯＳ（Ｐ形酸化
被膜半導体）トランジスタ、１３，１４，１９はそれぞ
れＮＭＯＳ（Ｎ形酸化被膜半導体）トランジスタであ
る。なお、ＰＭＯＳトランジスタには三角記号をつけ、
ＮＭＯＳトランジスタには三角記号をつけないで、両者
を識別できるようにしている。また端子１には直流電源
の正電圧Ｖ_DDが印加され、ＰＭＯＳトランジスタ１９の
ソースは電源の基準電位（０Ｖ）に接地される。そして
端子２，３には増幅の対象となる電圧Ｖ₂，Ｖ₃が与え
られるが、この電圧Ｖ₂とＶ₃の差は微小であるものと
する。

【０００３】図２１の動作を説明する。ＭＯＳトランジ
スタには、ゲートに電圧を加えないと動作しないエンハ
ンスメント（Ｅｎｈａｎｃｅｍｅｎｔ，Ｅ）形と、電圧
を加えないときに動作するデプレッション（Ｄｅｐｌｅ
ｔｉｏｎ，Ｄ）形とあり、図２１のトランジスタ１３，
１４，１９はＥ形である。従ってトランジスタ１９のゲ
ートにクロック信号ＳＣとして、しきい値より高い電圧
が加えられると、トランジスタ１９は導通状態となり、
１つの抵抗器と同様に作用する。いま端子２，３から電
圧Ｖ₂，Ｖ₃が印加され、これらの電圧がトランジスタ
１３，１４のしきい値より高ければ、トランジスタ１
３，１４は導通し、電源Ｖ_DDから、トランジスタ１１及
び１３と、トランジスタ１２及び１４を通ってそれぞれ
電流が流れる。従ってトランジスタ１３，１４のコモン
ソース６の電位が上昇する。

【０００４】いまトランジスタ１３，１４のしきい値が
等しければ、コモンソース６の電位上昇により、端子２
と３の電位のいずれか低い方のトランジスタが先に遮断
状態になる。以下端子２が端子３より高電位（Ｖ₂＞Ｖ
₃）であるものとして説明する。この場合、トランジス
タ１３は導通で、トランジスタ１４は遮断状態になる。
トランジスタ１３と１４の両方が遮断すると、コモンソ
ース６の電位が下るので両方のトランジスタが遮断する
ことはない。トランジスタ１３には電流が流れるので、
そのドレインである端子４の電圧Ｖ₄は、電源電圧Ｖ_DD
より下る。一方トランジスタ１４には電流が流れないの
で、そのドレインである端子５の電圧Ｖ₅は上昇し、電
源電圧Ｖ_DDとほぼ等しくなる。このようにして入力電圧
Ｖ₂とＶ₃の間の微小電圧差は、増幅されて端子４の電
圧Ｖ₄と端子５の電圧Ｖ₅との間に大きな電圧差が得ら
れ、この電圧差が出力信号として取り出される。

【０００５】また従来技術として、微小な電流の有無を
検出する回路として、カレントミラー回路を利用したセ
ンス回路がある。図２２は、従来技術の例２として、特
開平１−１９８１１２号公報に示された従来のセンス増
幅器の回路図である。同図において、５Ｎは出力信号を
取り出すための節点、１１，１２はＰＭＯＳトランジス
タであり、ソース側が電源Ｖ_DDに接続されている。１
３，１４，１９はＮＭＯＳトランジスタ、３０はインバ
ータ、Ｃ₁〜Ｃ₃は回路の分布容量である。図２２の端
子２は電流入力端子であり、端子２から電流が流出する
電流信号源に接続される。また節点５Ｎから出力信号が
取り出される。この図２２の回路はトランジスタ１９に
流れる微小電流（ドレイ電流＝ソース電流）ｉ_cが存在
するが否かを検出する回路である。

【０００６】図２２の動作を説明する。トランジスタ１
９のゲートにはクロック信号ＳＣとして、しきい値電圧
よりも高い電圧が与えられる。そしていま、トランジス
タ１９に電流ｉ_cが流れ、端子２から電流が流出する
と、インバータ３０の入力は負電位となり、その出力は
正電位となるので、トランジスタ１３が導通し、電流ｉ
_cはトランジスタ１１を流れる。トランジスタ１１と１
２はゲートが共通に１１のドレインに結線されており、
これがカレントミラーといわれる回路である。このトラ
ンジスタ１１と１２のゲートが共にトランジスタ１１の
ドレインに接続されているため、トランジスタ１１，１
２のソースとゲート間電圧は等しく、２つのトランジス
タの増幅特性が等しければ、トランジスタ１１に流れる
電流と等しい電流がトランジスタ１２にも流れることに
なる。従ってトランジスタ１２に流れる電流ｉ_Pはトラ
ンジスタ１１に流れる電流ｉ_cにほぼ等しい。トランジ
スタ１２の負荷としてのトランジスタ１４は高インピー
ダンスのため電流が流れにくいが、電流ｉ_Pはトランジ
スタ１２で増幅作用を受けるので、電流ｉ_Pはほぼｉ_c
に近い値を保つ。

【０００７】図２２の回路では、トランジスタ１４を流
れる電流ｉ_Nはｉ_Pの１／２になるように、トランジス
タ１４のゲート電圧Ｖ_rを調整するようにしている。従
ってトランジスタ１９に電流ｉ_cが流れると、トランジ
スタ１２に電流ｉ_Pが流れ、電流ｉ_Nよりｉ_Pの方が電
流値が大きいので、節点５Ｎの電位が上昇し、結果とし
て電流ｉ_cが存在することが検出できる。またトランジ
スタ１９に電流ｉ_cが流れなければ、節点５Ｎの電位が
下降するので、電流ｉ_cの不存在が判別できる。即ち電
流ｉ_cの有無に対応して節点５Ｎから高，低２つの電圧
信号を取り出すことができる。

【０００８】

【発明が解決しようとする課題】しかしながら図２１で
示した従来の差動増幅回路においては、まず入力信号を
トランジスタのゲートに印加している。しかしトランジ
スタのゲートは過電圧に対して破壊しやすいため、過大
な入力信号が印加されると、トランジスタの破壊事故が
生じやすいという問題点があった。さらに、この回路は
入力電圧が小さい時に感度が低い欠点がある。特に測定
対象である信号源の出力インピーダンスが低い時に、こ
の欠点が著しい。このような出力インピーダンスが低い
信号源は、一般に電流型信号源といわれる。この電流型
信号源からは、測定のために取り出すことができる電力
が一定であっても、電流が大きく電圧が小さい信号とな
るので、ゲートへの入力信号電圧が小さく、検出感度が
低いという問題点があった。

【０００９】また図２２で示した従来のセンス増幅回路
においては、トランジスタ１１と１２がカレントミラー
を形成し、電流型信号源に対して検出感度が大きくなる
ように形成されている。しかし、この回路は１４のゲー
ト電圧Ｖ_rを適当な値に設定する必要があるという欠点
がある。図２３は図２２の回路の動作点の変化による信
号入出力特性を説明する図である。図２３を参照し、上
記回路の欠点を説明する。図２２の回路においては、ト
ランジスタ１４を流れる電流ｉ_Nをｉ_cの２分の１にす
るようにゲート電圧Ｖ_rを調整すると、感度が最大にな
る。入力電流ｉ_cが０の時は、カレントミラーの作用で
ｉ_P＝ｉ_c＝０となるので節点５Ｎに流入する電流は−
ｉ_N＝−ｉ_c／２となり、分布容量Ｃ₁〜Ｃ₃があって
も、節点５Ｎの電位は時間と共に低下する。一方、入力
電流が一定値ｉ_cである時は、節点５Ｎに流入する電流
はｉ_P＋ｉ_N＝ｉ_c−ｉ_c／２＝＋ｉ_c／２となり、節
点５Ｎの電位は時間と共に上昇する。したがって、入力
電流の０とｉ_cを感度よく区別できる。この場合の信号
入出力特性が、図２３の（ａ）に示されている。図２３
は上記電流の変化を入出力電圧の変化として示してある
が、等価な特性である。図２３の（ａ）においては、入
力電圧Ｖ_inが零のときの動作点Ｐは、増幅率の大きい
（即ち勾配の大きい）Ｂ、Ｃ部の中心位置となるように
調整されているので、この中心位置の附近における入力
電圧の変動による感度は大きい。

【００１０】しかし、ｉ_Nをｉ_cの１／２にするには、
次の困難がある。それはｉ_cは測定対象であり、いわば
未知の量である。従って未知の量ｉ_cを測定するのに、
トランジスタ１４の電流ｉ_Nをその２分の１にあらかじ
め調節しておくことはできない。この図２２の回路を集
積回路メモリの中でセンスアンプとして使用するような
場合には、ｉ_cの大きさをあらかじめ別の方法で測定し
ておいて、ｉ_Nをその２分の１になるように設計するこ
とは可能であるが、それにはＶ_r調節回路を別途作成す
る必要があるという問題点がある。またトランジスタ１
４のしきい値電圧Ｖ_Tやゲート幅Ｗを正確に製造する技
術が必要である。もし製造のバラツキのためにＶ_rがＶ
_Tより小さくなればｉ_Nは０となり、正しい測定ができ
ない。またＶ_rが大きすぎてｉ_Nがｉ_Pより大きいと、
節点５Ｎの電位はいつでも低下してしまう。上記製造時
に生じるしきい値電圧Ｖ_Tのバラツキ等に起因するオフ
セットを、この回路は、ゲート電圧Ｖ_rの調節で除去し
ようとするものであるが、信号電流ｉ_cが小さく、オフ
セット電流値に接近すると、この調節はあまり容易でな
い。さらに一度調節しても、周囲温度が変化すると、ト
ランジスタのドリフトにより動作点がずれてしまうこと
が多い。この場合の信号入出特性が図２３の（ｂ）に示
されている。即ちオフセットやドリフトにより、入力電
圧が零のときの動作点がＣを越えたＰや、Ｂを越えた
Ｐ′にずれると、これらの動作点の附近では感度が無く
なり、入力電流ｉ_cの有無を検出することはできないと
いう問題点があった。

【００１１】本発明はかかる問題点を解決するためにな
されたもので、回路に使用するトランジスタの破壊が少
く、信号源が電流型信号源であっても計測感度が良く、
且つゲート電圧の調節手段を必要としない増幅回路を得
ることを目的とする。

【００１２】

【課題を解決するための手段】本請求項１の発明に係る
増幅回路は、電源端子１と、信号入力端子２及び３と、
電源端子１と信号入力端子２との間に中間端子４と、電
源端子１と信号入力端子３との間に信号出力端子５とを
それぞれ設け、前記端子１と４の間に第１のトランジス
タ、前記端子１と５の間に第２のトランジスタ、前記端
子４と２の間に第３のトランジスタ、前記端子５と３の
間に第４のトランジスタがそれぞれ接続される増幅回路
において、前記第１のトランジスタと第２のトランジス
タに流れる電流比を１対ｎとするカレントミラー回路ま
たは定電流回路によりそれぞれ構成される第１及び第２
のトランジスタ回路と、前記第３のトランジスタと第４
のトランジスタに流れる電流比を前記１対ｎと同一比率
とするカレントミラー回路によりそれぞれ構成される第
３及び第４のトランジスタ回路とを備えたものである。

【００１３】本請求項２の発明に係る増幅回路は、前記
請求項１の発明に係る増幅回路の前記第１乃至第４のト
ランジスタがＭＯＳトランジスタであるものである。

【００１４】本請求項３の発明に係る増幅回路は、前記
請求項１の発明に係る増幅回路の前記第１乃至第４のト
ランジスタがバイポーラトランジスタであるものであ
る。

【００１５】本請求項４の発明に係る増幅回路は、前記
請求項１乃至請求項３のいずれかの発明に係る増幅回路
の前記第１及び第２のトランジスタと前記第３及び第４
のトランジスタとが互に相補なトランジスタであるもの
である。

【００１６】本請求項５の発明に係る増幅回路は、信号
入力端子に入力インピーダンスが直列に接続され、前記
信号入力端子と信号出力端子の間に帰還インピーダンス
が接続されて演算機能を有する反転増幅器に含まれる前
記請求項１乃至請求項４のいずれかに記載の増幅回路で
ある。

【００１７】本請求項６の発明に係る増幅回路は、前記
請求項１乃至請求項４のいずれかの発明に係る増幅回路
を２組と、前記２組の一方の増幅回路の信号入力端子２
と３を、それぞれ他方の増幅回路の信号入力端子３と２
とに接続して構成する一対の信号入力端子と、前記２組
の一方の増幅回路の信号出力端子５と、他方の増幅回路
の信号出力端子５との間の差信号を出力する一対の信号
出力端子とを備えたものである。

【００１８】本請求項７の発明に係る増幅回路は、前記
信号入力端子２と３を、ＳＲＡＭのメモリセルの２つの
信号出力端子にそれぞれ接続する接続手段を備えた前記
請求項１乃至請求項４または請求項６のいずれかに記載
の増幅回路である。

【００１９】本請求項８の発明に係る増幅回路は、前記
信号入力端子２と３を、ホール素子の２つの信号出力端
子にそれぞれ接続する接続手段を備えた前記請求項１乃
至請求項４または請求項６のいずれかに記載の増幅回路
である。

【００２０】

【作用】本請求項１に係る発明においては、電源端子１
と、信号入力端子２及び３と、電源端子１と信号入力端
子２との間に中間端子４と、電源端子１と信号入力端子
３との間に信号出力端子５とをそれぞれ設け、前記端子
１と４の間に第１のトランジスタ、前記端子１と５の間
に第２のトランジスタ、前記端子４と２の間に第３のト
ランジスタ、前記端子５と３の間に第４のトランジスタ
がそれぞれ接続される増幅回路において、第１及び第２
のトランジスタ回路は、前記第１のトランジスタと第２
のトランジスタに流れる電流比を１対ｎとするカレント
ミラー回路または定電流回路によりそれぞれ構成され
る。第３及び第４のトランジスタ回路は、前記第３のト
ランジスタと第４のトランジスタに流れる電流比を前記
１対ｎと同一比率とするカレントミラー回路によりそれ
ぞれ構成される。

【００２１】本請求項２に係る発明においては、前記請
求項１に係る発明における前記第１乃至第４のトランジ
スタがＭＯＳトランジスタにより形成される。

【００２２】本請求項３に係る発明においては、前記請
求項１に係る発明に係る前記第１乃至第４のトランジス
タがバイポーラトランジスタにより形成される。

【００２３】本請求項４に係る発明においては、前記請
求項１乃至請求項３のいずれかの発明に係る前記第１及
び第２のトランジスタと前記第３及び第４のトランジス
タとが互に相補なトランジスタにより形成される。

【００２４】本請求項５に係る発明においては、前記請
求項１乃至請求項４のいずれかの発明に係る増幅回路が
反転増幅器に含まれ、該反転増幅器の信号入力端子に直
列に入力インピーダンスが接続され、前記信号入力端子
と前記反転増幅器の信号出力端子の間に帰還インピーダ
ンスが接続されて演算増幅器が構成される。そして、前
記帰還インピーダンスと入力インピーダンスの比に等し
い信号増幅率が得られる。

【００２５】本請求項６に係る発明においては、前記請
求項１乃至請求項４のいずれかの発明に係る増幅回路を
２組有し、前記２組の一方の増幅回路の信号入力端子２
と３を、それぞれ他方の増幅回路の信号入力端子３と２
とに接続して一対の信号入力端子を構成し、前記２組の
一方の増幅回路の信号出力端子５と、他方の増幅回路の
信号出力端子５とを一対の信号出力端子とし、該信号出
力端子間の差信号を出力するので、１組の増幅回路の場
合の２倍の信号増幅率が得られる。

【００２６】本請求項７に係る発明においては、前記請
求項１乃至請求項４または請求項６のいずれかの発明に
係る増幅回路を用い、接続手段により前記増幅回路の信
号入力端子２と３を、ＳＲＡＭのメモリセルの２つの信
号出力端子にそれぞれ接続して、メモリセンス用の増幅
回路が得られる。

【００２７】本請求項８に係る発明においては、前記請
求項１乃至請求項４または請求項６のいずれかの発明に
係る増幅回路を用い、接続手段により前記増幅回路の信
号入力端子２と３を、ホール素子の２つの信号出力端子
にそれぞれ接続して、磁気検出用の増幅回路が得られ
る。

【００２８】

【実施例】図１は本発明に係る増幅回路の構成を説明す
る図であり、同図において、１は電源端子、２及び３は
信号入力端子、４は中間端子、５は信号出力端子、１
１，１２，１３，１４はそれぞれ＃１，＃２，＃３，＃
４トランジスタである。ここで、上記トランジスタ１１
〜１４は、ＭＯＳトランジスタの場合、バイポーラトラ
ンジスタの場合、相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）
トランジスタを組合せる場合等があるが、これらの実施
例については後述する。なお、図１の正方形で示される
トランジスタ１１〜１４のブロック図において、上下の
辺の丸で示す各端子は、電流の流出入端子（例えば、ド
レイン、ソース、コレクタ、エミッタ）、左右の辺の丸
で示す各端子は、電流制御端子（例えば、ゲート、ベー
ス）をそれぞれ示している。

【００２９】図１の（ａ）及び（ｂ）においては、４つ
のトランジスタ１１〜１４について、トランジスタ１１
と１３の電流流出入端子を直列接続し、トランジスタ１
１の電流流出入端子の他端は電源端子１に接続し、トラ
ンジスタ１３の電流流出入端子の他端は信号入力端子２
に接続する。同様にトランジスタ１２と１４の電流流出
入端子を直列接続し、トランジスタ１２の電流流出入端
子の他端は電源端子１に接続し、トランジスタ１４の電
流流出入端子の他端は信号入力端子３に接続する。トラ
ンジスタ１１と１３の電流流出入端子の接続点を中間端
子４とし、トランジスタ１２と１５の電流流出入端子の
接続点を信号出力端子５とする。

【００３０】トランジスタ１１と１２を流れる電流の比
は、カレントミラー回路または定電流回路を用いて、信
号出力端子５の電位にほとんど影響されずに、１対ｎの
比率になるように構成する。図１の（ａ）においては、
トランジスタ１１と１２によりカレントミラー回路を構
成した例を示し、同図の（ｂ）においては、トランジス
タ１１と１２により定電流回路を構成した例を示してい
る。

【００３１】トランジスタ１３と１４を流れる電流は信
号入力端子２，３の電位に影響されるが、信号入力端子
２と３の間の電位差が小さいときは、例えばカレントミ
ラー回路等を用いて、前記トランジスタ１１と１２の電
流比と同一の電流比の１対ｎになるように、トランジス
タ１３と１４にそれぞれ電流を流す回路を構成すること
ができる。図１の（ａ）及び（ｂ）においては、トラン
ジスタ１３と１４は共にカレントミラー回路を構成した
例を示している。

【００３２】ここで上記電流比１対ｎについて説明する
と、ｎにはｎ＜１、ｎ＝１、ｎ＞１の３通りの可能性が
ある。まず、ｎ＝１とするには、トランジスタ１１と１
２を、またトランジスタ１３と１４をそれぞれ同一のも
のとする。ｎが１でない場合、ＭＯＳトランジスタで
は、そのゲート幅の比を１対ｎにし、バイポーラトラン
ジスタではそのエミッタ幅の比を１対ｎとする（これは
同一のトランジスタをｎ個並列に接続するものでもよ
い）。そしてｎが１より大きい場合には、ｎ＝１の場合
に比較して信号出力端子５から多くの出力電流を取り出
すことができるという利点がある。従って出力側の負荷
等を考慮して、電流比のｎを任意に設定できる設計上の
自由度がある。

【００３３】前記定電流回路の例は、後述する図３のＭ
ＯＳトランジスタ１１，１２や、図１０のバイポーラト
ランジスタ１１，１２の回路等に示される。またカレン
トミラー回路を形成するには、トランジスタの電流制御
端子、即ち、ＭＯＳトランジスタにおいてはゲート、バ
イポーラトランジスタにおいてはベースを中間端子４に
接続する。この回路例は、後述する図３のＭＯＳトラン
ジスタ１３，１４や図１０のバイポーラトランジスタ１
３，１４の回路等に示される。

【００３４】図１の（ａ）または（ｂ）の回路は以下の
ように動作する。トランジスタ１１と１３を流れる電流
は等しくなったところでバランスする。もしも、トラン
ジスタ１１を流れる電流値がトランジスタ１３を流れる
電流値より大きいと、中間端子４に電荷が蓄積されるの
で、該端子４の電位が上昇し、トランジスタ１１の電流
は減少し、トランジスタ１３の電流は増加するので、最
終的に両方の電流値が等しくなったところでバランスす
る。次にトランジスタ１２と１４を流れる電流は、もし
信号入力端子２と３の間に電位差が無いときは、それぞ
れトランジスタ１１と１３の電流と１対ｎの比率を保つ
ので、トランジスタ１２と１４を流れる電流値が等しく
なったところでバランスする。

【００３５】しかし入力端子２と３の間に電位差が生じ
ると、上記バランスが崩れ、トランジスタ１２と１４を
流れる電流は等しくなくなる。従って信号出力端子５の
電圧は上昇又は下降をはじめる。そして前記トランジス
タ１３と１４の間の電流比率が保たれる限り、時間の経
過と共に信号出力端子５の電位は変化を継続し、大きな
出力変化を生じることになる。このように本発明の回路
では、入力信号に基づく上記電流変化が時間経過と共に
蓄積されるように作用するので、非常に大きな感度が得
られるという利点がある。上記動作の理論的説明を以下
に行なう。

【００３６】図１の回路の動作を定式化して以下に示
す。図１の回路の動作状態においては、ＭＯＳトランジ
スタは、いわゆる飽和状態にあり、ＭＯＳトランジスタ
を流れるドレイン電流は、次の式（１）で表わされるこ
とが一般に知られている。（例えば下記文献を参照）。

【００３７】

【数１】

【００３８】参照文献：“Ａｎａｌｙｓｉｓａｎｄ
ＤｅｓｉｇｎｏｆＤｉｇｉｔａｌＩｎｔｅｇｒａ
ｔｅｄＣｉｒｃｕｉｔｓ”（Ｄ．Ａ．Ｈｏｄｇｅｓ，
Ｈ．Ｇ．Ｊａｃｋｓｏｎ著、Ｐ３７，ＭｃＧｒａｗ−Ｈ
ｉｌｌＩｎｔｅｒｎａｔｉｏｎａｌＥｄｉｔｉｏｎ
ｓ，１９８８出版）式（１）における各記号の意味は、それぞれ下記の通り
である。Ｋ：定数Ｗ：トランジスタのゲート幅Ｌ：トランジスタのゲート長Ｖ_T：トランジスタのしきい値電圧Ｖ_GS：トランジスタのゲートとソース間の電圧Ｖ_DS：トランジスタのドレインとソース間の電圧 λ ：定数上記λは、１／１００Ｖ程度の小さな値をもつ。さて上
記（１）式により、トランジスタ１１〜１４の各ドレイ
ン電流Ｉ₁〜Ｉ₄を求めると、次の式（２）〜（５）が
得られる。

【００３９】

【数２】

【００４０】式（２）〜（５）において、Ｖ₂，Ｖ₃，
Ｖ₄，Ｖ₅は、それぞれ端子２，３，４，５の電位であ
る。Ｖ_TDはディプレション形トランジスタ１１，１２の
しきい値電圧で、例えば−１Ｖ程度の負電圧である。ま
たＶ_TEはエンハンス形トランジスタ１３，１４のしきい
値電圧で、例えば＋１Ｖ程度の正電圧である。いまＫ、
Ｌ、λは簡単のため４個のトランジスタで共通とする。
トランジスタ１２と１４のＷは、電流比を１対ｎとする
ため、トランジスタ１１と１３のｎ倍とした。即ちＩ₁
／Ｉ₂＝Ｉ₃／Ｉ₄＝１／ｎとなる。また電流Ｉ₁とＩ
₃は同一電流であり、電流Ｉ₂とＩ₄は同一電流である
とし、Ｉ₁＝Ｉ₃、Ｉ₂＝Ｉ₄とすると、次の式
（６）、（７）が得られる。

【００４１】

【数３】

【００４２】次に式（６）から式（７）を差引くと、次
の式（８）を得る。但し式（８）の右辺にて、λのつい
た項は、値が小さいので省略した。

【００４３】

【数４】

【００４４】式（６）でλのついた項を省略すると、Ｖ
₄は次の式（９）から求められる。

【００４５】

【数５】

【００４６】次に式（８）の右辺のＶ₄に式（９）を代
入すると、次の式（１０）が得られる。

【００４７】

【数６】

【００４８】式（１０）の近似式においては、右辺の括
弧内の（Ｖ₂−Ｖ₃）が、小さな値であるとして省略し
た。式（１０）の近似式において、λは小さな値である
ので、（Ｖ₅−Ｖ₄）は（Ｖ₂−Ｖ₃）が増幅されて得
られることが示される。例示した数値では、Ｗ₁＝Ｗ₃
とすれば約２００倍の増幅率が得られる（但しλ＝１／
１００Ｖ、｜Ｖ_TD｜＝１Ｖの場合）。

【００４９】図２は図１の回路の増幅特性のシミュレー
ション結果を示す図である。図２においては、端子１の
電源電圧Ｖ₁＝ＤＣ５Ｖ、端子３の電位Ｖ₃を０Ｖ（接
地電圧）として、信号入力端子２の電位を−２０ｍＶ〜
＋２ｍＶに変化させたときの信号出力端子５の電位Ｖ₅
を＊印として、中間端子４の電位Ｖ₄を＋印として示し
たものである。図２におけるＶ₄は一定値を示すが、例
えば入力電圧Ｖ₂の−２ｍＶ〜＋２ｍＶ（差は４ｍＶ）
に対して、出力電圧Ｖ₅は１．４１１Ｖ〜−０．７２６
８Ｖ（差は６４８ｍＶ）となり、増幅率は約１７０倍と
なり、理論計算の２００倍にほぼ近い結果が得られる。
なお参考として図２の入力電圧Ｖ₂と出力電圧Ｖ₅を対
比した数値計算例を下記の表１に示す。

【００５０】

【表１】

【００５１】この例ではトランジスタゲート幅Ｗとトラ
ンジスタゲート長Ｌをすべて３．５μｍとしたが、トラ
ンジスタ１４のＷのみを７μｍとすると、まったく増幅
効果がなくなった。しかしこのＷを３．６μｍとしたと
きは増幅効果があった。従ってカレントミラー回路を形
成するトランジスタは多少の誤差があっても、正しい比
率を保つ必要がある。

【００５２】図３は本発明に係る増幅回路の実施例１を
示す図であり、同図の（ａ）は増幅回路のみを、（ｂ）
は入力信号源と接続された増幅回路をそれぞれ示してい
る。図３の（ａ）、（ｂ）において、１１，１２はディ
プレッション（Ｄ）形ＮＭＯＳトランジスタであり、電
流比を１対ｎとする定電流回路を構成している。また１
３，１４はエンハンスメント（Ｅ）形ＮＭＯＳトランジ
スタであり、電流比を１対ｎとする、カレントミラー回
路を形成している。電源端子１は電源Ｖ_DD（例えば＋５
Ｖ）に接続され、信号入力端子２と３の間に印加される
微小電圧差を増幅して、信号出力端子５から出力する。
但し同図の（ａ）では信号入力端子３は参照電圧Ｖ_ref
を０Ｖとするため接地電位とし、この接地電位に対する
入力信号は入力信号端子２に印加されれる一般的な増幅
回路として示した。なお、一般にＶ_DDはトランジスタの
ドレインに接続される電源を、Ｖ_SSはソースに接続され
る電源を、Ｖ_CCはコレクタに接続される電源を表わす記
号として使用されているが、以下の実施例においては、
各種トランジスタを種々組合せて使用するため、特別の
区別はなく混同して使用している。但し負電圧の電源に
はＶ_SSの記号を使用している。

【００５３】図３の（ｂ）は入力信号源の例としてホー
ル素子の等価回路１００が増幅回路に接続された場合を
示している。ホール素子の等価回路１００は、４つの抵
抗Ｒ_A，Ｒ_B，Ｒ_C，Ｒ_Dのブリッジ回路として示さ
れ、抵抗Ｒ_AとＲ_Bの接続点である端子１Ｂに電源Ｖ_CC
を、また抵抗Ｒ_CとＲ_Dの接続点である端子０に電源Ｖ
_SSをそれぞれ供給する。電源Ｖ_CCとＶ_SSの具体例として
は、Ｖ_CC＝Ｖ_DD（例えば＋５Ｖ）、Ｖ_SS＝−Ｖ_DD（例え
ば−５Ｖ）、またはＶ_CC＝Ｖ_DD、Ｖ_SS＝接地電位等の組
合せ電圧を使用する。そしてＲ_AとＲ_Cの接続点及びＲ
_BとＲ_Dの接続点をそれぞれ増幅回路の信号入力端子２
及び３に接続することにより、ホール素子の出力する微
小電圧を高利得で増幅することができる。なお、ホール
素子については、図１９及び図２０で説明するが、ホー
ル素子は一般に出力インピーダンスが低く、測定のため
に電流は得られても、電圧はごく微小であるので、前記
電流型信号源の例として取りあげたものである。

【００５４】図４は本発明に係る増幅回路の実施例２を
示す図であり、入力信号源（ホール素子）と接続された
回路例を示している。図４は図３の（ｂ）の電源電圧を
変更したものである。即ち図３の（ｂ）の端子１の電源
Ｖ_DDを接地電位とし、ホール素子１００内の端子１Ｂの
電源Ｖ_CCも接地電位としている。この場合ホール素子１
００内の端子０に接続する電源Ｖ_SSは負の電圧を供給す
ることにより、図４の回路は増幅動作を行なう。その他
の動作は図３の（ｂ）と同様である。

【００５５】図５は本発明に係る増幅回路の実施例３を
示す図であり、入力信号源（ホール素子）と接続された
回路例を示している。図５は図４の増幅回路を２組用い
る。同図ではａの添字の付した２ａ〜１４ａを一方の組
の増幅回路とし、ｂの添字の付した２ｂ〜１４ｂを他方
の組の増幅回路として示している。この回路の入力信号
は、一方の増幅回路の信号入力端子２ａと３ａを、それ
ぞれ他方の増幅回路の信号入力端子３ｂと２ｂとに接続
して（即ち極性の反対の入力端子を互いに接続して）、
一対の信号入力端子２と３を構成し、この一対の端子２
と３の間に入力信号を印加する。またこの回路の出力信
号は、一方の増幅回路の信号出力端子５ａと、他方の増
幅回路の信号出力端子５ｂとの間の差信号として取り出
すので、出力電圧Ｖ_5aとＶ_5bの間の電位差は、Ｖ_5aとＶ
_4aの間の電位差の約２倍となり、増幅率を高くできる利
点がある。但し図５の回路では、電源はＶ_DD＞Ｖ_SSとす
る必要がある。

【００５６】図６は本発明に係る増幅回路の実施例４を
示す図であり、同図は図３の（ａ）のトランジスタをす
べてＰＭＯＳトランジスタに置換したものである。従っ
てこの例ではトランジスタ１１〜１４はすべてＰＭＯＳ
形である。図６の回路においては、電源電圧Ｖ_DDを負電
圧として動作させる。Ｖ_DDを正電圧としては動作しな
い。その他の動作は図３の（ａ）と全く同様である。

【００５７】図６の回路の動作を定式化して以下に示
す。まずＰＭＯＳトランジスタのドレイン電流を式
（１）にならって次の式（１１）示す。

【００５８】

【数７】

【００５９】式（１１）におけるＫ_P，Ｗ_P，Ｌ_Pは式
（１）におけるＫ，Ｗ，Ｌに相当し、ＰＭＯＳトランジ
スタであることを示している。ＰＭＯＳトランジスタの
エンハンスメント（Ｅ）形トランジスタでは、しきい値
Ｖ_TPは負電圧である（例えば−１Ｖ）。トランジスタ１
３，１４はこのＥ形トランジスタを用いる。トランジス
タ１２，１３はディプレッション（Ｄ）形トランジスタ
とし、しきい値Ｖ_TDPを正電圧とする（例えば＋１
Ｖ）。電源電圧Ｖ_DDは負電圧とする。

【００６０】ＰＭＯＳトランジスタでは、ＮＭＯＳトラ
ンジスタと逆に低い電圧の印加される電極がドレイン、
高い電圧の印加される電極がソースであるから、各トラ
ンジスタ１１，１２，１３，１４のドレイン電流Ｉ₁，
Ｉ₂，Ｉ₃，Ｉ₄は、式（２）〜式（５）のＫ、Ｗ₁，
Ｗ₃，Ｌ，Ｖ_TD，Ｖ_TEをそれぞれＫ_P，Ｗ_1P，Ｗ_3P，Ｌ
_P，Ｖ_TDP，Ｖ_TPに置換した式として得られる。図６の
ドレイン電流Ｉ₁〜Ｉ₄から式（１０）に相当する図６
の回路の増幅度が次の式（１２）に示される。

【００６１】

【数８】

【００６２】式（１２）は式（１０）と等価の式である
ので、同一の増幅度が得られることが判る。なお図４の
回路のトランジスタをすべてＰＭＯＳに置換すると、電
源電圧Ｖ_SSを正電圧としたとき動作する回路が得られ
る。

【００６３】図７は本発明に係る増幅回路の実施例５を
示す図であり、入力信号源（ホール素子）と接続された
回路例を示している。図７においては、図１のトランジ
スタ１１，１２をＰＭＯＳトランジスタとし、トランジ
スタ１３，１４をＮＭＯＳトランジスタとし、即ち相補
のトランジスタを使用し、共にカレントミラーを形成す
る。このためトランジスタ１１〜１４のすべてのゲート
を共通に端子４に接続した。また図７の回路では電源電
圧はＶ_DD＞Ｖ_SSとして供給したきに動作する。図７にお
けるトランジスタ１１〜１４のドレイン電流Ｉ₁〜Ｉ₄
は、次の式（１３）〜（１６）で示される。なおＫ_N，
Ｌ_N，Ｖ_TN，λ_NはＮＭＯＳトランジスタの定数であ
る。

【００６４】

【数９】

【００６５】いま式（１３）〜（１６）において、Ｋ_P
＝Ｋ_N、Ｗ₁＝Ｗ₃、Ｌ_P＝Ｌ_Nとする。また電流Ｉ₁
＝Ｉ₃、Ｉ₂＝Ｉ₄の条件から、式（１７）、（１８）
が得られ、この式（１７）、（１８）でλ_Nの乗算され
た項の値は小さいとして省略した後に、式（１７）から
式（１８）を差引くと、下記の式（１９）が得られる。

【００６６】

【数１０】

【００６７】また式（１７）からλ_P，λ_Nを小さな値
として、これらを含む項を省略してＶ₄を求めると次の
式（２０）が得られ、これを式（１９）に代入して（Ｖ
₅−Ｖ₄）を求めると式（２１）が得られる。

【００６８】

【数１１】

【００６９】但し式（２１）では、Ｖ₃はＶ₂とほぼ等
しい値であるとして、Ｖ₃＝Ｖ₂の近似を行った。式
（２１）が図７の増幅回路の増幅度を示す式であり、入
力電位差（Ｖ₂−Ｖ₃）が増幅され出力電位差（Ｖ₅−
Ｖ₄）として示される。一例として、Ｖ₁＝５Ｖ、Ｖ₂
＝２．５Ｖ、Ｖ_TP−１Ｖ、Ｖ_TN＝１Ｖとすると増幅度は
８００倍となる。

【００７０】ここで従来技術の図２２と本発明の一実施
例である図７を比較し、その相違点を説明する。まず回
路構成上で、トランジスタ１１〜１４の配置では両者は
類似しているが、図２２のトランジスタ１３と１４はカ
レントミラー回路を構成しておらず、且つ測定電流の値
に応じてトランジスタ１４のゲート電圧を最適な値に調
節することが本質的に必要のため、ゲート電圧調節手段
を要する点が、図７の回路と相違している。このゲート
電圧調節手段を要する点が従来技術の問題点であること
は既に説明をしたが、本発明の回路では本質的にこのゲ
ート電圧調節手段は不要であり、以下この点を説明す
る。

【００７１】図７の回路において、信号入力端子２と３
の間の電位差が０であるとき、出力信号を取り出す端子
５と４の間の電位差が、理想的には０になる。実際には
製造のバラツキのために端子５と４の間に電位差が生じ
る。この電位差をオフセットと呼ぶ。入力信号レベルが
小さく、回路の増幅率を大きくしたときには、このオフ
セットの値は非常に大きくなり、著しく測定の妨害にな
る。これはしきい値電圧Ｖ_Tのバラツキ等が増幅されて
オフセット値になるからである。図２２の回路では、測
定電流ｉ_cの値に応じて最適のゲート電圧Ｖ_rを調節す
る必要があるのみならず、前記オフセットをもＶ_rの調
節で除去しようとするので、測定電流ｉ_cの値が小さい
場合や、温度ドリフトを考慮すると、その実現は容易で
ない。

【００７２】本発明の回路で、オフセットを生じないよ
うにするためには、トランジスタ１１と１２、およびト
ランジスタ１３と１４についての、しきい値Ｖ_T、Ｋ、
Ｌなどを等しくすればよい。またＷについては、ｎ＝１
の時はＷも等しくすればよい。集積回路の製造技術にお
いては、近接して作られたトランジスタの上記諸特性を
等しくすることは、絶対値を合わせるのに比べて、きわ
めて精度よくできる。またｎ≠１の時、Ｗを一定の比率
ｎにすることも、リソグラフィ技術で容易に可能であ
る。従って、本発明は集積回路の製造の特性に合った方
法でオフセットの発生を防ぐことが出来る。具体的な数
値例を示すと、しきい値電圧Ｖ_T＝１Ｖで製造の絶対誤
差０．１Ｖの（０．９〜１．１Ｖの範囲を許容する）と
き、相対するトランジスタの距離が数ミクロンに近接
し、そのトランジスタのＶ_Tのバラツキが０．００３Ｖ
程度になると、従来の回路では、０．１Ｖ程度の入力電
圧の検出ができない。このように本発明の回路では、測
定電流の値に応じて、ゲート電圧を調節することは本質
的に不要であり、近接トランジスタ間の特性を相対的に
均一にすれば、オフセットの発生も防止でき、微小電圧
の増幅ができる点が従来技術との大きな相違点といえ
る。

【００７３】図８は本発明に係る増幅回路の実施例６を
示す図であり、入力信号源（ホール素子）と接続された
回路例を示している。図８においては、図１のトランジ
スタ１１，１２をＮＭＯＳトランジスタとし、トランジ
スタ１３，１４をＰＭＯＳトランジスタとし、即ち相補
のトランジスタを使用し、共にカレントミラーを形成す
るようにしたものである。この回路はＶ_DD＞Ｖ_SSの電源
電圧を与えたとき動作するので、図１とは上下を逆にし
て書いてある。図８の回路の動作は図７の回路と同様に
理解することができる。また図７及び図８の回路におい
て、トランジスタ１１と１３、１２と１４をそれぞれ相
補のトランジスタとしているが、これは一般にＣ（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳトランジスタが大規模
集積回路（ＵＬＳＩ）の製造に適したトランジスタであ
り、今後のＵＬＳＩの主流となると考えられる点を考慮
して、使用したものである。

【００７４】図９は本発明に係る増幅回路の実施例７を
示す回路であり、入力信号源（ホール素子）と接続され
た回路例を示している。図９は図８の回路を２組用い
て、図５の実施例と同様に出力電圧が２倍になるように
したものである。図９においても、図５と同様に、ａの
添字の付した２ａ〜１４ａを一方の組の増幅回路とし、
ｂの添字の付した２ｂ〜１４ｂを他方の組の増幅回路と
して示し、２つの組の極性の反対の信号入力端子を互に
接続して一対の信号入力端子２と３を構成している。

【００７５】図１０は本発明に係る増幅回路の実施例８
を示す回路であり、同図は図１のトランジスタをすべて
バイポーラトランジスタとしたものである。図１０にお
いては、２個のＮＰＮトランジスタ１１，１２を用いて
定電流回路を形成し、２個のＮＰＮトランジスタ１３，
１４によりカレントミラー回路を構成している。またト
ランジスタ１１，１２のベース９１，９２はそれぞれ抵
抗Ｒ、Ｒ／ｎにより電源Ｖ_CCに接続されているので、ト
ランジスタのエミッタ幅の比を１対ｎとすれば、コレク
タ電流の比も１対ｎとなる。以下電流比を１対ｎとして
説明する。

【００７６】いま信号入力端子２と３の電位差が小さい
とき、図１０の回路の動作は以下に定式化される図１０
の４つのトランジスタ１１〜１４について、いま電流増
幅率β（数値例としては、１００程度）、及び電流オン
時のベース・エミッタ間電圧Ｖ_BE（数値例としては、
０．７Ｖ程度）は同一の値とする。信号入力端子の２と
３の電圧をそれぞれＶ₂，Ｖ₃とし、この２つの電圧差
が小さいときには、４つのトランジスタはフォワードモ
ードの動作をする。このときの一般式として、コレクタ
電流をＩ_C、ベース電流をＩ_B、エミッタ電流をＩ_E、
電流増幅率をβとすると次の式（２２）、（２３）が成
立する。Ｉ_C＝β・Ｉ_B …（２２）Ｉ_E＝（β＋１）・Ｉ_B …（２３）

【００７７】ベース電流Ｉ_Bとベース・エミッタ間電圧
Ｖ_BEとの関係は、Ａを常数（飽和電流×β／β＋１）と
して、ｋをボルツマン常数、Ｔを絶対温度、ｑを電子電
荷とすると、式（２４）となるので、トランジスタ１３
のベース電流Ｉ_B13は式（２５）で示される。またトラ
ンジスタ１４のエミッタ面積をトランジスタ１３のｎ倍
にしておくと、常数Ａはｎ倍となり、トランジスタ１４
のベース電流Ｉ_B14は式（２６）で示される。但し式
（２５）、（２６）において、Ｖ_Tはしきい値とは別の
もので熱電圧であり、Ｖ_T＝ｋ・Ｔ／ｑ＝０．０２６Ｖ
（室温時）である。

【００７８】

【数１２】

【００７９】ここでａを式（２７）で表わすと、Ｉ_B13
はＩ_B14とａ／ｎとの積となり式（２８）で示される。

【００８０】

【数１３】

【００８１】以下信号増幅率の定式化を行なう。図１０
においては、トランジスタ１１のエミッタ電流は、トラ
ンジスタ１３のコレクタと１３及び１４のベースとに分
流しており、またトランジスタ１２のエミッタ電流は１
４のエミッタに流れている。従って式（２９）、（３
０）が成立する。

【００８２】

【数１４】

【００８３】次に式（２８）〜（３０）に一般公式を用
いて（Ｖ₅−Ｖ₄）を求める。まずトランジスタ１１の
Ｖ_BE、ベース電流Ｉ_B11、エミッタ電流Ｉ_E11を式（３
１）、（３２）、（３３）により、トランジスタ１２の
Ｖ_BE、ベース電流Ｉ_B1 ₂、エミッタ電流Ｉ_E12をそれぞ
れ式（３４）、（３５）、（３６）により、またトラン
ジスタ１３のＶ_BE、コレクタ電流Ｉ_C13を式（３７）、
（３８）により、トランジスタ１４のコレクタ電流を式
（３９）によりそれぞれ表わす。

【００８４】

【数１５】

【００８５】次に式（２９）に式（３８）、（２８）を
代入すると式（４０）が得られ、式（４０）に式（３
９）、（３０）を代入すると式（４１）が得られ、さら
に式（４１）に式（３３）、（３６）を代入すると式
（４２）が得られる。

【００８６】

【数１６】

【００８７】次に式（４２）に式（３５）、（３４）、
（３２）、（３１）を用いると式（４３）が得られ、さ
らに式（４３）に式（３７）を用いて（Ｖ₅−Ｖ₄）を
求めると式（４４）が得られる。

【００８８】

【数１７】

【００８９】ここで近似的に（ａ＋ｎ）／β＝０とし、
式（２７）より（ａ−１）を求めると近似的に式（４
５）が得られる。

【００９０】

【数１８】

【００９１】ここで式（４４）に式（４５）を用いて、
ａ＝１の近似を行なうと式（４６）が得られる。

【００９２】

【数１９】

【００９３】式（４６）により入力信号の（Ｖ₂−
Ｖ₃）が増幅されて、（Ｖ₅−Ｖ₄）が出力される関係
が示される。式（４６）におけるＶ_Tは０．０２６Ｖと
小さな値なので、数値例としてＶ₁＝５Ｖ、Ｖ₂＝２．
５Ｖの場合に信号増幅率は４２倍となる。

【００９４】図１１は本発明に係る増幅回路の実施例９
を示す図であり、図１０の回路と作用はほぼ同じである
が、ＮＰＮトランジスタ２３を追加して、カレントミラ
ー作用をより完全にしたものである。即ち図１０では、
トランジスタ１１のエミッタ電流から分流した電流を直
接トランジスタ１３，１４のベース電流として供給して
いるが、図１１ではトランジスタ１１のエミッタ電流の
一部をまずトランジスタ２３のベース電流として供給
し、トランジスタ２３で電流増幅を行ったエミッタ電流
をトランジスタ１３，１４のベース電流として供給する
から、トランジスタ１３と１４の駆動が十分に行なわ
れ、より完全なカレントミラー作用を行なうことができ
る。

【００９５】図１２には本発明に係る増幅回路の実施例
１０を示す図であり、トランジスタ１１，１２にＰＮＰ
トランジスタを用いて定電流回路を形成した回路例を示
している。即ちトランジスタ１１と１３、１２と１４
は、それぞれ相補のトランジスタを使用している。図１
３は本発明に係る増幅回路の実施例１１を示す図であ
り、トランジスタ１１，１２にＰＮＰトランジスタを用
いてカレントミラーを形成した回路例を示している。同
図もトランジスタ１１と１３、１２と１４は、それぞれ
相補のトランジスタを使用している。

【００９６】図１４、図１５はそれぞれ本発明に係る増
幅回路の実施例１２、実施例１３を示す図である。これ
らの図では、本発明の増幅回路をＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）のセンスアンプとし
て用いた場合を示しており、データをセンスするのに要
する時間を短縮して高速化するため、初期状態による遅
れ発生を防止できるＮＭＯＳトランジスタ２４を付加
し、そのゲートに加える信号ＳＣＢで制御している。ま
た図１４のＮＭＯＳトランジスタ２５または図１５のＮ
ＭＯＳトランジスタ２６，２７は、ゲートに供給される
制御信号ＳＣに基づき、この増幅回路の増幅作用の有効
化（イネーブル）または無効化（ディスエーブル）を制
御するものであり、測定開始前は増幅機能を停止させ
る。

【００９７】図１４、図１５において、端子１〜５と、
トランジスタ１１〜１４の構成及び作用は図７と同一で
ある。測定開始前は、トランジスタ２４のゲートに加え
る信号ＳＣＢはハイレベルとし、トランジスタ２４のド
レイン・ソース間は導通するので、端子４と５は等電位
になる。またトランジスタ２５，２６，２７のゲートに
加える信号ＳＣはロウレベルとし、これらのトランジス
タは遮断状態になるので、増幅作用は無くなる。測定を
開始する時に、信号ＳＣとＳＣＢのレベルを反転させる
と、トランジスタ２５，２６，２７は導通し、トランジ
スタ２４は遮断され、増幅が開始する。

【００９８】図１４、図１５の回路でトランジスタ２
５，２６，２７が存在しない場合に、もしも測定開始前
と開始後で、端子２と３の電圧の大小関係が反転する
と、正しくデータをセンスするまでの時間がトランジス
タが存在する場合の約２倍かかり応答が遅くなる。この
実施例のように、測定開始前はトランジスタ２４を導通
状態にしておくか、または電源もしくは測定電圧を遮断
しておけば、初期状態による応答遅れの発生を防ぐこと
ができる。

【００９９】図１６、図１７は本発明に係る増幅回路の
実施例１４、実施例１５を示す図であり、それぞれ演算
増幅器に用いる反転増幅器の入力段アンプとして本発明
に係る増幅回路を使用した例を示している。図１８は演
算増幅器の構成を説明する図であり、一般によく知られ
ている。反転増幅器１４０の入力側にＺ_iで示される入
力インピーダンス１２０を接続し、このＺ_iを介して入
力電圧Ｖ_iを印加し、反転増幅器１４０の入力と出力の
間にＺ_fで示される帰還インピーダンス１３０を接続す
ると、出力電圧Ｖ_oと入力電圧Ｖ_iの関係は次の式（４
７）になることはよく知られている。Ｖ_o／Ｖ_i＝−Ｚ_f／Ｚ_i …（４７）またインピーダンスＺ_i，Ｚ_fは抵抗、容量等で構成さ
れ、リニア増幅器や積分器等が作られる。

【０１００】演算増幅器に用いる反転増幅器１４０は、
図１６、図１７に示したように、通常は入力段アンプ１
４１、高利得段アンプ１４２、出力段アンプ１４３の３
つの部分により構成される。図１６ではこの入力段アン
プ１４１として図３の回路を用いたものであり、図１７
はこの入力段アンプ１４１として図７の回路を用いたも
のである。

【０１０１】入力段アンプ１４１の役割りは、入力イン
ピーダンスを大きくして、信号の入力を行ない、オフセ
ットなしで差動増幅を行なうことであり、この入力段ア
ンプ１４１として前記説明した本発明の回路を適用する
ことができる。次に高利得段アンプ１４２の役割りは、
前段からの差動出力（Ｖ₅−Ｖ₄）を高い増幅率で、周
波数特性良く、単相増幅することである。また出力段ア
ンプ１４３の役割りは、高い出力インピーダンスでオフ
セットのない出力電圧を発生することであり、通常正、
負の２電源を用いて、０Ｖを中心とする出力を発生させ
ている。

【０１０２】図１９はホール素子の構成を説明する図で
あり、図２０はホール素子の等価回路を示す図である。
図１９に示すように、ホール素子は半導体薄膜１５０に
４個の端子０，１，２，３を取付けた構造である。通常
は端子１と０の間に電流Ｉを流し、素子の薄膜面に垂直
に磁界強度Ｈテスラの磁界を印加すると、端子２と３の
間にホール電圧Ｖ_Hが発生する。

【０１０３】薄膜の形が図１９のように長方形で端子
２，３間の距離Ｌが端子１，０間の距離より小さいとき
は、ホール電圧Ｖ_Hは次の式（４８）で与えられる。Ｖ_H＝Ｒ・Ｉ・Ｈ・Ｌ＝Ｖ₂−Ｖ₃ …（４８）薄膜の形状が変ると、式（４８）は必ずしも成立しない
が、電流Ｉと磁界Ｈが著しく大きくない場合は（通常は
この場合が多い）、図２０の（ａ）に示す等価回路で表
わされる。この等価回路で、磁界Ｈが増加すると、抵抗
Ｒ_A、Ｒ_Dの抵抗値は減少し、抵抗Ｒ_B、Ｒ_cの抵抗値
は増加する。ここで磁界Ｈの測定回路として端子２，３
から出力信号を取出す場合に、測定動作に関係の少ない
抵抗Ｒ_E，Ｒ_Fを省略すると、図２０の（ｂ）に示した
ホール素子の等価回路１００になる。この図２０の
（ｂ）に示したホール素子の等価回路１００が、図３の
（ｂ）以降に、入力信号源の例として増幅回路に接続さ
れて示されている。このホール素子の出力インピーダン
スは低く、前記説明した電流型信号源であるので、その
出力電圧は微小である。しかしこの微小な出力信号も、
既に説明したように、本発明の増幅回路に入力すること
により、高速で信号増幅し、磁界Ｈを計測することがで
きる。

【０１０４】

【発明の効果】以上のように本発明によれば、電源端子
１と信号入力端子２との間に、第１のトランジスタと、
中間端子４と、第３のトランジスタとを直列接続し、ま
た電源端子１と信号入力端子３との間に、第２のトラン
ジスタと、信号出力端子５と、第４のトランジスタとを
直列接続し、前記第１のトランジスタと第２のトランジ
スタに流れる電流比を１対ｎとするカレントミラー回路
または定電流回路を形成し、前記第３のトランジスタと
第４のトランジスタに流れる電流比も前記１対ｎと同一
比率とするカレントミラー回路を形成し、信号入力端子
２と３の間に入力した微小電位差信号を、前記第１のト
ランジスタと第３のトランジスタとを接続せる中間端子
４と前記第２のトランジスタと第４のトランジスタとを
接続せる信号出力端子５との間から増幅された出力信号
として取り出するようにしたので、使用するトランジス
タの破壊が少く、計測する信号源が電流型信号源であっ
ても計測感度が高く、且つゲート電圧調整手段を要しな
いという効果が得られる。

【０１０５】また本発明によれば、前記第１乃至第４の
トランジスタをＭＯＳトランジスタとしたので、高入力
インピーダンスで、低消費電力の増幅回路を得ることが
できる。

【０１０６】また本発明によれば、前記第１乃至第４の
トランジスタをバイポーラトランジスタとしたので、信
号出力端子より直接負荷電流を多く取り出すことができ
る。

【０１０７】また本発明によれば、第１及び第２のトラ
ンジスタと、第３及び第４のトランジスタとが互に相補
のトランジスタであるようにしたので、大規模集積回路
の製造に適したＣＭＯＳトランジスタにより増幅回路を
構成することができる。

【０１０８】また本発明によれば、本発明の増幅回路
を、演算増幅器に用いる反転増幅器の入力段アンプとし
て使用するので、入力インピーダンスを大きくし、オフ
セットなしで差動増幅し、リニア特性の良い演算増幅器
を構成することができる。

【０１０９】また本発明によれば、本発明による増幅回
路を２組用い、それぞれの組の極性の反対の信号入力端
子を互に接続して一対の信号入力端子を構成し、この端
子から入力信号を導入し、それぞれの組の信号出力端子
の間から出力信号を取り出すようにしたので、通常の２
倍の増幅率を得ることができる。

【０１１０】また本発明によれば、本発明の増幅回路に
ＳＲＡＭメモリセルの出力信号を入力して、信号増幅を
行なうようにしたので、初期状態による応答遅れのない
センス増幅回路を得ることができる。

【０１１１】また本発明によれば、本発明の増幅回路に
ホール素子の出力信号を入力して、信号増幅を行なうよ
うにしたので、入力信号源が電流型信号源にもかかわら
ず、特性の良い磁気増幅回路を得ることができる。

【図面の簡単な説明】

【図１】本発明に係る増幅回路の構成を説明する図であ
る。

【図２】図１の回路の増幅特性のシミュレーション結果
を示す図である。

【図３】本発明に係る増幅回路の実施例１を示す図であ
る。

【図４】本発明に係る増幅回路の実施例２を示す図であ
る。

【図５】本発明に係る増幅回路の実施例３を示す図であ
る。

【図６】本発明に係る増幅回路の実施例４を示す図であ
る。

【図７】本発明に係る増幅回路の実施例５を示す図であ
る。

【図８】本発明に係る増幅回路の実施例６を示す図であ
る。

【図９】本発明に係る増幅回路の実施例７を示す図であ
る。

【図１０】本発明に係る増幅回路の実施例８を示す図で
ある。

【図１１】本発明に係る増幅回路の実施例９を示す図で
ある。

【図１２】本発明に係る増幅回路の実施例１０を示す図
である。

【図１３】本発明に係る増幅回路の実施例１１を示す図
である。

【図１４】本発明に係る増幅回路の実施例１２を示す図
である。

【図１５】本発明に係る増幅回路の実施例１３を示す図
である。

【図１６】本発明に係る増幅回路の実施例１４を示す図
である。

【図１７】本発明に係る増幅回路の実施例１５を示す図
である。

【図１８】演算増幅器の構成を説明する図である。

【図１９】ホール素子の構成を説明する図である。

【図２０】ホール素子の等価回路を示す図である。

【図２１】従来の微小電圧を増幅する差動増幅器の回路
図である。

【図２２】特開平３−２２２９４号公報に示された従来
のセンス増幅器の回路図である。

【図２３】図２２の回路の動作点の変化による信号入出
力特性を説明する図である。

【符号の説明】

１電源端子２信号入力端子３信号入力端子４中間端子５信号出力端子１１＃１トランジスタ１２＃２トランジスタ１３＃３トランジスタ１４＃４トランジスタ２４〜２７ＮＭＯＳトランジスタ１００ホール素子等価回路１２０入力インピーダンス１３０帰還インピーダンス１４０反転増幅器１５０半導体薄膜

【手続補正書】

【提出日】平成５年３月２３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】

【数６】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００８８

【補正方法】変更

【補正内容】

【００８８】

【数１７】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】変更

【補正内容】

【００９２】

【数１９】

Claims

【特許請求の範囲】

【請求項１】電源端子１と、信号入力端子２及び３
と、電源端子１と信号入力端子２との間に中間端子４
と、電源端子１と信号入力端子３との間に信号出力端子
５とをそれぞれ設け、前記端子１と４の間に第１のトラ
ンジスタ、前記端子１と５の間に第２のトランジスタ、
前記端子４と２の間に第３のトランジスタ、前記端子５
と３の間に第４のトランジスタがそれぞれ接続される増
幅回路において、前記第１のトランジスタと第２のトランジスタに流れる
電流比を１対ｎとするカレントミラー回路または定電流
回路によりそれぞれ構成される第１及び第２のトランジ
スタ回路と、前記第３のトランジスタと第４のトランジスタに流れる
電流比を前記１対ｎと同一比率とするカレントミラー回
路によりそれぞれ構成される第３及び第４のトランジス
タ回路とを備えたことを特徴とする増幅回路。
【請求項２】前記第１乃至第４のトランジスタがＭＯ
Ｓトランジスタであることを特徴とする請求項１記載の
増幅回路。
【請求項３】前記第１乃至第４のトランジスタがバイ
ポーラトランジスタであることを特徴とする請求項１記
載の増幅回路。
【請求項４】前記第１及び第２のトランジスタと前記
第３及び第４のトランジスタとが互に相補なトランジス
タであることを特徴とする請求項１乃至請求項３のいず
れかに記載の増幅回路。
【請求項５】信号入力端子に入力インピーダンスが直
列に接続され、前記信号入力端子と信号出力端子の間に
帰還インピーダンスが接続されて演算機能を有する反転
増幅器に含まれる前記請求項１乃至請求項４のいずれか
に記載の増幅回路。
【請求項６】前記請求項１乃至請求項４のいずれかに
記載の増幅回路を２組と、前記２組の一方の増幅回路の信号入力端子２と３を、そ
れぞれ他方の増幅回路の信号入力端子３と２とに接続し
て構成する一対の信号入力端子と、前記２組の一方の増幅回路の信号出力端子５と、他方の
増幅回路の信号出力端子５との間の差信号を出力する一
対の信号出力端子とを備えたことを特徴とする増幅回
路。
【請求項７】前記信号入力端子２と３を、ＳＲＡＭの
メモリセルの２つの信号出力端子にそれぞれ接続する接
続手段を備えたことを特徴とする前記請求項１乃至請求
項４または請求項６のいずれかに記載の増幅回路。
【請求項８】前記信号入力端子２と３を、ホール素子
の２つの信号出力端子にそれぞれ接続する接続手段を備
えたことを特徴とする前記請求項１乃至請求項４または
請求項６のいずれかに記載の増幅回路。