CN111627906B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件包括晶体管和电阻器。晶体管串联连接在电源端子和接地端子之间，并且晶体管的栅极端子连接在一起。电阻器覆盖在晶体管上方。电阻器连接在晶体管的源极端子和接地端子之间。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
随着半导体技术的发展，集成电路(IC)已迁移到较小的特征尺寸，例如8纳米、16纳米、12纳米、7纳米、5纳米及以下。具有小特征尺寸的半导体技术导致半导体制造与设计之间的更多交互。制造差异的影响对于半导体器件将变得更加重要。例如，当制造具有相同设计的两个晶体管时，这两个晶体管之间存在的制造差异将导致这两个晶体管之间的失配。这种变化可能导致两个半导体电阻器之间的比率发生偏移。因此，某些关键性能指标(如时序、噪声和可靠性)可能会受到不利影响。
发明内容
本发明的实施例提供了一种半导体器件，包括：多个晶体管，串联连接在电源端子和接地端子之间，并且晶体管的栅极端子连接在一起；以及电阻器，覆盖在晶体管上方，电阻器连接在晶体管和接地端子之间。
本发明的另一实施例提供了一种半导体器件，包括：第一组晶体管，串联连接在第一电源端子和第一接地端子之间，并且第一组中的晶体管的栅极端子连接在一起；第二组晶体管，串联连接在第二电源端子和第二接地端子之间，并且第二组中的晶体管的栅极端子连接在一起并且连接到第一组中的晶体管的栅极端子；第一电阻器，覆盖在第一组的第一晶体管上方，第一电阻器连接在第一组的第一晶体管与第一接地端子之间；以及第二电阻器，覆盖在第二组的第二晶体管上方，第二电阻器连接在第二组的第二晶体管与第二接地端子之间。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：通过在第一电源端子和第一接地端子之间串联连接多个第一晶体管并且将第一晶体管的栅极端子连接在一起来形成第一等效晶体管；通过在第二电源端子和第二接地端子之间串联连接多个第二晶体管并且将第二晶体管的栅极端子连接在一起来形成第二等效晶体管；在第一等效晶体管上方形成第一电阻器，第一电阻器连接在第一等效晶体管和第一接地端子之间；以及在第二等效晶体管上方形成第二电阻器，第二电阻器连接在第二等效晶体管和第二接地端子之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的各种实施例的半导体器件的示例性布局图。
图2是示出根据一些实施例的半导体器件中的晶体管组和电阻器的结构的顶视图。
图3是根据本公开的一些实施例沿图2中截面线的晶体管组的截面图。
图4A、图4B、图4C和图4D是根据本公开的一些实施例沿图2中另一截面线的晶体管组和电阻器的薄膜电阻器的截面图。
图5A是示出根据一些实施例的图2中的第二区域中的金属互连件的顶视图。
图5B是示出根据一些实施例的图2中的第二区域中的金属互连件的另一顶视图。
图6A是示出根据一些实施例的图2中第三区域中的电阻器的薄膜电阻器的顶视图。
图6B是示出根据一些实施例的图2中第三区域中的电阻器的薄膜电阻器的另一顶视图。
图7是根据本公开的各种实施例的半导体器件的示例性布局图。
图8是示出根据一些实施例的用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
在本说明书中使用的术语通常具有本领域中和在特定上下文中所使用每个术语的普通含义。本说明书中使用的示例(包括本文讨论的任何术语的示例)仅是说明性的，绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元素与另一个元素区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
如本文所用，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应被理解为开放式的，即意指包括但不限至于。
在整个说明书中，对“一个实施例”、“实施例”或“一些实施例”的引用是指结合一个或多个实施例描述的特定部件、结构、实施或特性包括在本公开的至少一个实施例中。因此，在整个说明书中的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定全部指的是同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构、实施或特性。
具有小部件尺寸的半导体技术导致半导体制造与设计之间的更多相互影响。例如，当制造晶体管时，晶体管上的制造变化可能引起某些关键性能指标的改变，诸如寄生电阻、时序、噪声和可靠性。如果晶体管的寄生电阻根据制造变化而改变，则流过晶体管的工作电流将显著地变化。本公开中的一些实施例包括连接在晶体管的源极端子和接地端子之间的源极电阻器，并且源极电阻器可以用于抑制或减小由晶体管变化引起的工作电流的变化。
图1是根据本公开的各种实施例的半导体器件的示例性布局图。如图1所示，半导体器件100包括晶体管组120(包括晶体管T1、T2、T3…Tn)、电阻器140和负载160。在一些实施例中，n是大于或等于3的正整数。图1中的半导体器件100中给出的晶体管的数量为1是为了说明的目的。晶体管的各种数量T1-Tn在本公开的预期范围内。
晶体管T1-Tn的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p-沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET或具有升高的源极/漏极的平面MOS晶体管。在图1中示意性地示出了晶体管是用于说明目的的金属氧化物半导体场效应晶体管(MOSFET)。可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许所创建的图案的例如间距小于使用单个直接光刻法可获得的间距。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺来进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
如图1所示，晶体管组120中的晶体管T1、T2、T3…Tn串联连接在电源端子PS和接地端子GND之间。例如，晶体管T1的源极端子S经由电阻器140与接地端子GND连接；晶体管T1的漏极端子D连接到晶体管T2的源极端子S。晶体管T2的漏极端子D连接到晶体管T3的源极端子S。晶体管T3的漏极端子D连接到随后的晶体管(图1中未示出)的源极端子S，等等。在串联连接的晶体管T1至Tn的另一端，晶体管Tn的漏极端子D经由负载160连接到电源端子PW。
如图1所示，晶体管的栅极端子通过第一金属互连件MIC1连接在一起。晶体管组120中的晶体管/>的栅极端子堆叠在一起作为堆叠栅极端子Gst1。串联连接的晶体管组120中的晶体管/>将通过堆叠栅极Gst1上的电压电平一起导通或截止。因此，晶体管组120中的晶体管/>可以用作一个等效晶体管。第一金属互连件MIC1位于覆盖在晶体管组120上方的金属层中的一个，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。
在一些实施例中，晶体管组120中的每个晶体管具有类似的尺寸或大约相同的尺寸。在一些实施例中，根据制造工艺标准，晶体管组120中的每个晶体管T1至Tn的栅极长度在约1个单位最小栅极长度到约5个单位最小栅极长度的范围内。如果晶体管组120中的每个晶体管/>的栅极长度大于5个单位最小栅极长度，则晶体管组120所占据的总尺寸将太大。
如图1所示，电阻器140连接在晶体管组120和接地端子GND之间。更具体地，电阻器140的第一端通过第二金属互连件MIC2连接到晶体管T1的源极端子，并且电阻器140的第二端通过第三金属互连件MIC3连接到接地端子GND。第二金属互连件MIC2和第三金属互连件MIC3位于覆盖在晶体管组120上方的金属层中的至少一个上，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。
图2是示出根据一些实施例的半导体器件100中的晶体管组120和电阻器140的结构的顶视图。为了容易理解，关于图1的实施例，图2中相同的元件标注了相同的附图标记。
为了简明，在图2中标记了晶体管组120的三个晶体管T1、T2和T3。如在图2中示意性地示出的实施例，晶体管T1和T2实现为在连续有源区121上彼此相邻，并且晶体管T2和T3实现为在连续有源区121上彼此相邻。类似地，晶体管组120的其他晶体管(例如，Tn)可以实施为类似的方式。
根据本公开的一些实施例，图3是沿图2中“A-A”线的晶体管组120的截面图。为了容易理解，关于图1和图2的实施例，图3中相同的元件标注了相同的附图标记。如图3所示，晶体管组120包括设置在连续有源区121中的源极/漏极区(S/D)和设置在连续有源区121的顶面上的栅电极(G)。栅电极(G)中的每个是位于两个相邻的源极/漏极区(S/D)之间的沟道122上方。
在一些实施例中，晶体管组120中的晶体管的栅电极(G)由掺杂的多晶硅栅极或高介电常数(HiK)金属栅极实现。在一些实施例中，掺杂的多晶硅栅极或HiK金属栅极中的每个的栅极图案密度为约5％至约30％。如果栅极图案密度低于5％，则放置栅极图案的面积利用效率将较低并且相同的栅极图案将占据较大的面积。如果栅极图案密度低于30％，则两个相邻的栅极图案将彼此太靠近并且这两个栅极图案可以具有干扰问题。在一些实施例中，晶体管组120中的晶体管的所有区域/对象被限制于约2平方微米至10平方微米的搜索/检查窗口内约1％至约15％的密度容限。密度容限和搜索/检查窗口的尺寸取决于半导体器件100的制造工艺。如果搜索/检查窗口的尺寸小于2um，则将花费大量时间来检查半导体器件100。如果搜索/检查窗口的大小大于10um，则可能会产生平均效应(例如，高密度块和低密度块可以合并为合格块)并且搜索/检查窗口可能包含太多多边形或块。
在一些实施例中，图1中的晶体管组120中的晶体管中的每个具有栅极长度L(即，栅极长度L等于图3所示的一个沟道122的长度)，并且由图1中的晶体管组120形成的等效晶体管可以具有等于n*L的等效栅极长度。换言之，晶体管/>在晶体管组120中堆叠在一起以形成具有等效栅极长度为n*L的等效晶体管，该等效栅极长度为每个晶体管/> 的栅极长度L的n倍。在一些情况下，具有长栅极长度(例如，n*L)的一个晶体管需要具有相对高的电压电平的控制信号。在图1所示的实施例中，具有栅极长度L的晶体管中的每个能够通过相对低的(与具有较长栅极长度的一个晶体管相比)电压电平来控制。
电阻器140设置在晶体管组120上方。电阻器140包括至少一片薄膜电阻器。如在图2中示意性地示出的实施例，电阻器140包括三片薄膜电阻器140a、140b和140c。出于说明目的，图1中的电阻器140中的薄膜电阻器的数量为2。薄膜电阻器/>的各种数量在本公开的预期范围内。薄膜电阻器/>中的每个是在晶体管组120上方形成的薄膜电阻器材料。在一些实施例中，薄膜电阻器/>中的每个可以是氮化钛(TiN)薄膜电阻器，并且氮化钛(TiN)薄膜电阻器可以在超大规模集成(VLSI)工艺中以低偏差和/或高精度来制造。在其他实施例中，薄膜电阻器/>可以由其他膜电阻器材料形成，诸如：镍铬(Ni-Cr)或其他电阻器材料。
图4A、图4B、图4C和图4D是沿图2中“B-B”线的晶体管组120和电阻器140的薄膜电阻器的截面图。为了容易理解，关于图1和图2的实施例，图4A至图4D中相同的元件标注了相同的附图标记。
如图4A至图4D所示，在晶体管组120上方覆盖有k个不同层的金属层ML1、ML2、ML3、…和MLk。应注意，k是正整数。金属层的各种数量在本公开的预期范围内。图1中的第一金属互连件MIC1、第二金属互连件MIC2和第三金属互连件MIC3位于图4A至图4D所示的至少一个金属层ML1、ML2、ML3、…和MLk上。
如图4A至图4D所示，存在位于金属层上方的顶部金属层TML和接合焊盘层APL。在一些实施例中，顶部金属层TML覆盖在金属层MLk的顶部上方，以保护下面的金属层。接合焊盘层APL覆盖在顶部金属层TML上。在一些实施例中，接合焊盘层APL用于接合或与半导体器件100外部的连接引脚(图中未示出)连接。
如在图4A中示意性地示出的实施例，电阻器140的薄膜电阻器 覆盖在晶体管组120上方并且位于第一金属层ML1和第二金属层ML2之间。
如在图4B中示意性地示出的其他实施例，电阻器140的薄膜电阻器覆盖在晶体管组120上方并且位于第二金属层ML2和第三金属层ML3之间。
类似地，电阻器140的薄膜电阻器可以位于金属层ML1-MLk的两个相邻层之间。电阻器140的各种位置在本公开的预期范围内。
如在图4C中示意性地示出的其他实施例，电阻器140的薄膜电阻器覆盖在晶体管组120上并且位于第k金属层MLk和顶部金属层TML之间。
如在图4D中示意性地示出的其他实施例，电阻器140的薄膜电阻器覆盖在晶体管组120上方并且位于顶部金属层TML和接合焊盘层APL之间。
换言之，覆盖在晶体管组120上方的电阻器140的薄膜电阻器可以位于选自金属层ML1-MLk、顶部金属层TML和接合焊盘层APL的任意两个相邻层之间。
如图2所示，晶体管组120中的晶体管被实施在第一区域A1中。图1中的第一金属互连件MIC1、第二金属互连件MIC2和金属互连件MIC3被实施在图2中的第二区域A2中。电阻器140的薄膜电阻器被实施在图2中的第三区域A3中。在一些实施例中，如图2所示，第二区域A2的尺寸可以类似于第一区域A1的尺寸，并且第三区域A3的尺寸可以小于第一区域A1和第二区域A2的尺寸。如果电阻器140所处的第三区域A3大于晶体管组120的第一区域A1，则电阻器140将影响附近的其他有源组件(图中未示出)。如图2和图4A至图4D所示，薄膜电阻器电阻器140设置在晶体管组120上方，使得电阻器140将不会在半导体器件的布局上占据第一区域A1(用于容纳晶体管组120)外部的额外区域。用于容纳电阻器140的第三区域A3与用于容纳晶体管组120的第一区域A1完全重叠。换言之，形成覆盖在晶体管组120上方的电阻器140能够减少布局设计中的面积资源消耗。
在化学机械平坦化(CMP)工艺中，图案密度是实现层本身以及上方的其他层的平坦度和特性的关键因素。在一些实施例中，电阻器140的区域A3小于金属互连件的区域A2或者被金属互连件/> 的区域A2包围，并且区域A2小于晶体管组120的第一区域A1或被晶体管组120的第一区域A1包围，使得下层的图案密度的平坦度可以确保上层的图案密度的平坦。否则，对应于晶体管组120的晶体管层上的不同图案密度将导致晶体管层上的不同厚度；对应于金属互连件/> 的金属层上的不同图案密度将导致金属层上的不同厚度；并且对应于电阻器140的电阻器层上的不同图案密度将使电阻器层上的厚度不同。如果将电阻器140实施在具有不同图案密度和不同厚度的区域A2或区域A3上，则电阻器层的高度可能不是恒定的，并且由于两个区域A2和A3厚度的不均匀性，电阻器140的电阻可能会变化。
图5A是示出根据一些实施例的图2中的第二区域A2中的金属互连件的顶视图。为了易于理解，关于图2的实施例，图5A中相同的元件标注了相同的附图标记。
如图5A所示，第二区域A2包括有源区aA2和非有源区dA2。非有源区dA2位于第二区域A2的四个边界边缘周围并且围绕有源区aA2。在第二区域A2中形成有多个金属互连件(包括有源金属互连件aMIC和伪金属互连件dMIC)。如图5A所示，有源区aA2中的金属互连件是有源金属互连件aMIC。图5A中的有源金属互连件aMIC用于实施如图1所示的实施例的第一金属互连件MIC1(用于将图1中的晶体管的栅极端子连接在一起)、第二金属互连件MIC2(用于将图1中的晶体管T1的源极端子连接到电阻器140)和第三金属互连件MIC3(用于将图1中的电阻器140连接到接地端子GND)。至少部分位于非有源区域dA2中的伪金属互连件dMIC不被用于形成图1中的第一金属互连件MIC1、第二金属互连件MIC2或第三金属互连件MIC3。在一些实施例中，实施伪金属互连件dMIC以确保金属互连件所位于的层上的平坦度。
在图5A示意性地示出的实施例中，有源金属互连件aMIC和伪金属互连件dMIC沿水平方向布置。在一些实施例中，根据制造工艺标准，有源金属互连件aMIC和伪金属互连件dMIC中的每个的宽度为约1个单位最小线宽到约2个单位最小线宽。由于现代金属/互连件工艺，所以具有最小部件宽度(例如，1个单位或2个单位最小线宽)的金属路由将具有更好的特性，诸如金属路由上的较低电阻或者金属路由上的较小电阻变化。在一些实施例中，有源金属互连件aMIC和伪金属互连件dMIC中的每个的金属密度为约15％至约50％。由于现代金属/互连件工艺，所以有源金属互连件aMIC和伪金属互连件dMIC的上述金属密度将引起更好的性能，诸如金属互连件上的较低电阻和金属互连件上的较小电阻变化。在一些实施例中，有源金属互连件aMIC和伪金属互连件dMIC的所有对象被限制于搜索/检查窗口内约1％至约15％的容限。在一些实施例中，搜索/检查窗口的尺寸可以例如为约2平方微米至10平方微米。在化学机械平坦化(CMP)工艺中，图案密度是实现层本身以及上方的其他层的平坦度和特性的关键因素。如果搜索/检查窗口的尺寸小于2um，则将花费大量时间来检查半导体器件100。如果搜索/检查窗口的尺寸大于10um，则可能产生平均效应(例如，高密度块和低密度块可以合并为合格块)，并且搜索/检查窗口可能包含太多多边形或块。如果将容限配置为大于15％，则有源金属互连件aMIC和伪金属互连件dMIC的层的平坦度将会不良。这些层上的不良平坦度将导致金属互连件的不良均匀性以及金属互连件的电阻变化。
图5B是示出根据一些实施例的图2中的第二区域A2中的金属互连件的顶视图。为了易于理解，关于图2的实施例，图5B中相同的元件标注了相同的附图标记。
如图5B所示，第二区域A2包括有源区aA2和非有源区dA2。有源金属互连件aMIC布置在有源区aa2中，并且伪金属互连件dMIC至少部分布置在非有源区dA2中。在图5B的实施例中，有源金属互连件aMIC和伪金属互连件dMIC沿垂直方向布置。
图6A是示出根据一些实施例的图2中第三区域A3中的电阻器的薄膜电阻器的顶视图。为了易于理解，关于图2的实施例，图6A中相同的元件标注了相同的附图标记。
如图6A所示，第三区域A3包括有源区aa3和非有源区dA3。非有源区域dA3位于第二区域A3的四个边界边缘周围并且围绕有源区aA3。在第三区域A3中形成有多个薄膜电阻器(包括有源薄膜电阻器a140和伪薄膜电阻器d140)。如图5A所示，有源区aA3中的薄膜电阻器是有源薄膜电阻器a140。图6A中的有源薄膜电阻器a140用于实施如图1所示实施例的电阻器140。至少部分位于非有源区域dA3中的伪薄膜电阻器d140不被用于形成图1中的电阻器140。在一些实施例中，实施伪薄膜电阻器d140以确保薄膜电阻器所位于的层上的平坦度。
在图5A示意性地示出的实施例中，有源薄膜电阻器a140和伪薄膜电阻器d140沿水平方向布置。在图6A示意性地示出的一些实施例中，所有有源薄膜电阻器a140形成为具有相同的尺寸，使得有源薄膜电阻器a140中的每个能够提供均匀的电阻。
图6B是示出根据一些实施例的图2中第三区域A3中的电阻器的薄膜电阻器的顶视图。为了易于理解，关于图2的实施例，图6B中相同的元件标注了相同的附图标记。
如图6B所示，第三区域A3包括有源区aa3和非有源区dA3。有源薄膜电阻器a140布置在有源区aA3中，并且伪薄膜电阻器d140至少部分布置在非有源区dA3中。在图1的实施例中，如图6B所示，有源薄膜电阻器a140和伪薄膜电阻器d140沿垂直方向布置。
如图1所示，电阻器140布置在晶体管组120与接地端子GND之间。假定在晶体管组120和接地端子GND之间不存在电阻器140，使得系统输入/输出(IO)电压Vmax(电源端子PW和接地端子GND之间)将施加在负载160和晶体管组120上。在没有电阻器140的假设下，在上电周期或启动周期期间，晶体管T0的栅极偏置(Vgs)将显著地上升至系统输入/输出(IO)电压Vmax，并且将在负载160和晶体管组120上产生过冲电流。如图1所示，在晶体管组120与接地端子GND之间存在电阻器140。在图1所示的实施例中，当过冲电流流过电阻器140时，电阻器将引起与图1所示的电压差Vres相等的电流-电阻降(IR降)，使得晶体管T0的栅极偏压(Vgs)将快速下降然后回到等于或小于核心操作电压Vcore的稳定电压。在这种情况下，电阻器140能够抑制晶体管T0上的偏置温度不稳定性(BTI)应力。电压差Vres等于电阻器140上/跨电阻器140的电压降。系统输入/输出(IO)电压Vmax是用于电路操作的最大电压或者是电路的最大电源电压。当“核心器件”或“薄氧化物”器件用于电路时，核心操作电压Vcore等于电路的电源电压。当电流(I)流过电阻器140(R)和核心电路(施加了核心操作电压Vcore)时，电压差Vres(即，电阻器140上的电压降)等于I*R。因此，当核心操作电压Vcore降低时，电流(I)倾向于相应地增加，并且电压差Vres将相应地增加(Vres＝I*R)以补偿核心操作电压Vcore的降低。因此，在一些实施例中，可以分配电压差Vres以匹配或补偿系统输入/输出(IO)电压Vmax或核心操作电压Vcore的变化，使得负载160和晶体管组120能够在稳定的电压下操作。
图7是根据本公开的各种实施例的半导体器件的示例性布局图。如图7所示，半导体器件200包括第一晶体管组220a和第二晶体管组220b、第一电阻器240a、第二电阻器240b、负载260和电流发生器280。
第一晶体管组220a和第二晶体管组220b中的每个包括n个晶体管 换言之，第一晶体管组220a包括n个晶体管/>并且第二第一晶体管组220b包括另外n个晶体管/>在一些实施例中，n是大于或等于3的正整数。出于说明目的，图7中的半导体器件200中的晶体管/>的数量为n。晶体管T1-Tn的各种数量在本公开的预期范围内。第一晶体管组220a和第二晶体管组220b中的每个的细节可以参考如图1、图2、图3、图4A至图4D和图5A至图5B所示的实施例中所公开的晶体管组120。
晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET或具有升高的源极/漏极的平面MOS晶体管。为了说明目的，在图7中示意性地示出了晶体管/>是金属氧化物半导体场效应晶体管(MOSFET)。
第一晶体管组220a中的晶体管串联连接在第一电源端子PW1与第一接地端子GND1之间。第一晶体管组220a中的晶体管/>的栅极端子通过第一金属互连件MIC1连接在一起。第一晶体管组220a中的晶体管/>的栅极端子堆叠在一起作为堆叠栅极端子Gst1。如图7所示，堆叠栅极端子Gst1通过电流发生器280也连接到第一电源端子PW1。串联连接的第一晶体管组220a中的晶体管/>将通过堆叠栅极Gst1上的电压电平一起导通或截止。因此，第一晶体管组220a中的晶体管/>可以用作一个等效晶体管。第一金属互连件MIC1位于覆盖在第一晶体管组220a上方的金属层中的一个，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。
在一些实施例中，第一晶体管组220a中的每个晶体管具有类似的尺寸或大约相同的尺寸。在一些实施例中，根据制造工艺标准，第一晶体管组220a中的每个晶体管T1至Tn的栅极长度在约1个单位最小栅极长度到约5个单位最小栅极长度的范围内。如果第一晶体管组220a中的每个晶体管/>的栅极长度大于5个单位最小栅极长度，则第一晶体管组220a所占据的总尺寸将太大。
如图7所示，第一电阻器240a连接在第一晶体管组220a和第一接地端子GND1之间。更具体地，第一电阻器240a的第一端通过第二金属互连件MIC2连接到第一晶体管组220a中的晶体管T1的源极端子，并且第一电阻器240a的第二端通过第三金属互连件MIC3连接到第一接地端子GND1。第二金属互连件MIC2和第三金属互连件MIC3位于覆盖在第一晶体管组220a上方的金属层中的至少一个上，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。
第二晶体管组220b中的晶体管串联连接在第二电源端子PW2与第二接地端子GND2之间。第二晶体管组220b中的晶体管T1-Tn的栅极端子通过第四金属互连件MIC4连接在一起。第二晶体管组220b中的晶体管T1-Tn的栅极端子堆叠在一起作为堆叠栅极端子Gst2。堆叠栅极端子Gst2连接到第一晶体管组220a的堆叠栅极端子Gst1。串联连接的第二晶体管组220b中的晶体管/>将通过堆叠栅极Gst2上的电压电平一起导通或截止。因此，第二晶体管组220b中的晶体管/>可以用作一个等效晶体管。第四金属互连件MIC4位于覆盖在第二晶体管组220b上方的金属层中的一个，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。
在一些实施例中，第二晶体管组220b中的每个晶体管具有类似的尺寸或大约相同的尺寸。
如图7所示，第二电阻器240b连接在第二晶体管组220b和第二接地端子GND2之间。更具体地，第二电阻器240b的第一端通过第五金属互连件MIC5连接到第二晶体管组220b中的晶体管T1的源极端子，第二电阻器240b的第二端通过第六金属互连件MIC6连接到第二接地端子GND2。第五金属互连件MIC5和第六金属互连件MIC6位于覆盖在第二晶体管组220b上方的金属层中的至少一个上，诸如第一金属层(M1)、第二金属层(M2)、第三金属层(M3)、第四金属层(M4)、第五金属层(M5)等。第四金属互连件MIC4、第五金属互连件MIC5和第六金属互连件MIC6的配置可以参考图2、图4A至图4D和图5A至图5B所示的第一金属互连件MIC1至第三金属互连件MIC3。
第一电阻器240a覆盖在第一晶体管组220a上方。第一电阻器240a连接在第一晶体管组220a和第一接地端子GND1之间。关于如何实施第一电阻器240a的细节可以参考图1、图2、图4A至图4D和图6A至图6B中所示的电阻器140。
第二电阻器240b覆盖在第二晶体管组220b上方。第二电阻器240b连接在第二晶体管组220b和第二接地端子GND2之间。关于如何实现第二电阻器240b的细节也可以参考图1所示的电阻器140。
如图7所示，电流源280连接在第一电源端子PW1与第一晶体管组220a之间。堆叠栅极端子Gst1和堆叠栅极端子Gst2一起连接到电流源280。在一些实施例中，第一晶体管组220a和第二晶体管组220b一起形成电流镜。电流源280在电流镜中生成到第一晶体管组220a的输入电流I1，并且电流镜将生成流过第二晶体管组220b和负载260的输出电流I2。
在理想情况下，电流镜中的第一晶体管组220a中的晶体管被制造为具有与电流镜中的第二晶体管组220b中的晶体管/>相同的特征(例如，尺寸、栅极长度、宽度、阈值电压、掺杂密度)，输出电流I2将与输入电流I1相等。如果第一晶体管组220a中的晶体管/>与第二晶体管组220b中的晶体管/>不匹配，则会在输入电流I1与输出电流I2之间引起电流失配。
假设在第一晶体管组220a和第一接地端子GND1之间不存在电阻器并且在第二晶体管组220b和第二接地端子GND2之间不存在电阻器，使得具有电流失配的输出电流I2将流过负载260和第二晶体管组220b。当第一晶体管组220a中的晶体管和第二晶体管组220b中的晶体管/>全部导通(例如，导电的)时，输出电流I2将是大电流，从而电流失配将相应地大。如图7所示，当第一晶体管组220a和第二晶体管组220b中的晶体管/>全部导通时，第一电阻器240a和第二电阻器240b能够限制输入电流I1和输出电流I2，因此抑制输入电流I1和输出电流I2之间的失配。
图8是示出根据一些实施例的用于制造半导体器件的方法300的流程图。为了帮助理解流程图，将参考图7描述图8中的操作。
执行图8中的操作S310，通过将如图7所示的第一晶体管组220a中的晶体管串联连接在第一电源端子PW1和第一接地端子GND1之间并且将第一晶体管组220a中的晶体管/>的栅极端子与第一金属互连件MIC1连接在一起，以形成第一等效晶体管(例如，图7中的第一晶体管组220a)。
执行图8中的操作S320，通过将第二晶体管组220b中的晶体管 串联连接在第二电源端子PW2和第二接地端子GND2之间并且将第二晶体管组220b中的晶体管/>的栅极端子与第四金属互连件MIC4连接一起，以形成第二等效晶体管(例如，图7中的第二晶体管组220b)。
执行图8中的操作S330，在第一等效晶体管(例如，第一晶体管组220a)上方形成第一电阻器240a。第一电阻器240a连接在第一等效晶体管(例如，第一晶体管组220a)和第一接地端子GND1之间。
执行图8中的操作S340，在第二等效晶体管(例如，第二晶体管组220b)上方形成第二电阻器240b。第二电阻器240b连接在第二等效晶体管(例如，第二晶体管组220b)和第二接地端子GND2之间。
在一些实施例中，第一电阻器240a和第二电阻器240b包括至少一片薄膜电阻器。薄膜电阻器可以参考在图2中示意性示出的实施例中的薄膜电阻器140a、140b和140c。在一些实施例中，薄膜电阻器中的每个可以是氮化钛(TiN)薄膜电阻器，并且氮化钛(TiN)薄膜电阻器可以在超大规模集成(VLSI)工艺中以低偏差和/或高精度来制造。在其他实施例中，薄膜电阻器可以由其他薄膜电阻器材料形成，诸如：镍铬(Ni-Cr)或其他电阻器材料。
形成第二金属互连件MIC2以将第一晶体管组220a中的一个晶体管Tl的源极端子连接到第一电阻器240a的第一端。形成第三金属互连件MIC3以将第一电阻器240a的第二端连接到第一接地端子GND1。
形成第五金属互连件MIC5以将第二晶体管组220b中的一个晶体管T1的源极端子连接到第二电阻器240b的第一端。形成第六金属互连件MIC6以将第二电阻器240b的第二端连接到第二接地端子GND2。
利用图8中的方法300制造如图7所示的电流镜。电流镜包括布置在源极端子和接地端子之间的薄膜电阻器。薄膜电阻器有利于抑制电流镜的输入电流和输出电流之间的电流失配。
在一些实施例中，图7所示并且通过图8中的方法300形成的半导体器件200中的电流镜可以用在数模转换器(DAC)、锁相环电路、存储器接口电路、高速接口(例如USB型C接口)、热传感器、调压器或需要稳定电流源的任何模拟电路中。
第一电阻器240a和第二电阻器240b的薄膜电阻器布置在第一晶体管组220a和第二晶体管组220b的上方，使得第一电阻器240a和第二电阻器240b的薄膜电阻器将不会在半导体器件的布局上占据用于容纳晶体管组220a和220b区域外部的额外区域。用于容纳第一电阻器240a和第二电阻器240b的区域完全在用于容纳晶体管组120的区域内。换言之，形成覆盖在第一晶体管组220a和第二晶体管组220b上方的电阻器140可以减少布局设计中的面积资源消耗。
在数模转换器(DAC)的应用中，要求布置在数模转换器(DAC)中的电流镜具有低水平的电流失配，以确保数模转换器(DAC)的精度。为了实现相同水平的电流失配，如果电流镜实施为由一个单一的大尺寸晶体管作为第一晶体管组220a以及另一个大尺寸晶体管作为第二晶体管组220b，则这两个晶体管将占据更大的区域。与将第一晶体管组220a和第二晶体管组220b实施为两个大尺寸晶体管相比，因为图7所示的半导体器件200中的晶体管中的每个更小，所以具有堆叠晶体管/>的半导体器件200在16纳米技术节点处可以减小布局面积的约75％。对于3纳米或5纳米的技术节点，半导体器件200中的堆叠晶体管可以更小，使得图7所示实施例中的具有堆叠晶体管/>的半导体器件200可以节省更多的布局面积。
在一些实施例中，半导体器件包括晶体管和电阻器。晶体管串联连接在电源端子和接地端子之间，并且晶体管的栅极端子连接在一起。电阻器覆盖在晶体管上方，并且电阻器连接在晶体管和接地端子之间。
在一些实施例中，半导体器件还包括第一金属互连件。第一金属互连件将晶体管的栅极端子连接在一起。
在一些实施例中，半导体器件还包括第二金属互连件和第三金属互连件。第二金属互连件将一个晶体管的源极端子连接到电阻器的第一端。第三金属互连件将电阻器的第二端连接到接地端子。
在一些实施例中，第一金属互连件、第二金属互连件和第三金属互连件通过覆盖在晶体管上方的多个金属互连层来实施。
在一些实施例中，电阻器实施为在两个金属互连层之间的层处。
在一些实施例中，电阻器实施为在金属互连层中的顶层与顶部金属层之间的层处。
在一些实施例中，电阻器实施为在顶部金属层和接合焊盘层之间的层处。
在一些实施例中，晶体管形成在第一区域内，并且电阻器形成在与第一区域重叠的第二区域中。
在一些实施例中，第二区域小于第一区域。
在一些实施例中，电阻器包括氮化钛薄膜电阻器。
在一些实施例中，半导体器件包括第一组晶体管、第二组晶体管、第一电阻器和第二电阻器。第一组中的晶体管串联连接在第一电源端子和第一接地端子之间，并且第一组中的晶体管的栅极端子连接在一起。第二组中的晶体管串联连接在第二电源端子和第二接地端子之间。第二组中的晶体管的栅极端子连接在一起。第二组中的晶体管的栅极端子连接到第一组中的晶体管的栅极端子。第一电阻器覆盖在第一组的第一晶体管上方。第一电阻器连接在第一组的第一晶体管和第一接地端子之间。第二电阻器覆盖在第二组的第二晶体管上方。第二电阻器连接在的第二晶体管和第二接地端子之间。
在一些实施例中，第一晶体管的栅极端子连接到第一晶体管的漏极端子，第一晶体管串联连接在第一组中。
在一些实施例中，半导体器件还包括第一金属互连件、第二金属互连件和第三金属互连件。第一金属互连件将第一组中的晶体管的栅极端子连接在一起。第二金属互连件将第一组中的一个晶体管的源极端子连接到第一电阻器的第一端。第三金属互连件将第一电阻器的第二端连接到第一接地端子。
在一些实施例中，半导体器件还包括第四金属互连件、第五金属互连件和第六金属互连件。第四金属互连件将第二组中的晶体管的栅极端子连接在一起。第五金属互连件将第二组中的一个晶体管的源极端子连接到第二电阻器的第一端。第六金属互连件将第二电阻器的第二端连接到第二接地端子。
在一些实施例中，第一组中的晶体管和第二组中的晶体管形成在第一区域内，第一电阻器和第二电阻器形成在与第一区域重叠的第二区域中。
在一些实施例中，第二区域小于第一区域。
在一些实施例中，第一电阻器和第二电阻器包括氮化钛薄膜电阻器。
在一些实施例中，一种方法包括以下操作。通过在第一电源端子和第一接地端子之间串联连接多个第一晶体管并且将第一晶体管的栅极端子连接在一起来形成第一等效晶体管。通过在第二电源端子和第二接地端子之间串联连接多个第二晶体管并且将第二晶体管的栅极端子连接在一起来形成第二等效晶体管。在第一等效晶体管上方形成第一电阻器。第一电阻器连接在第一等效晶体管和第一接地端子之间。在第二等效晶体管上方形成第二电阻器。第二电阻连接在第二等效晶体管和第二接地端子之间。
在一些实施例中，该方法还包括以下操作。形成第一金属互连件以将第一等效晶体管中的晶体管的栅极端子连接在一起。形成第二金属互连件以将第一等效晶体管中的一个晶体管的源极端子连接到第一电阻器的第一端。形成第三金属互连件以将第一电阻器的第二端连接到第一接地端子。
在一些实施例中，该方法还包括以下操作。形成第四金属互连件，以将第二等效晶体管中的晶体管的栅极端子连接在一起。形成第五金属互连件以将第二等效晶体管中的一个晶体管的源极端子连接到第二电阻器的第一端。形成第六金属互连件以将第二电阻器的第二端连接到第二接地端子。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一组晶体管，串联连接在第一电源端子和第一接地端子之间，并且所述第一组中的每个所述晶体管的栅极端子连接在一起作为堆叠栅极端子，从而所述第一组晶体管用作一个等效晶体管；
第二组晶体管，串联连接在第二电源端子和第二接地端子之间，并且所述第二组中的每个所述晶体管的栅极端子连接在一起并且连接到所述第一组晶体管的所述堆叠栅极端子；
第一电阻器，覆盖在所述第一组晶体管上方，所述第一电阻器连接在所述第一组晶体管和所述第一接地端子之间；以及
第二电阻器，覆盖在所述第二组晶体管上方，所述第二电阻器连接在所述第二组晶体管和所述第二接地端子之间，
其中，所述第二组中的每个所述晶体管的栅极端子还连接到所述第一电源端子。
2.根据权利要求1所述的半导体器件，还包括：
第一金属互连件，其中，所述第一金属互连件将所述第一组中的每个所述晶体管的栅极端子连接在一起。
3.根据权利要求2所述的半导体器件，还包括：
第二金属互连件，其中，所述第二金属互连件将所述第一组中的一个所述晶体管的源极端子连接到所述第一电阻器的第一端；以及
第三金属互连件，其中，所述第三金属互连件将所述第一电阻器的第二端连接到所述第一接地端子。
4.根据权利要求3所述的半导体器件，其中，所述第一金属互连件、所述第二金属互连件和所述第三金属互连件通过覆盖在所述第一组晶体管上方的多个金属互连层来实施。
5.根据权利要求4所述的半导体器件，其中，将所述第一电阻器实施在两个所述金属互连层之间的层处。
6.根据权利要求4所述的半导体器件，其中，将所述第一电阻器实施在所述金属互连层中的顶层与顶部金属层之间的层处。
7.根据权利要求4所述的半导体器件，其中，将所述第一电阻器实施在顶部金属层和接合焊盘层之间的层处。
8.根据权利要求1所述的半导体器件，其中，所述第一组晶体管形成在第一区域内，所述第一电阻器形成在与所述第一区域重叠的第二区域中。
9.根据权利要求8所述的半导体器件，其中，所述第二区域小于所述第一区域。
10.根据权利要求1所述的半导体器件，其中，所述第一电阻器包括氮化钛薄膜电阻器，所述第一组晶体管以前一个晶体管的源极端子连接相邻下一个晶体管的漏极端子的方式串联连接在所述第一电源端子和所述第一接地端子之间。
11.一种半导体器件，包括：
第一组晶体管，串联连接在第一电源端子和第一接地端子之间，并且所述第一组中的每个所述晶体管的栅极端子连接在一起作为堆叠栅极端子，从而所述第一组晶体管用作一个等效晶体管；
第二组晶体管，串联连接在第二电源端子和第二接地端子之间，并且所述第二组中的所述晶体管的栅极端子连接在一起并且连接到所述第一组晶体管的所述堆叠栅极端子；
第一电阻器，覆盖在所述第一组的第一晶体管上方，所述第一电阻器连接在所述第一组的所述第一晶体管与所述第一接地端子之间；以及
第二电阻器，覆盖在所述第二组的第二晶体管上方，所述第二电阻器连接在所述第二组的所述第二晶体管与所述第二接地端子之间。
12.根据权利要求11所述的半导体器件，其中，所述第一晶体管的栅极端子连接到所述第一晶体管的漏极端子，所述晶体管串联连接在所述第一组中。
13.根据权利要求11所述的半导体器件，还包括：
第一金属互连件，其中，第一金属互连件将所述第一组中的每个所述晶体管的所述栅极端子连接在一起；
第二金属互连件，其中，所述第二金属互连件将所述第一组中的一个所述晶体管的源极端子连接到所述第一电阻器的第一端；以及
第三金属互连件，其中，所述第三金属互连件将所述第一电阻器的第二端连接到所述第一接地端子。
14.根据权利要求13所述的半导体器件，还包括：
第四金属互连件，其中，所述第四金属互连件将所述第二组中的所述晶体管的所述栅极端子连接在一起；
第五金属互连件，其中，所述第五金属互连件将所述第二组中的一个所述晶体管的源极端子连接到所述第二电阻器的第一端；以及
第六金属互连件，其中，所述第六金属互连件将所述第二电阻器的第二端连接到所述第二接地端子。
15.根据权利要求11所述的半导体器件，其中，所述第一组中的所述晶体管和所述第二组中的所述晶体管形成在第一区域内，所述第一电阻器和所述第二电阻器形成在与所述第一区域重叠的第二区域中。
16.根据权利要求15所述的半导体器件，其中，所述第二区域小于所述第一区域。
17.根据权利要求11所述的半导体器件，其中，所述第一电阻器和所述第二电阻器包括氮化钛薄膜电阻器。
18.一种形成半导体器件的方法，包括：
通过在第一电源端子和第一接地端子之间串联连接多个第一晶体管并且将所述多个第一晶体管的栅极端子连接在一起来作为堆叠栅极端子，从而形成第一等效晶体管；
通过在第二电源端子和第二接地端子之间串联连接多个第二晶体管并且将所述第二晶体管的栅极端子连接在一起来形成第二等效晶体管；
在所述第一等效晶体管上方形成第一电阻器，所述第一电阻器连接在所述第一等效晶体管和所述第一接地端子之间；以及
在所述第二等效晶体管上方形成第二电阻器，所述第二电阻器连接在所述第二等效晶体管和所述第二接地端子之间。
19.根据权利要求18所述的方法，还包括：
形成第一金属互连件，其中，所述第一金属互连件将所述第一等效晶体管中的所述多个第一晶体管的所述栅极端子连接在一起；
形成第二金属互连件，其中，所述第二金属互连件将所述第一等效晶体管中的一个所述晶体管的源极端子连接到所述第一电阻器的第一端；以及
形成第三金属互连件，其中，所述第三金属互连件将所述第一电阻器的第二端连接到所述第一接地端子。
20.根据权利要求19所述的方法，还包括：
形成第四金属互连件，其中，所述第四金属互连件将所述第二等效晶体管中的所述晶体管的所述栅极端子连接在一起；
形成第五金属互连件，其中，所述第五金属互连件将所述第二等效晶体管中的一个所述晶体管的源极端子连接到所述第二电阻器的第一端；以及
形成第六金属互连件，其中，所述第六金属互连件将所述第二电阻器的第二端连接到所述第二接地端子。
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