JPH0548009A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548009A JPH0548009A JP3199184A JP19918491A JPH0548009A JP H0548009 A JPH0548009 A JP H0548009A JP 3199184 A JP3199184 A JP 3199184A JP 19918491 A JP19918491 A JP 19918491A JP H0548009 A JPH0548009 A JP H0548009A
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- JP
- Japan
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- diffusion region
- resistance
- resistor
- island
- islands
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Abstract
(57)【要約】
【目的】本発明は抵抗拡散領域に流れる電流値の変動に
基づく抵抗値の精度の悪化及びノイズの発生を抑制する
ことを目的とする。 【構成】複数の島２に抵抗４がそれぞれ一つずつ形成さ
れ、前記各抵抗４が直列に接続されて所定の抵抗値の抵
抗が形成され、各島２には該島２内に形成された抵抗４
の入力電圧がバイアス電圧ＶB として供給されるように
構成する。
基づく抵抗値の精度の悪化及びノイズの発生を抑制する
ことを目的とする。 【構成】複数の島２に抵抗４がそれぞれ一つずつ形成さ
れ、前記各抵抗４が直列に接続されて所定の抵抗値の抵
抗が形成され、各島２には該島２内に形成された抵抗４
の入力電圧がバイアス電圧ＶB として供給されるように
構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体基板上に形成さ
れる抵抗に関するものである。近年の半導体装置では基
板上に形成される各素子の性能向上が益々要請されてい
るため、同基板上に形成される抵抗においてもその抵抗
値の精度を向上させる必要がある。
れる抵抗に関するものである。近年の半導体装置では基
板上に形成される各素子の性能向上が益々要請されてい
るため、同基板上に形成される抵抗においてもその抵抗
値の精度を向上させる必要がある。
【０００２】
【従来の技術】半導体基板上に形成される抵抗の一例を
図３に従って説明すると、基板１上で島拡散領域２はそ
の周囲が絶縁領域３で囲まれてその外部と電気的に絶縁
され、その島拡散領域２内には抵抗拡散領域４と島拡散
領域２にバイアス電圧を供給するためのバイアス供給用
拡散領域５とが形成されている。そして、配線層６ａを
介して抵抗拡散領域４の一端及びバイアス供給用拡散領
域５に入力電圧が供給され、抵抗拡散領域４の他端から
配線層６ｂを介して出力電圧が出力される。また、同一
の島拡散領域２内にトランジスタ等の他の素子が形成さ
れることもある。
図３に従って説明すると、基板１上で島拡散領域２はそ
の周囲が絶縁領域３で囲まれてその外部と電気的に絶縁
され、その島拡散領域２内には抵抗拡散領域４と島拡散
領域２にバイアス電圧を供給するためのバイアス供給用
拡散領域５とが形成されている。そして、配線層６ａを
介して抵抗拡散領域４の一端及びバイアス供給用拡散領
域５に入力電圧が供給され、抵抗拡散領域４の他端から
配線層６ｂを介して出力電圧が出力される。また、同一
の島拡散領域２内にトランジスタ等の他の素子が形成さ
れることもある。
【０００３】
【発明が解決しようとする課題】上記のような抵抗では
入力電圧が供給されて配線層６ａから抵抗拡散領域４を
介して配線層６ｂに電流が流れている状態では抵抗拡散
領域４での電圧降下に基づいて同抵抗拡散領域４と島拡
散領域２との電位差に依存する空乏層７が発生する。こ
のような状態で島拡散領域２は常に抵抗に入力される高
電位の入力電圧でバイアスされているため、抵抗拡散領
域４に流れる電流の増減に基づいて抵抗拡散領域４と島
拡散領域２との電位差に大きな変動が生じ、その変動に
より前記空乏層７の領域が拡大されたりあるいは縮小さ
れたりする。従って、このような空乏層７の変動により
抵抗拡散領域４の抵抗値が変動して抵抗値の精度が低下
したり、あるいはノイズが発生するという問題点があ
る。
入力電圧が供給されて配線層６ａから抵抗拡散領域４を
介して配線層６ｂに電流が流れている状態では抵抗拡散
領域４での電圧降下に基づいて同抵抗拡散領域４と島拡
散領域２との電位差に依存する空乏層７が発生する。こ
のような状態で島拡散領域２は常に抵抗に入力される高
電位の入力電圧でバイアスされているため、抵抗拡散領
域４に流れる電流の増減に基づいて抵抗拡散領域４と島
拡散領域２との電位差に大きな変動が生じ、その変動に
より前記空乏層７の領域が拡大されたりあるいは縮小さ
れたりする。従って、このような空乏層７の変動により
抵抗拡散領域４の抵抗値が変動して抵抗値の精度が低下
したり、あるいはノイズが発生するという問題点があ
る。
【０００４】この発明の目的は、抵抗拡散領域に流れる
電流値の変動に基づく抵抗値の精度の悪化及びノイズの
発生を抑制し得る抵抗を半導体基板上に形成することに
ある。
電流値の変動に基づく抵抗値の精度の悪化及びノイズの
発生を抑制し得る抵抗を半導体基板上に形成することに
ある。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数の島２に抵抗４がそれぞれ一
つずつ形成され、前記各抵抗４が直列に接続されて所定
の抵抗値の抵抗が形成され、各島２には該島２内に形成
された抵抗４の入力電圧がバイアス電圧ＶB として供給
されている。
図である。すなわち、複数の島２に抵抗４がそれぞれ一
つずつ形成され、前記各抵抗４が直列に接続されて所定
の抵抗値の抵抗が形成され、各島２には該島２内に形成
された抵抗４の入力電圧がバイアス電圧ＶB として供給
されている。
【０００６】
【作用】各抵抗４に流れる電流が変動しても各抵抗４と
当該島２に供給されているバイアス電圧との電位差は小
さく抑えられ、当該島２に形成される空乏層の変動が抑
制される。
当該島２に供給されているバイアス電圧との電位差は小
さく抑えられ、当該島２に形成される空乏層の変動が抑
制される。
【０００７】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付して説明する。
図２に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付して説明する。
【０００８】図２は基板上に形成された抵抗のレイアウ
トを示すものであり、絶縁領域２でそれぞれ区画された
３つの島拡散領域８ａ，８ｂ，８ｃが形成され、各島拡
散領域８ａ，８ｂ，８ｃ内には抵抗拡散領域４とバイア
ス拡散領域５とが形成されている。そして、配線層９
ａ，９ｂ，９ｃ，９ｄで各抵抗拡散領域４が直列に接続
されて各抵抗拡散領域４の抵抗値の総和が所望の抵抗値
となるように設定され、同配線層９ａの一端に設けられ
た端子Ａに例えば入力電圧が供給され、配線層９ｄの一
端に設けられた端子Ｂから出力電圧が出力される。
トを示すものであり、絶縁領域２でそれぞれ区画された
３つの島拡散領域８ａ，８ｂ，８ｃが形成され、各島拡
散領域８ａ，８ｂ，８ｃ内には抵抗拡散領域４とバイア
ス拡散領域５とが形成されている。そして、配線層９
ａ，９ｂ，９ｃ，９ｄで各抵抗拡散領域４が直列に接続
されて各抵抗拡散領域４の抵抗値の総和が所望の抵抗値
となるように設定され、同配線層９ａの一端に設けられ
た端子Ａに例えば入力電圧が供給され、配線層９ｄの一
端に設けられた端子Ｂから出力電圧が出力される。
【０００９】各島拡散領域８ａ，８ｂ，８ｃ内のバイア
ス供給用拡散領域５には当該抵抗拡散領域４の入力電圧
が供給されている。従って、各島拡散領域８ａ，８ｂ，
８ｃは当該領域内の抵抗拡散領域４の入力電圧でバイア
スされている。
ス供給用拡散領域５には当該抵抗拡散領域４の入力電圧
が供給されている。従って、各島拡散領域８ａ，８ｂ，
８ｃは当該領域内の抵抗拡散領域４の入力電圧でバイア
スされている。
【００１０】さて、このように構成された抵抗では所望
の抵抗値が３分割され、分割された各抵抗がそれぞれ独
立した島拡散領域８ａ，８ｂ，８ｃ内の抵抗拡散領域４
で形成され、各島拡散領域８ａ，８ｂ，８ｃが各抵抗拡
散領域４の入力電圧でバイアスされている。従って、各
抵抗拡散領域４に流れる電流が変動しても各抵抗拡散領
域４の抵抗値が小さく設定されているため、各抵抗拡散
領域４と島拡散領域８ａ，８ｂ，８ｃとの電位差の変動
は小さく抑えられ、この結果空乏層の変動も小さく抑え
られて各抵抗拡散領域４の抵抗値の変動及びノイズの発
生を抑制することができる。
の抵抗値が３分割され、分割された各抵抗がそれぞれ独
立した島拡散領域８ａ，８ｂ，８ｃ内の抵抗拡散領域４
で形成され、各島拡散領域８ａ，８ｂ，８ｃが各抵抗拡
散領域４の入力電圧でバイアスされている。従って、各
抵抗拡散領域４に流れる電流が変動しても各抵抗拡散領
域４の抵抗値が小さく設定されているため、各抵抗拡散
領域４と島拡散領域８ａ，８ｂ，８ｃとの電位差の変動
は小さく抑えられ、この結果空乏層の変動も小さく抑え
られて各抵抗拡散領域４の抵抗値の変動及びノイズの発
生を抑制することができる。
【００１１】
【発明の効果】以上詳述したように、この発明は抵抗拡
散領域に流れる電流値の変動に基づく抵抗値の精度の悪
化及びノイズの発生を抑制することができる優れた効果
を発揮する。
散領域に流れる電流値の変動に基づく抵抗値の精度の悪
化及びノイズの発生を抑制することができる優れた効果
を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示すレイアウト図である。
【図３】抵抗を形成した島拡散領域を示す断面図であ
る。
る。
２ 島 ４ 抵抗 ＶB バイアス電圧
Claims (1)
- 【請求項１】 複数の島（２）に抵抗（４）をそれぞれ
一つずつ形成し、前記各抵抗（４）を直列に接続して所
定の抵抗値の抵抗を形成し、各島（２）には該島（２）
内に形成された抵抗（４）の入力電圧をバイアス電圧
（ＶB） として供給したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199184A JPH0548009A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199184A JPH0548009A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548009A true JPH0548009A (ja) | 1993-02-26 |
Family
ID=16403539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199184A Withdrawn JPH0548009A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723294B2 (en) | 2010-10-20 | 2014-05-13 | Asahi Kasei Microdevices Corporation | Resistance element and inverting buffer circuit |
-
1991
- 1991-08-08 JP JP3199184A patent/JPH0548009A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723294B2 (en) | 2010-10-20 | 2014-05-13 | Asahi Kasei Microdevices Corporation | Resistance element and inverting buffer circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |