JP2013258266A

JP2013258266A - 半導体装置

Info

Publication number: JP2013258266A
Application number: JP2012133044A
Authority: JP
Inventors: Hiroshi Narutomi; 裕志成冨
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-06-12
Filing date: 2012-06-12
Publication date: 2013-12-26
Anticipated expiration: 2032-06-12
Also published as: JP5978791B2

Abstract

【課題】半導体装置内で電源電圧の電圧降下が異なる場合にも、ＭＯＳトランジスタの動作特性のばらつきを抑制することが可能な半導体装置を提供すること。
【解決手段】半導体装置１は、バックゲートバイアス回路１０、配線Ｗ１、Ｗ２、Ｗ３、シンク電流源２０、および抵抗配線Ｒ１、Ｒ２、Ｒ３を備える。バックゲートバイアス回路１０は、ＰＭＯＳトランジスタのバックゲート領域をバイアスする。配線Ｗ１、Ｗ２、Ｗ３は、バックゲート領域の小区画間を接続する配線であって互いに独立して配置される。配線Ｗ１、Ｗ２、Ｗ３は、最外周側から順に間隔を空けて同心状に配線Ｗ１、Ｗ２、Ｗ３の順で配線され、それぞれ電源電圧の電圧降下が互いに異なる配線領域に属するバックゲート領域に接続される。最外周側に配線されている配線Ｗ１には、バックゲートバイアス回路から出力されるバックゲートバイアス電圧Ｖｂ１が供給されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＭＯＳトランジスタを有する半導体装置に係り、半導体装置内の電源電圧の電圧降下に対応してＭＯＳトランジスタの特性を確保する半導体装置に関する。

半導体装置において、半導体のプロセスに起因して生じるプロセスばらつきを低減する技術として、ＭＯＳトランジスタの基板電位を調整するＡＢＢ（Adaptive Body Bias）技術が知られている。基板電位を調整することで、ＭＯＳトランジスタのしきい値電圧は調整され、ＭＯＳトランジスタの特性を調整することにより、プロセスばらつきに伴うＭＯＳトランジスタの特性のばらつきを緩和することができる。

上記のＡＢＢ技術をプロセスばらつきにとどまらず、動作状態に応じたＭＩＳトランジスタの動作特性の確保に利用した技術が例示されている（特許文献１など）。ＭＩＳトランジスタの基板部と基板バイアス発生回路との間に介設される抵抗体を備え、ＭＩＳトランジスタの動作時、非動作時で抵抗体両端の電位が変化することにより、自己調整的に基板バイアスが変化する技術である。

また、ＡＢＢ技術を閾値電圧のばらつきの補償に利用する一例として、半導体集積回路において、電気的に分離された複数のウエル領域に製造された複数のＭＯＳトランジスタについて実測された閾値電圧における製造ばらつきに基づいて、複数のウエル領域のそれぞれに基板バイアスを与え、ＭＯＳトランジスタの閾値電圧を規定の閾値電圧へ適合させる技術が知られている（特許文献２など）。

特開平７-１８３４６９特開２００５−１３６３２２

特許文献１などに記載されている技術は、ＭＩＳトランジスタの動作時と非動作時との各々で動作特性を確保するために基板バイアスを変化させる技術が開示されているに過ぎない。半導体装置の内部において、ＭＩＳトランジスタの配置位置に起因する素子間のばらつきに対応して基板バイアスを調整し、閾値電圧などを調整することに関しては何ら記載がない。

また、特許文献２などに記載されている技術は、実測された複数のＭＯＳトランジスタの閾値電圧における製造ばらつきに基づいて、ＭＯＳトランジスタの閾値電圧を調整する技術であるに過ぎない。ＭＯＳトランジスタの閾値電圧を調整するには、各々のウエル領域に製造された複数のＭＯＳトランジスタの閾値電圧を実測することが前提である。閾値電圧の実測をすることなく基板バイアスを調整する技術については何ら開示されていない。

つまり、上記特許文献１、２に記載の背景技術は何れも、半導体装置内の配置位置によってＭＯＳトランジスタの電源電圧の電圧降下の大きさが異なり、それによって配置位置に依存してＭＯＳトランジスタの動作特性が異なってしまうといった課題については、何ら解決策を提供するものではない。

本発明は、そのような実情に鑑みてなされたものであり、半導体装置内で複数のＭＯＳトランジスタの配置位置の違いに応じて電源電圧の電圧降下が異なる場合にも、ＭＯＳトランジスタの動作特性のばらつきを抑制することが可能な半導体装置を提供することを目的とする。

上記課題を解決するために、本願に開示の半導体装置は、複数のＭＯＳトランジスタを搭載する半導体装置であって、バックゲートバイアス回路と、金属配線とを備える。バックゲートバイアス回路は、複数のＭＯＳトランジスタのバックゲート領域をバイアスする。金属配線は、複数あって、バックゲート領域の小区画間を接続する配線であって互いに独立して配置される。複数の金属配線は、複数のＭＯＳトランジスタに給電される電源電圧の電圧降下が互いに異なる領域にそれぞれ配置されてなる。複数の金属配線のうちバックゲートバイアス回路の配置位置に最も近い金属配線は、バックゲートバイアス回路に接続されてなる。

本願に開示の技術が提供する半導体装置では、複数のＭＯＳトランジスタに供給される電源電圧の電圧降下が半導体装置内でそれぞれのＭＯＳトランジスタの配置位置に応じて異なる場合であっても、半導体装置内での配置位置に拘わらずＭＯＳトランジスタの動作特性のばらつきを抑制することが可能となる。

実施形態に係る半導体装置のレイアウトの概略図実施形態に係る半導体装置のバックバイアス領域と配線Ｗ１、Ｗ２、Ｗ３との関係を示すレイアウトを拡大して示す概略図実施形態に係る半導体装置の図１、２の等価回路図実施形態に係る半導体装置内のバックゲートバイアス電圧の分布を示す概略図

本願の実施形態における、半導体装置１は、ＭＯＳトランジスタ等の電源電圧を印加することにより動作する各種機能素子（不図示）を搭載した半導体チップである。各種機能素子に電源電圧を印加する電源線（不図示）には、抵抗成分があり、電流が流れることで、抵抗成分と配線長に応じた大きさの電源電圧の電圧降下が生じる。実施形態において、消費電流の分布が半導体装置１の面内で均一とし、電源線が半導体装置１内を格子状に配線され、電源電圧が印加される外周部は互いに接続される。この場合において、半導体チップ内の中央部が、電源電圧が印加される外周部から最も離れるため、最も電源電圧の電圧降下の最も大きい領域となる。したがって、半導体装置１内において、半導体チップの外周側が、電源電圧の電圧降下が小さく、中央部に近づくほど電源電圧の電圧降下が大きくなる。

半導体装置１内において、半導体装置１の外周側から中央部に近づくほど電源電圧の電圧降下が大きくなることで、外周側から中央部に近づくほどＭＯＳトランジスタとの動作特性が悪くなる。なぜならば、ＭＯＳトランジスタごとに電源電圧に対する閾値電圧の大きさが異なるためである。製造プロセスやバイアス条件によりＭＯＳトランジスタの閾値電圧は半導体装置１内で一意に定められ一定である。一方で、電源電圧は半導体装置１内の位置によって電圧値が異なるからである。これにより、外周側に配置される半導体装置１内でのＭＯＳトランジスタと、中央部に配置されるＭＯＳトランジスタとの動作特性にばらつきが生じる。

ＭＯＳトランジスタのバックゲート端子に、ソース端子とは異なる電圧のバックゲートバイアス電圧を印加することによりＭＯＳトランジスタの閾値電圧が調整される効果は、バックゲートバイアス効果として知られている。このバックゲートバイアス効果を利用して閾値電圧を調整することで電源電圧に対する閾値電圧の関係を電源電圧の電圧降下に応じて、閾値を低くすることができ、ＭＯＳトランジスタの動作特性を調整することができる。本実施形態では、外周側と中央部側に配置されるＭＯＳトランジスタとで生じる動作特性のばらつきを抑制する半導体装置１について説明をする。

バックゲートバイアス効果とは、ＰＭＯＳトランジスタの場合には、ＰＭＯＳトランジスタのバックゲート端子にバックゲートバイアス電圧として電源電圧より高い電圧が印加されると、バックゲート端子にソース端子と同電圧である電源電圧が印加される状態に比べて閾値電圧が大きくなる。この場合、閾値電圧は、バックゲート電圧が正電圧で大きいほど高く調整され小さいほど低く調整される。同様に、ＮＭＯＳトランジスタの場合には、ＮＭＯＳトランジスタのバックゲート端子にバックゲートバイアス電圧として電源電圧とは逆極性の負電圧が印加されるとバックゲート端子にソース端子と同電圧である接地電圧が印加される状態に比べて閾値電圧が大きくなる。この場合、閾値電圧は、バックゲート電圧が負電圧で大きいほど高く調整され小さいほど低く調整される。

図１は、実施形態に係る半導体装置１のレイアウトの概略図を示す。半導体装置１に配置されているＭＯＳトランジスタのうちＰＭＯＳトランジスタ（不図示）を例にとり、ＰＭＯＳトランジスタのバックゲート端子にバックゲートバイアス電圧を供給するための構成について説明する。

半導体装置１は、バックゲートバイアス回路１０、配線Ｗ１、Ｗ２、Ｗ３、シンク電流源２０、および抵抗配線Ｒ１、Ｒ２、Ｒ３を備える。半導体装置１は、ＭＯＳトランジスタ等の各種機能素子（不図示）を搭載した半導体チップであって、電源電圧を印加することにより動作する。半導体装置１に搭載されるＰＭＯＳトランジスタの動作には、駆動に必要な電源電圧以外に、ＰＭＯＳトランジスタのバックゲート端子にバックゲートバイアス電圧が印加される。ＰＭＯＳトランジスタの閾値電圧を調整するためである。

バックゲートバイアス回路１０は、半導体装置１の周辺部に配置され、図１において電源電圧より高電圧のバックゲートバイアス電圧Ｖｂ１を出力する。シンク電流源２０は、接地電圧に電流を引き込む電流源であり、半導体装置１の中央部に配置される。

配線Ｗ１、Ｗ２、Ｗ３は、半導体装置１内を周回するメタル配線層であって、図１において、最外周側から順に間隔を空けて同心状に配線Ｗ１、Ｗ２、Ｗ３の順で配線される。配線Ｗ１、Ｗ２、Ｗ３は、図示しないコンタクト層を介して、それぞれの配線領域に属するバックゲート領域に接続される。最外周側に配線されている配線Ｗ１には、バックゲートバイアス回路から出力されるバックゲートバイアス電圧Ｖｂ１が供給されている。配線Ｗ１、Ｗ２、Ｗ３は、半導体装置１内の電源電圧の電圧降下に対応する間隔で配線される。

抵抗配線Ｒ１、Ｒ２、Ｒ３は、ポリシリコン等の抵抗素子であって、各配線Ｗ１、Ｗ２、Ｗ３間、および配線Ｗ３とシンク電流源２０との間に接続される。抵抗配線Ｒ１は配線Ｗ１、Ｗ２の間に、抵抗配線Ｒ２は配線Ｗ２、Ｗ３の間に、抵抗配線Ｒ３は配線Ｗ３、シンク電流源２０の間にそれぞれ接続される。これにより、バックゲートバイアス回路１０からシンク電流源２０に向かって電流が流れる。この電流が抵抗配線Ｒ１、Ｒ２、Ｒ３を流れることにより、配線Ｗ２、Ｗ３には、バックゲートバイアス電圧Ｖｂ１から電圧降下された電圧が印加される。最外周側に配置される配線Ｗ１にはバックゲートバイアス回路１０が接続されるため、配線Ｗ１にはバックゲートバイアス電圧Ｖｂ１が印加される。配線Ｗ２、Ｗ３には、バックゲートバイアス電圧Ｖｂ１より順次低電圧の電圧Ｖｂ２、電圧Ｖｂ３が、それぞれ印加される。なお、配線Ｗ１、Ｗ２、Ｗ３からバックゲート領域に流れる電流は電源電圧から供給されるＭＯＳトランジスタの動作電流と比較して小さな電流であるため、配線Ｗ１、Ｗ２、Ｗ３の線幅は、電源線（不図示）と比較して線細に形成することが可能である。

図２は、半導体装置１に配置されているＰＭＯＳトランジスタのバックゲート領域であるＮウェル領域と、配線Ｗ１、Ｗ２、Ｗ３とを拡大して示すレイアウトの概略図を示す。Ｎウェル領域ＷＮ１ａ、ＷＮ１ｂ、ＷＮ２ａ、ＷＮ２ｂ、ＷＮ３ａ、ＷＮ３ｂは、ＳＴＩ（Shallow Trench Isolation）等により分離されて形成される構成を示す。ウェル領域は相互に絶縁される場合である。

配線Ｗ１は、図示しないコンタクト層Ｃを介して、Ｎウェル領域ＷＮ１ａ、ＷＮ１ｂに接続される。同様にして、配線Ｗ２はＮウェル領域ＷＮ２ａ、ＷＮ２ｂに接続され、配線Ｗ３はＮウェル領域ＷＮ３ａ、ＷＮ３ｂに接続される。これにより、Ｎウェル領域ＷＮ１ａ、ＷＮ１ｂに形成されるＰＭＯＳトランジスタＴＰ１ａ、ＴＰ１ｂのバックゲート端子Ｂ１ａ、Ｂ１ｂは、Ｎウェル領域ＷＮ１ａ、ＷＮ１ｂを介して配線Ｗ１に接続される。これにより、ＰＭＯＳトランジスタＴＰ１ａ、ＴＰ１ｂのバックゲート領域であるＮウェル領域ＷＮ１ａ、ＷＮ１ｂには、バックゲートバイアス電圧Ｖｂ１が印加される。同様に、Ｎウェル領域ＷＮ２ａ、ＷＮ２ｂに形成されるＰＭＯＳトランジスタＴＰ２ａ、ＴＰ２ｂのバックゲート端子Ｂ２ａ、Ｂ２ｂは、Ｎウェル領域ＷＮ２ａ、ＷＮ２ｂを介して配線Ｗ２に接続される。これにより、ＰＭＯＳトランジスタＴＰ２ａ、ＴＰ２ｂのバックゲート領域であるＮウェル領域ＷＮ２ａ、ＷＮ２ｂには、バックゲートバイアス電圧Ｖｂ１より低電圧である電圧Ｖｂ２が印加される。更に同様に、Ｎウェル領域ＷＮ３ａ、ＷＮ３ｂに形成されるＰＭＯＳトランジスタＴＰ３ａ、ＴＰ３ｂのバックゲート端子Ｂ３ａ、Ｂ３ｂは、Ｎウェル領域ＷＮ３ａ、ＷＮ３ｂを介して配線Ｗ３に接続される。これにより、ＰＭＯＳトランジスタＴＰ３ａ、ＴＰ３ｂのバックゲート領域であるＮウェル領域ＷＮ３ａ、ＷＮ３ｂには、電圧Ｖｂ２より低電圧である電圧Ｖｂ３が印加される。

図３は、実施形態に係る半導体装置１の図１、２の等価回路図であり、半導体装置１の備えるバックゲートバイアス回路１０、シンク電流源２０、抵抗配線Ｒ１、Ｒ２、Ｒ３、およびＰＭＯＳトランジスタＴＰ１ａ、ＴＰ２ａ、ＴＰ３ａの接続関係を示す。尚、図２においては、ＰＭＯＳトランジスタＴＰ１ａ、ＴＰ２ａ、ＴＰ３ａの他に、ＰＭＯＳトランジスタＴＰ１ｂ、ＴＰ２ｂ、ＴＰ３ｂが記載されているが、以下の説明においては、ＰＭＯＳトランジスタＴＰ１ａ、ＴＰ２ａ、ＴＰ３ａについてのみ記載する。ＰＭＯＳトランジスタＴＰ１ｂ、ＴＰ２ｂ、ＴＰ３ｂについても同様の構成および作用効果を奏することは言うまでもない。

バックゲートバイアス回路１０と抵抗配線Ｒ１間のノードＮ１は、図１、２における配線Ｗ１に相当し、ノードＮ１には、配線Ｗ１と同様に、バックゲートバイアス電圧Ｖｂ１が印加される。これにより、ノードＮ１に接続されるＰＭＯＳトランジスタＴＰ１ａの基板端子Ｂに１は、バックゲートバイアス電圧Ｖｂ１が印加される。同様に、抵抗配線Ｒ１、Ｒ２間のノードＮ２は、図１、２における配線Ｗ２に相当する。これにより、ノードＮ２に接続されるＰＭＯＳトランジスタＴＰ２ａの基板端子Ｂ２は、電圧Ｖｂ２が印加される。同様に、抵抗配線Ｒ２、Ｒ３間のノードＮ３は、図１、２における配線Ｗ３に相当する。これにより、ノードＮ３に接続されるＰＭＯＳトランジスタＴＰ３ａの基板端子Ｂ３は、電圧Ｖｂ３が印加される。

図４は、半導体装置１内のバックゲートバイアス電圧の分布領域を示す概略図である。Ｎウェル領域は、印加されるバックゲートバイアス電圧が同電圧である領域ごとに、領域Ａｂ１、Ａｂ２、Ａｂ３に区分される。領域Ａｂ１に配置されるＮウェル領域は、配線Ｗ１に接続され、バックゲートバイアス電圧Ｖｂ１が印加される。領域Ａｂ２に配置されるＮウェル領域は、配線Ｗ２に接続され、電圧Ｖｂ２が印加される。領域Ａｂ３に配置されるＮウェル領域は、配線Ｗ３に接続され、電圧Ｖｂ３が印加される。この電圧の分布は、半導体装置１内の電源電圧の電圧降下に対応できるように設定される。領域Ａｂ１、Ａｂ２、Ａｂ３の区分は、ＰＭＯＳトランジスタのばらつきを許容できる範囲に基づいて定められる。

例えば、半導体装置１の最外周側であってバックゲートバイアス電圧Ｖｂ１が印加される領域から内側の領域において、電源電圧が降圧してＰＭＯＳトランジスタの動作特性が許容できる範囲を超える領域に属する領域Ａｂ２のＮウェル領域には、バックゲートバイアス電圧Ｖｂ１より低電圧である電圧Ｖｂ２が印加される。これにより、領域Ａｂ２に配置されるＰＭＯＳトランジスタのバックゲート端子に電圧Ｖｂ２が印加されると、ＰＭＯＳトランジスタは、バックゲートバイアス電圧Ｖｂ１が印加される状態に比べて閾値電圧が低くなる。よって、電源電圧の降圧に応じて閾値電圧が低くなり領域Ａｂ２に配置されるＰＭＯＳトランジスタにおいても、許容できる動作特性の範囲に収めることが可能となる。

同様に、半導体装置１の電圧Ｖｂ２が印加される領域から内側である中央部の領域において、電源電圧が降圧してＰＭＯＳトランジスタの動作特性が許容できる範囲を超える領域に属する領域Ａｂ３のＮウェル領域には、電圧Ｖｂ２より低電圧である電圧Ｖｂ３が印加される。これにより、領域Ａｂ３に配置されるＰＭＯＳトランジスタのバックゲート端子に電圧Ｖｂ３が印加されると、ＰＭＯＳトランジスタは、電圧Ｖｂ２が印加される状態に比べて閾値電圧が低くなる。よって、電源電圧の降圧に応じて閾値電圧が低くなり領域Ａｂ３に配置されるＰＭＯＳトランジスタにおいても、許容できる動作特性の範囲に収めることが可能となる。

半導体装置１内で、半導体チップの外周側が、電源電圧の電圧降下が小さく、中央部に近づくほど電源電圧の電圧降下が大きくなることで、中央部に近い領域ほど電源電圧に対して相対的に閾値電圧が高い状態となり、ＰＭＯＳトランジスタの動作特性が低下する。この場合において、半導体装置１内には、電源電圧の電圧降下に対応する間隔で、最外周側から配線Ｗ１、Ｗ２、Ｗ３が配線される。最外周側に配置される配線Ｗ１にはバックゲートバイアス回路１０が接続されるため、配線Ｗ１にはバックゲートバイアス電圧Ｖｂ１が印加される。配線Ｗ２、Ｗ３には、バックゲートバイアス電圧Ｖｂ１より順次低電圧の電圧Ｖｂ２、電圧Ｖｂ３が、それぞれ印加される。最外周側の領域Ａｂ１では、配線Ｗ１からバックゲートバイアス電圧Ｖｂ１、中央部の領域Ａｂ３では、配線Ｗ３から電圧Ｖｂ３、最外周側の領域と中央部の領域の中間領域である領域Ａｂ２では、配線Ｗ２から電圧Ｖｂ２が、それぞれの領域のＮウェル領域に印加される。Ｎウェル領域を介してＰＭＯＳトランジスタの基板端子に、電源電圧の電圧降下に応じた電圧を印加することで、電源電圧が降下した領域に配置されるＰＭＯＳトランジスタにおいても閾値電圧を低くすることで、許容できる動作特性の範囲に収めることが可能となる。

また、半導体装置１に配置されているＭＯＳトランジスタのうち不図示のＮＭＯＳトランジスタにおいて、半導体チップの外周側が、電源電圧の電圧降下が小さく、中央部に近づくほど電源電圧の電圧降下が大きくなり、中央部に近い領域ほど、配置されるＮＭＯＳトランジスタの動作特性が低下する。この場合には、ＮＭＯＳトランジスタが配置されるＰウェル領域用のバックゲートバイアス回路は、半導体装置１の周辺部に配置され、接地電圧より低電圧のバックゲートバイアス電圧を出力する。Ｐウェル領域用のバックゲートバイアス回路とは、例えば、チャージポンプなどの接地電圧より低い電圧を発生させる回路である。この場合、接地電圧に電流を引き込むソース電流源が半導体装置１の中央部に配置される。半導体装置１内を周回するメタル配線層は、図１の場合と同様に、最外周側から順に間隔を空けて同心状に複数段階に分けられて配線される。抵抗配線は、図１の場合と同様に、各配線間、および配線とソース電流源との間に接続される。ソース電流源からバックゲートバイアス回路に向かって電流が流れることで、各配線には、バックゲートバイアス電圧から抵抗配線に流れる電流による電圧降下分だけ高電圧が印加される。

配線は、コンタクト層を介して、Ｐウェル領域に接続される。これにより、Ｐウェル領域に形成されるＮＭＯＳトランジスタのバックゲート端子は、Ｐウェル領域を介して配線に接続される。各配線に接続されるＰウェル領域ごとに、印加されるバックゲートバイアス電圧の電圧値が異なる。半導体装置１の最外周側の領域から内周側の領域において、電源電圧の電圧降下によりＮＭＯＳトランジスタの動作特性が許容できる範囲を超えるＰウェル領域ごとに、より高電圧のバックゲートバイアス電圧が印加される。

これにより、最外周側の領域より、電源電圧の電圧降下している領域に配置されるＮＭＯＳトランジスタのバックゲート端子にバックゲートバイアス電圧より高電圧が印加されると、ＮＭＯＳトランジスタは、バックゲートバイアス電圧が印加される状態に比べて閾値電圧が低くなる。よって、Ｐウェル領域を介してＮＭＯＳトランジスタの基板端子に、抵抗配線により分圧されてより高電圧とされた電圧を電源電圧の電圧降下に応じて印加することで、電源電圧の電圧降下が異なる領域に配置されるＮＭＯＳトランジスタにおいても、ＰＭＯＳトランジスタの場合と同様に、許容できる動作特性の範囲に収めることが可能となる。

以上、詳細に説明したように、本発明の実施形態によれば半導体装置１内で、Ｎウェル領域を介してＰＭＯＳトランジスタの基板端子に、バックゲートバイアス電圧Ｖｂ１より順次低電圧の電圧Ｖｂ２、電圧Ｖｂ３を、電源電圧の電圧降下に応じて印加する。これにより、電源電圧の電圧降下の大きい領域に配置されるＰＭＯＳトランジスタにおいて、許容できる動作特性の範囲に収めることができ、ＰＭＯＳトランジスタの動作特性のばらつきを抑制することが可能となる。

また、半導体装置１に配置されているＭＯＳトランジスタのうち図示しないＮＭＯＳトランジスタにおいても、Ｐウェル領域を介してＮＭＯＳトランジスタの基板端子に、電源電圧の電圧降下に応じて、高い電圧を印加することで、電源電圧の電圧降下の大きい領域に配置されるＮＭＯＳトランジスタにおいても、ＰＭＯＳトランジスタの場合と同様に、許容できる動作特性の範囲に収めることでき、ＮＭＯＳトランジスタの動作特性のばらつきを抑制することが可能となる。

尚、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本願の実施形態において、半導体チップ内の中央部が、最も電源電圧の電圧降下の最も大きい領域としたが、それ以外の領域が最も電圧降下が大きい領域である場合にも、本願発明は適用することができる。シンク電流源２０は、半導体装置１の中央部でなくとも、最も電圧降下が大きい領域に配置することで、半導体装置内の位置に応じてバックゲートバイアス電圧を調整して閾値電圧を調整することができる。これにより、位置に依存せずＭＯＳトランジスタの動作特性を所定の許容範囲に収めることができる。
また、バックゲートバイアス回路１０は、半導体装置１に１つとは限られない、複数個用意しても構わない。例えば、４つ用意する場合において、半導体装置１の四隅に配置することにより、配線Ｗ１に均一なバックゲートバイアス電圧を印加することができる。
また、抵抗配線の抵抗値は、固定値に限定されるものではない。各抵抗の抵抗値を調整することで、任意のバイアス電圧を各ウェル領域に印加することもできる。
また、バックゲートバイアス回路１０を持たず、配線Ｗ１と接続される外部端子を介してバックゲートバイアス電圧を供給することもできる。
また、配線は、ウェル領域の小区画間を接続するものであれば、半導体装置１内を周回する形状に限定されるものでない。例えば、周回する形状であっても、複数に分割されてもよい。さらに、分割された配線同士抵抗で接続されてもよい。
これらにより、印加されるバックゲートバイアス電圧の区分領域は、例えば、格子状など同心状以外の形状にすることができる。さらに、配線同士に接続される抵抗配線の抵抗値を調整することにより、バックゲートバイアス電圧の領域を任意の形状に調整することができる。
また、各配線Ｗ１、Ｗ２、Ｗ３間、および配線Ｗ３とシンク電流源２０との間に接続される抵抗成分は、抵抗配線Ｒ１、Ｒ２、Ｒ３に限定されない。例えば、半導体装置内で単一のウェル領域を有する構成とすれば、ウェル領域における抵抗成分を利用することもできる。
また、シンク電流源２０は、バックゲートバイアス回路１０からの電流を引き込めば、接地電圧に引き込むことに限定されない。同様に、ソース電流源は、Ｐウェル領域用のバックゲートバイアス回路へ電流を供給できれば電源電圧に接続されるものに限られない。
また、バックゲートバイアス回路１０の発生させる電圧は、電源電圧より高電圧に限られない。シンク電流源２０が電流を引き込めれば、電源電圧より低い電圧でも構わない。同様に、Ｐウェル領域用のバックゲートバイアス回路の発生させる電圧は、接地電圧より低い電圧に限られない。

ここで、配線Ｗ１、Ｗ２、Ｗ３は、金属配線の一例である。

１半導体装置
１０バックゲートバイアス回路
２０シンク電流源
Ｗ１、Ｗ２、Ｗ３配線
Ｒ１、Ｒ２、Ｒ３抵抗配線

Claims

複数のＭＯＳトランジスタを搭載する半導体装置において、
前記複数のＭＯＳトランジスタのバックゲート領域をバイアスするバックゲートバイアス回路と、
前記バックゲート領域の小区画間を接続する配線であって互いに独立して配置される複数の金属配線とを備え、
前記複数の金属配線は、前記複数のＭＯＳトランジスタに給電される電源電圧の電圧降下が互いに異なる領域にそれぞれ配置されてなり、
前記複数の金属配線のうち前記バックゲートバイアス回路の配置位置に最も近い金属配線は、前記バックゲートバイアス回路に接続されてなることを特徴とする半導体装置。
前記バックゲートバイアス回路は、
前記電源電圧の電圧降下が前記半導体装置内の他の領域よりも小さい領域に配置されることを特徴とする請求項１に記載の半導体装置。
前記複数の金属配線の各々の間を接続する抵抗配線を備えることを特徴とする請求項１または２に記載の半導体装置。
前記電源電圧の電圧降下が前記半導体装置内の他の領域よりも大きい領域に最も近い前記複数の金属配線のうちの一つに接続される電流源を備える、
ことを特徴とする請求項１乃至３の何れかに記載の半導体装置。