JP6174260B2 - マルチダイに対する精細な粒度の集積型電圧調整 - Google Patents

マルチダイに対する精細な粒度の集積型電圧調整 Download PDF

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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
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Description

本発明は、半導体デバイスに対する電力供給調整のためのシステム及び方法に関する。より詳細には、本発明は、受動半導体デバイスを使用した電圧調整に関する。
現在のシステムオンチップ（system on a chip；ＳＯＣ）デバイスは、機能の集積を強化し、電力／性能を最適化する方向へと向かっている。機能の集積に対する要求が強まったことによって、複数の製造元からの複数のＩＰブロック（ＩＰブロックは、場合によっては異なる単一の関係者又は製造元から提供される、論理、セル、又はチップのレイアウト設計の再使用可能ユニットである）が、徐々にＳＯＣデバイスに追加されている。
それぞれの個々のＩＰブロックは、独自の一意の電力供給要件、及び電力送達に関する課題を有し得る。例えば、１つのＩＰブロックは、現在使用可能な他の電源電圧と異なる電源電圧を使用して動作し得る。異なる電源電圧は、現在の電源電圧とわずかに異なる（例えば、約１００ｍＶのみの違い）だけであり得るが、異なる電源電圧は著しい量の電流を引き込み得る。高電流の引き込み及びエネルギー効率の重要性により、２つの電源電圧のうちの高い方を切断する単純なＬＤＯ（low-dropout；低ドロップアウト）線形調整器は、低電力設計に適した解決方法とはならない場合がある。電力効率に対する要求及びＳＯＣデバイスに関する多くの電源電圧要件の存在が組み合わさると、ＳＯＣデバイスと電力管理ユニット（power management unit；ＰＭＵ）との間の接続の設計は、かなり複雑になる場合がある。
個々のＩＰブロックの使用は、複数の異なる複雑なアナログ機能をＳＯＣデバイス内で提供し得る。これらのアナログ機能のうちのいくつかは、より高い電源電圧での動作から恩恵を受ける場合がある。ただし、１つの特定のサブ部分におけるアナログ性能の改善を提供するために、より高い電圧をデバイス全体に供給することは、デバイス全体の動作における電力の非効率性を生む場合がある。このため、より高い電源電圧を、増幅器及び電流源などのアナログ機能のために直接提供する（例えば、より高い電源電圧を、他の電源電圧とは別にアナログ機能に供給する）ことは、カスコード、ウィルソン、及び／又はこれらの重要な領域におけるアナログ性能を改善し得る他の構成で、デバイスを積層することを可能にし得る。
ＳＯＣデバイスがますます複雑化することに伴う別の問題は、デバイス内の電力消費構造（例えば、トランジスタ）の数が増加するにしたがって、デバイス全体に著しい抵抗が生じることである。最後の電力消費構造（例えば、ＰＭＵから「最も離れた」電力消費構造又は最も大きな電圧降下を経験する「最後の」電力消費構造）に対して最高の提供される性能を維持するために、ＳＯＣデバイス全体の電源電圧は、可能な限り高くする必要がある。ただし、電源電圧の引き上げは、ＰＭＵに最も近い最初の電力消費構造によって許容され得る最大コンプライアンス電圧の制約を受ける。電源電圧の上限は、最も近い電力消費構造の許容度によって設定されるため、最後の電力消費構造におけるＩＲ降下（デバイス全体の電圧降下）は未補正の損失となり、これはＳＯＣデバイスの性能を制限し得る。この電圧降下は、それが電源電圧に占める割合が、電源電圧の低下によって増加するにしたがって、より大きな問題となっている。この低下自体は、電力消費を低減すること（例えば、バッテリ消費を低減し、バッテリ寿命を増加させること）への要求によって引き起こされる。更に、性能の低下は、デバイスの閾値電圧（ＶＴ）がスケーリングしないことによって悪化し得る。このため、例えば、１０％の電源電圧の低下は、２０％から３０％のゲート速度（例えば、トランジスタ速度）の低下を招き、更にＳＯＣの性能に対するＩ＊Ｒ降下の影響を増加させ得る。
より低い電圧で電源を提供することに伴う別の問題は、ＳＯＣデバイスの選択されたサブブロックが高活性モードへと移行した場合に必要とされる、大幅に増加した電流である。選択されたサブブロックが高活性モードの間、他のサブブロック（例えば、異なるＣＰＵ又はＧＰＵ）はアイドル状態であるか、又は実質的により低い電流を消費し得る。このようなアイドル状態のサブブロックは、電力送達を十分に遮断し、別のＤＶＦＳ（動的電圧周波数スケーリング）設定及び電源切断機能を提供するために、異なる電力供給レール上で維持されることが理想的であろう。電力供給レールを分離することは、選択されたサブブロックとアイドル状態のサブブロックとの間のＳＯＣ電力送達において、共有リソースが存在しないことを意味する。そのようなリソースは、パッケージ上のバンプ又はボール、並びにプリント配線基板上の経路及び構成要素を含み得る。そのような制約をＳＯＣデバイスに加えることは、低インダクタンス電力送達網のグループを拡大するために、パッケージ内の設計を大幅に複雑化することを要求し得る。
特定の実施形態では、半導体デバイスパッケージは、電力消費デバイス（例えば、ＳＯＣデバイス）、及び電力消費デバイスに結合された受動デバイスを備える。電力消費デバイスは、１つ以上の電流消費素子（例えば、ブロック又はＩＰブロック）を備えてもよい。受動デバイスは、半導体基板上に形成された複数の受動素子（例えば、コンデンサ）を備えてもよい。受動素子は、半導体又は他の基板上の構造のアレイ内に配列されてもよい。電力消費デバイス及び受動デバイスは、１つ以上の端子（例えば、バンプ、ボール、又はＴＳＶ）を使用して結合されてもよい。いくつかの実施形態では、半導体デバイスパッケージは、メモリデバイス（例えば、ＤＲＡＭデバイス）などの第３の半導体デバイスを備える。いくつかの実施形態では、受動デバイスは第３の半導体デバイス又はメモリデバイスを備える。
異なる調整器を使用して異なる（例えば、別個の局所的な）電圧アイランドを製造するために、電力消費デバイスが端子のアレイを、電力消費デバイス上の電流消費素子と組み合わせて、受動デバイス上の個々の受動素子に対して利用するように、電力消費デバイスが受動デバイスに結合されてもよい。異なる電圧調整器は、電力消費デバイス上の異なる電流消費素子（例えば、ブロック）に対する電力を、局所的かつ最適化可能な異なるレベルで提供及び制御するために使用されてもよい。精細な粒度の局所的な異なる電圧調整をブロックに提供することは、別個のブロックレベルでの電力最適化を可能にし、その結果、全体的なシステムの電力が低下し、速度を制限するクリティカルな経路を有するブロックが性能に及ぼす影響が低減されるため、従来の粒度が粗い外部の電力送達技術と比べて、全体的な電力／性能が改善される。
本発明の方法及び装置の特徴及び利点は、本発明に係る、現時点で好適ではあるが、例示的に過ぎない実施形態に関する、以下の詳細な説明を添付図面と併せて参照することで、より完全に理解されるであろう。
半導体デバイスパッケージの一実施形態の分解図である。
半導体デバイスパッケージの一実施形態の側面図である。
受動デバイスの一実施形態を示す図である。
構造の１つの可能な実施形態の実施例の拡大図である。
構造の別の可能な実施形態の実施例を示す図である。
図５に示す構造に対する一般的な端子設置面を示す図である。
コンデンサ及び端子のみを有する構造の一実施形態の実施例を示す図である。
構造を使用するアレイに対する端子設置面の一実施形態を示す図である。
受動デバイス、電力消費デバイス、及びメモリデバイスを有するパッケージの一実施形態の側面図である。
半導体デバイスパッケージの別の実施形態の側面図である。
半導体デバイスパッケージの更に別の実施形態の側面図である。
受動デバイス、電力消費デバイス、及びメモリデバイスを有するパッケージの別の実施形態の側面図である。
本発明は様々の変更及び代替的な形態を受け入れる余地があるが、その特定の実施形態が図面には例として示されており、本明細書において詳細に説明されることになる。図面は原寸に比例していない場合がある。図面及びそれらに対する詳細な説明は、本発明を、開示されている特定の形態に限定することを意図されているのではなく、逆に、その意図は、添付の請求項によって規定されているとおりの本発明の趣旨及び範囲内に入る全ての変更、均等物及び代替物を範囲に含むことであることを理解されたい。
半導体デバイスパッケージは、結合された２つ以上の半導体デバイスを備えてもよい。特定の実施形態では、パッケージ内の半導体デバイスのうちの少なくとも１つは受動半導体デバイスであり、半導体デバイスのうちの少なくとも１つは電力消費半導体デバイス（例えば、ＳＯＣデバイスなどの電流消費素子を有するデバイス）である。受動デバイスがパッケージ内に組み込まれたとき、受動デバイスは、例えば、集積受動デバイス（ＩＰＤ）と呼ばれてもよい。
図１は、半導体デバイスパッケージ９０の一実施形態の分解図である。図２は、半導体デバイスパッケージ９０の一実施形態の側面図である。特定の実施形態では、パッケージ９０は、受動デバイス１００、電力消費（半導体）デバイス１２０、及びビルドアップパッケージ１２２を備える。いくつかの実施形態では、受動デバイス１００、電力消費デバイス１２０、及び／又はビルドアップパッケージ１２２は、類似した基板（例えば、シリコン系基板）を使用する。類似した基板を受動デバイス１００、電力消費デバイス１２０、及び／又はビルドアップパッケージ１２２内で使用することによって、デバイスのそれぞれにおいて実質的に類似した熱膨張特性を提供できるため、２つのデバイス間の接続部に歪みを生じさせることなく、広い温度範囲での動作が可能になる。特定の実施形態では、ビルドアップパッケージ１２２の凹部内に嵌合するように、受動デバイス１００のサイズが決定される。受動デバイス１００は、受動デバイスによって覆われていない電力消費デバイス上の領域を、電力消費デバイスの汎用Ｉ／Ｏに使用することを可能にするために、電力消費デバイス１２０よりも小さくてもよい。
特定の実施形態では、受動デバイス１００及び電力消費デバイス１２０は、互いに直接結合される。例えば、デバイスは、図２に示すように端子１１０を使用して結合されてもよい。端子１１０は、対向するバンプ若しくはボール、シリコン貫通電極（through-silicon via；ＴＳＶ）、又は他の３次元相互接続端子などの端子であってもよい。ＴＳＶ又は他のビアが、例えば、レーザー穿孔を使用して、ビルドアップ層内に形成されてもよい。特定の実施形態では、受動デバイス１００上に存在する特定のＴＳＶは、受動デバイスを通ってパッケージ又はプリント配線基板に達する、通過経路（route-through）としてのみ使用される。デバイスを直接結合することによって、受動デバイス上の素子と電力消費デバイス１２０上の調整器素子及び電流消費素子との間に、短く非常に密度の高い接続が提供され得る。
端子１１０は、電力消費デバイス１２０及び／又は受動デバイス１００を、直接ビルドアップパッケージ１２２に結合してもよい。電力消費デバイス１２０とビルドアップパッケージ１２２との間に結合された端子１１０は、汎用Ｉ／Ｏ接続、又は集積調整器を必要としない電力接続に使用されてもよい。いくつかの実施形態では、受動デバイス１００をビルドアップパッケージ１２２に結合するいくつかの端子は、電力消費デバイス１２０からビルドアップパッケージ１２２までの直接的な通過経路（例えば、３次元通過経路）端子である。図２に示すように、ビルドアップパッケージ１２２は、パッケージ端子１２６までの経路１２４を備えてもよい。パッケージ端子１２６は、パッケージ９０をプリント配線基板（printed circuit board；ＰＣＢ）又は他のデバイスに結合するために使用されてもよい。
電力消費デバイス１２０は、例えば、ＳＯＣデバイスであってもよい。特定の実施形態では、受動デバイス１００は１つ以上の受動素子（例えば、受動構造又は受動デバイス）を備える。受動素子は、電力消費デバイスに提供される電圧を制御及び調整するために、電力消費デバイス１２０上の素子と組み合わせて使用されてもよい。
図３は、受動デバイス１００の一実施形態を示す。特定の実施形態では、受動デバイス１００はアレイ１０２を備える。アレイ１０２は、構造１０４（例えば、受動構造）の実質的に規則的なパターン（アレイ）を備えてもよい。例えば、図３に示すように、アレイ１０２は、タイル化されたパターンで配列された構造１０４を備える。ただし、構造１０４は、アレイ１０２を受動デバイス１００上に形成するために、任意の実質的に規則的なパターンで配列されてもよい。いくつかの実施形態では、構造１０４は、アレイ１０２を受動デバイス１００上に形成するために、菱形のパターンで配列される。
特定の実施形態では、構造１０４は、これに限定されないがコンデンサ（例えば、トレンチ又は他の形式の高密度コンデンサ）などの１つ以上の受動素子を含む、規則的な構造である。構造１０４は、スイッチなどの他の素子を備えてもよい。図４は、構造１０４の１つの可能な実施形態の実施例の拡大図である。図４に示すように、構造１０４は、コンデンサ１０６及び４個のスイッチ１０８を備えてもよい。端子１１０は、構造１０４内の素子（例えば、コンデンサ１０６及び／又はスイッチ１０８）を、別の構造又は別の半導体デバイスに結合するために使用されてもよい。いくつかの実施形態では、アレイ構造１０４の端子への接続は、局所的な対向するバンプ又はＴＳＶを介して、アレイ構造の真上又は真下にある、電力消費デバイス１２０の領域に直接結合される。
いくつかの実施形態では、構造１０４は、受動デバイス１００上の規則的なパターンの一部として提供され得るインダクタ又は双極デバイスなどの追加素子を備える。例えば、追加素子は、アレイ１０２全体で提供されてもよく、又はそれらは、アレイの一部（Ｉ／Ｏ外周リングに使用される、デバイス１０４を取り囲むリングなど）でのみ提供されてもよく、これは、そのような構造が、特定のサブ機能に対してのみ必要とされ、過大な領域を使用し得るためである。
いくつかの実施形態では、アレイ１０２は、アレイ構造１０４の特定の部分間に、他の低抵抗結合（例えば、電力供給レール）を備える。低抵抗結合は、受動デバイス１００内、又は、例えば、ＴＳＶ接続の両面的な性質によって、受動デバイスの裏側に結合され得る半導体デバイスパッケージ内の追加デバイス又は経路層内で提供されてもよい。低抵抗結合は、電力網の抵抗を低減し、受動デバイス１００のプログラミング容易性及び／又は使いやすさを改善しながら、電力消費デバイス１２０の経路層に対する影響を最小化するために使用されてもよい。電力を低抵抗結合上に移動することは、電力消費デバイスが効果的に、電力消費デバイスと受動デバイス１００との間の局所的な電圧領域を画定することを可能にし得る。
図５は、アレイ素子構造１０４’の別の可能な実施形態の実施例を示す。図６は、図５に示す構造１０４’に対する一般的な端子設置面を示す。図５に示すように、構造１０４’は、一般的な６個のスイッチの構成において、コンデンサ１０６及びスイッチ１０８を備えてもよい。構造１０４’は、電力接続に使用される４個の端子及びゲート制御に使用される４個の端子からなる、（図６に示す）８個の端子１１０を備えてもよい。端子１１０は、バンプ又はＴＳＶであってもよい。１つ以上の構造１０４’は、一般的なレイアウトで配列されてもよく、構造を使用する受動デバイスは、端子１１０を介して受動デバイスに結合された別の半導体デバイス（例えば、図１及び図２に示す電力消費デバイス１２０）を使用して、効果的に「プログラミング」されてもよい。このようにして、図３に示した受動デバイス１００の同じ設計を、異なる電力消費デバイス１２０を使用する異なる機能に対して使用することができる。
特定の実施形態では、図３に示した受動デバイス１００内のスイッチ（又は他の能動素子）の数は最小化される。例えば、受動デバイス１００は、コンデンサ（例えば、受動素子）のみを備えてもよく、又は受動デバイスは、コンデンサ及び数個のみのスイッチ若しくは電力供給レールを備えてもよい。コンデンサ及び数個のスイッチは、アレイの粒度が、受動デバイス１００を結合するために使用される端子（ＴＳＶ、バンプ、又は他の接続）の粒度と最もよく一致するまで、アレイの粒度を向上させるために、アレイ１０２の構造１０４内で結合されてもよい。
図７は、コンデンサ１０６及び端子１１０のみを有する受動デバイス構造１０４’’の一実施形態の別の実施例を示す。特定の実施形態では、構造１０４’’（及びアレイ１０２）は、正極端子１１０ＣＡＴと負極端子１１０ＡＮＯとの間の離隔距離が最大になるように配置（例えば、設計）されてもよい。正極端子１１０ＣＡＴ及び負極端子１１０ＡＮＯを、所与の電力接続密度の実現が可能な最大距離で離隔することは、コンデンサ１０６間の短絡の可能性を最小化し得る。いくつかの実施形態では、正極端子１１０ＣＡＴ及び負極端子１１０ＡＮＯを離隔することは、コンデンサ１０６間の短絡を実質的に防止する。端子間の整合不良は、構造において、アレイ内の特定のセルの開放故障（例えば、「ソフト」故障）又はアレイ内の２つのセル間の短絡を発生させ得る。ただし、開放故障は、閉ループ調整器内で補正され得るキャパシタンスのわずかな低下のみを発生させ得るのに対し、（端子間の距離が短すぎることによって発生する）短絡故障は、受動デバイス１００の歩留まり損失を発生させ得る。
図８は、（図７に示した）構造１０４’’と類似した構造を使用するアレイに対する端子設置面８００の一実施形態を示す。アレイ１０２’は、図８に示すように、２×２グリッドの端子１１０を含む９個の構造１０４’’’を備える。端子１１０は、例えば、ＴＳＶ又はバンプであってもよい。各構造１０４’’’は、通過経路（「ＲＴ」）リソース（例えば、３次元経路リソース）、水平トラック（「ＨＴ」）、又は垂直トラック（「ＶＴ」）のいずれかに対する端子に加えて、構造内のコンデンサのカソード（「ＣＡＴ」）及びアノード（「ＡＮＯ」）に対する端子を備える。
ＣＡＴ及びＡＮＯ端子は、端子間の短絡の可能性を低減するために、各構造１０４’’’の対向する角部に配置されてもよい。ＲＴ端子、ＨＴ端子、及びＶＴ端子は、ｘ方向及びｙ方向の両方において、アレイ１０２’内の構造１０４’’’間に交互に配置されてもよい。ＨＴ端子及びＶＴ端子は、電力レールとして使用され得る水平トラック及び／又は垂直トラックへの接続のために提供されてもよい。水平及び垂直トラックは、例えば、電力を１つ以上の構造に接続する機能を提供する、受動デバイス１００内の金属経路（レール）１１２を含んでもよい。低抵抗の水平トラック及び垂直トラックは、典型的にはコンデンサ接続ほど頻繁に必要とされないため、ＨＴ端子及びＶＴ端子は、より少ない数の構造内で提供されてもよい。アレイがｘ方向又はｙ方向に進むとき、アレイ１０２’内の影付きでない構造１０４’’’（例えば、中心の影付きの構造の外側にある構造）は、アレイの重なり合った領域であってもよい（例えば、アレイ１０２’がより大きいアレイを製造するためのベースアレイとして使用されるとき、領域は重なり合ってもよい）。
スイッチを含まない構造（構造１０４’’又は構造１０４’’’など）を受動デバイス１００内で使用することは、スイッチング素子又は他の能動素子が、主に（又は完全に）、半導体デバイスパッケージ（例えば、パッケージ９０）内の受動デバイスに結合された電力消費デバイス（例えば、図１又は図２に示された電力消費デバイス１２０）上に配置されることを可能にする。したがって、受動デバイス１００を形成するための処理技術は、より優れたコンデンサ（例えば、理想的なコンデンサにできる限り近いコンデンサ）及び／又はインダクタ若しくは低抵抗電力供給レールなどの他の受動素子を製造することに重点を置いてもよい。受動デバイスを他の能動素子（電圧調整器の構成要素など）と組み合わせて製造することではなく、受動デバイスを製造することに処理技術の重点を置くことは、改善された信頼性及び動作をパッケージ９０内のコンデンサに対して提供し得る。例えば、コンデンサは、より低い等価直列抵抗（equivalent series resistance；ＥＳＲ）を有してもよく、かつ／又は、それらのアノード又はカソード端子から接地までの、より低い寄生キャパシタンスを有してもよい。更に、スイッチは、典型的にスイッチを製造するための優れた技術を有する、電力消費デバイス１２０に主に移動される。いくつかの実施形態では、受動デバイス１００は、電力消費デバイス１２０と大幅に異なる処理を使用して開発されたスイッチ又は他の構成要素を備えてもよい。例えば、より高いコンダクタンスをサポートし、より高い電圧を許容するために、窒化ガリウム（Gallium Nitride；ＧａＮ）処理が使用されてもよい。受動デバイス１００に対するそのような処理の最適化は、電力消費デバイス１２０に対する処理の最適化とは独立して実行され得る。
電力消費デバイス１２０は、典型的かつ通常のＳＯＣデバイスの素子を備えてもよい。特定の実施形態では、電力消費デバイス１２０は、電力消費デバイスが、調整器間で精細な粒度を有する、異なる（例えば、別個の局所的な）電圧調整器を製造するために、受動デバイス上の素子（例えば、コンデンサ）に対して端子のグリッド（例えば、アレイ）を利用できるように、図１及び図２に示すように受動デバイス１００に結合される。異なる電圧調整器には、電力消費デバイス１２０上の構造又は素子（例えば、ＩＰブロックなどのブロック）のグループによって要求及び／又は直接許容されるものよりも高い入力電圧が提供されてもよい。異なる電圧調整器は、より高い入力電圧で動作してもよく、これは、電圧調整器を分離及び局所化することは、各電圧調整器が、所望の入力電圧を、その対応するブロック（例えば、選択されたブロック）に対して、パッケージ接続リソースを使用することなく直接提供することを可能にするためである。
対向するバンプ又はボールを端子として使用する実施形態（例えば、ＴＳＶは受動デバイス１００によって使用されない）では、高入力電圧が受動デバイスを通過することなく電力消費デバイス１２０に提供されることが必要になり得る（例えば、高入力電圧用の端子が、受動デバイスによって覆われた領域の外側に配置されなければならない）。例えば、図２に示す実施形態の場合、受動デバイス１００及び電力消費デバイス１２０を直接接続する端子１１０は、対向するバンプ又はボールであってもよく、したがって、受動デバイスの端部の外側にある端子（例えば、端子１１０Ｂ）が、高入力電圧用の端子として使用されてもよい。ただし、このような高入力電圧は、受動デバイス１００を含まないパッケージよりも低い電流で提供されてもよく、これは、受動デバイス１００及び電力消費デバイス１２０からの素子の組み合わせによって構築された異なる電圧調整器が、電圧を局所的に、電力消費デバイス１２０上のブロックに適合するレベルまで低減することを可能にするためである。電力＝電圧＊電流であるため、より高い（例えば、電力消費デバイス１２０上のブロックに使用される電圧よりも３倍から８倍高い）入力電圧を提供することは、電力消費デバイス内で同じ電力レベルを実現するために、より少ない電流を提供することを可能にし、したがって、電力及び接地をパッケージに提供するために、より少ない数の端子（例えば、バンプ又はボール）が使用されてもよい。
異なる電圧調整器は、以下に限定されないが、単一又は複数レベルのスイッチ式キャパシタコンバータ、バックコンバータ、又はハイブリッドコンバータ（例えば、バックコンバータ及びスイッチ式トキャパシタコンバータの両方の組み合わせ）を含む、異なる種類の電圧調整器として設計されてもよい。ハイブリッドコンバータ又はバックコンバータは、受動デバイス１００又は電力消費デバイス１２０のいずれかにおいてインダクタを使用することを必要とする場合がある。
電力消費デバイス１２０は、電力消費デバイス用の電圧調整器を製造するために必要な特性にアレイ（及び構造１０４’’又は構造１０４’’’などのアレイの構造のサブセット）を対応付けることによって、異なる局所化された電圧調整器を製造するために、アレイ（例えば、アレイ１０２’）を受動デバイス１００上で利用する。アレイは、受動デバイス１００上の構造又は素子と電力消費デバイス上のブロックとの間の接続を「プログラミング」又は決定するために、論理、接続性、又は電力消費デバイス１２０上の任意の構造を使用することによって、対応付けられてもよい。このため、電力消費デバイス１２０は、電力消費デバイス上の対応するブロックの要求に従って、各電圧調整器内で必要な特性（例えば、覆われて接続される領域、分圧比、動作周波数、フィードバック点、イネーブル制御など）を決定してもよい。
特定の実施形態では、電力消費デバイス１２０上の選択されたブロックと組み合わせて使用される、受動デバイス１００上の構造は、選択されたブロック上又はその付近の領域内に局所化される。例えば、選択されたブロックと組み合わせて使用される、受動デバイス１００上の構造は、受動デバイスが電力消費デバイス１２０に対して垂直に積層された場合、選択されたブロックの真下又は真上に位置してもよい。電力消費デバイス１２０上の選択されたブロックと組み合わせて使用される、受動デバイス１００上の構造を局所化することは、電圧調整器と、電圧調整器によって電力を提供される選択されたブロックとの間の距離を縮める（又は最小化する）。電圧調整器と選択されたブロックとの間の距離を縮めること、及び接続インピーダンス（３Ｄ接続の場合、選択されたブロック上の端子のアレイによって、その大部分が規定される）を低減することは、選択されたブロックによって経験される電圧のＩ＊Ｒ降下を低減又は最小化し、かつ選択されたブロックへの電力送達効率を改善し得る。距離が縮まると電圧降下も低減することができ、これは、供給される電圧の非常に高速かつ局所化されたフィードバック（例えば、電圧マージン要件を最小化し、かつフィードバック時間を短くする、高度に局所化されたフィードバック応答）を電圧調整ループ内で提供すること、ＴＳＶ又はバンプ接続を使用してより低い抵抗を提供すること、及びより高い電流、より低い電圧の（例えば、基板トレースがほとんど又は全く存在しない）経路に対してより短い距離を提供することによって実現される。更に、選択されたブロックに対する電圧のＩ＊Ｒ降下を低減することは、デバイスの最大動作周波数を増加させるか、又は最小動作電圧を低減することを可能にし得る。選択されたブロックに対する動作周波数又は動作電圧は、電力消費デバイス１２０内の経時的な影響を低減するために、能動的なフィードバック制御を使用して増加されてもよい。
特定の実施形態では、異なる電圧調整器を分離及び局所化することは、選択されたブロックに対する入力電圧を、所望の動作周波数のための最小動作点まで低減することを可能にする。したがって、別個のＤＶＦＳ（動的電圧及び周波数スケーリング）設定及び電力切断機能が、電力消費デバイス１２０内の他のブロックに影響を及ぼすことなく、個々のブロックに提供され得る。そのような場合、異なるＤＶＦＳ電圧領域内で動作するブロック間の接続には、レベルコンバータが必要になり得る。更に、異なる電圧調整器を使用することは、比較的高い電力のブロックが、速度を制限するクリティカルな経路を有し、かつＰＭＵから最も離れている場合があるブロックとは異なる電源電圧を利用することを可能にする。異なる電圧調整器を使用しない場合、高電力ブロック、及び速度を制限するクリティカルな経路を有するブロックは、電源を共有しなければならない場合があるため、高電力ブロックに提供される電圧は、速度を制限するクリティカルな経路を有するブロック内の性能を維持できる最小レベルにおいて維持される必要があり、したがって、同じクリティカルな経路を含まない場合がある高電力ブロックでは、電力が浪費される。高電力ブロックの電圧調整を、速度を制限するクリティカルな経路を有するブロックの電圧調整から分離することは、速度を制限するクリティカルな経路を有するブロックの性能に影響を及ぼすことなく、高電力ブロックに提供される電力を、その独自のクリティカルな経路に対して（例えば、電圧を低減することによって）最適化することを可能にする。動作モード又は他の条件によっては、異なるブロックは大幅に異なるクリティカルな経路及び電力消費を有する場合があり、そのようなブロック間で電源を共有することは、最適な電力消費という点において優れた考えではない。
いくつかの実施形態では、電力消費デバイス１２０内のブロックのサブ部分（例えば、ＣＰＵ又はＦＰＵ内のＡＬＵ又はＭＰＹなどの別個の機能）は、それらの独自の電圧調整器なしで動作することができる。例えば、電力消費デバイス１２０は、受動デバイス１００を使用する、局所化された異なる電圧調整器を、電力消費デバイス内のブロックのサブ部分に対して画定してもよい。サブ部分に対する電圧調整を分離及び局所化することは、異なるサブ部分によって制御される機能ごとに電圧を最適化することを可能にする。したがって、所望の動作周波数では、電力消費が更に最小化され得る。そのような電圧のクリティカルな経路の最適化（例えば、サブ部分の機能に基づく最適化）は、例えば、照合経路、ルックアップテーブル、経路上の検出器としての早め／遅めの冗長なフロップ、又は他の同様の方法を使用して実行されてもよい。
いくつかの実施形態では、異なる電圧調整器のうちの１つ以上又は調整器の特定のサブ構成要素は、低電力漏洩を防止するための電力ゲーティングデバイスとして動作し、電力消費デバイス上の漏洩を低減するために使用される既存の電力ゲーティングデバイスを実質的に置き換える。例えば、電力消費デバイス１２０上の選択されたブロックの電源が切断された場合に、異なる電圧調整器内の１つ以上のスイッチ（例えば、電圧調整器のスイッチ式キャパシタの実装）がオフにされてもよい。スイッチをオフにすることは、現在電力消費デバイス１２０内に含まれている追加の電力ゲーティングデバイスを必要とすることなく、能動ブロック内の漏洩を低減し得る。
いくつかの実施形態では、隣接する異なる電圧調整器は、電力消費デバイス１２０のブロックの要求に従って、受動デバイス１００上のリソースを共有できる。例えば、電力消費デバイス１２０上の特定の機能は、同時に動作しないことが知られている。そのような実施形態では、行又は列の接続を連続して、共有デバイスを、例えば、行又は列内の共通レールへのスイッチを介して含めることによって、受動デバイス１２０上の構造又は素子の一部（例えば、受動デバイス上のコンデンサ又はタイル）が、１つの異なる電圧調整器又は別の異なる電圧調整器に代替的に割り当てられてもよい。
特定の実施形態では、受動デバイス１００は、汎用的である、構造の規則的なアレイを含む（例えば、受動デバイスは電力消費構造の２つ以上の異なる設計で使用されてもよい）。汎用受動デバイスを使用して製造された、異なる電圧調整器の特性は、汎用受動デバイスに結合された電力消費デバイスによって制御されてもよい。例えば、電圧調整器の粒度の選択肢（例えば、局所化パターン）、制御、及び駆動回路が、電力消費デバイス上に配置されてもよい。したがって、汎用受動デバイスは、いくつかの異なる電力消費デバイスと共に、又はいくつかの異なる世代の類似した電力消費デバイスに対して、汎用受動デバイスの設計を修正することなく使用されてもよい。例えば、図８に示す設置面８００は、多くの異なる電力消費デバイス（異なる製造業者からの電力消費デバイスも含む）と共に使用される汎用受動デバイスを製造するために使用されてもよく、かつ／又は汎用受動デバイスは、異なる製造業者によって、汎用受動デバイスの接続に関する同じ汎用的な仕様又は「設置面」に従って製造されてもよい。汎用受動デバイスは、いくつかのプラットフォーム及び／又は複数世代のデバイスに対して使用できる商品として製造され得るため、汎用受動デバイスの設計を提供することは、汎用受動デバイスの設計及び／又は製造を最適化すること、及び汎用受動デバイスを製造するためのコストを低減することを可能にする。
いくつかの実施形態では、半導体デバイスパッケージは、受動デバイス１００及び電力消費デバイス１２０に加えて、１つ以上の追加デバイスを備える。例えば、半導体デバイスパッケージは、受動デバイス１００及び電力消費デバイス１２０に加えて、メモリデバイス（例えば、高速又は低電力ＤＲＡＭコアなどのＤＲＡＭデバイス）を備えてもよい。図９は、受動デバイス１００、電力消費デバイス１２０、及びメモリデバイス２５０を有するパッケージ２００の一実施形態の側面図である。パッケージ２００は、上部ビルドアップパッケージ１２２Ａ及び下部ビルドアップパッケージ１２２Ｂを備えてもよい。
メモリデバイス２５０は上部パッケージ１２２Ａに結合されてもよいが、受動デバイス１００及び電力消費デバイス１２０は互いに結合され、上部パッケージと下部パッケージ１２２Ｂとの間に挟まれる。特定の実施形態では、受動デバイス１００及び電力消費デバイス１２０は、上部パッケージ１２２Ａの凹部内に位置する。図９に示すように、受動デバイス１００及び電力消費デバイス１２０は、ほぼ同じサイズであってもよい。したがって、受動デバイス１００は、下部パッケージ１２２Ｂと電力消費デバイス１２０との間の汎用Ｉ／Ｏ接続を提供する通過経路端子（例えば、ＴＳＶ）を備えてもよい。いくつかの実施形態では、受動デバイス１００は電力消費デバイス１２０よりも小さく、かつ接続は、前に説明したように、受動デバイス１００が重なる領域の外側において、電力消費デバイスに提供される。
いくつかの実施形態では、受動デバイス１００は、受動デバイスのアレイに加えて、１つ以上の他の構造を受動デバイス内に備える。例えば、受動デバイス１００は、メモリデバイス２５０などの構造又は他の構造を備えてもよい。図１０は、受動デバイス１００内に組み込まれたメモリデバイス２５０を有するパッケージ９０’の一実施形態の側面図である。図１１は、受動デバイス１００内に組み込まれたメモリデバイス２５０を有するパッケージ２００’の一実施形態の側面図である。受動素子（例えば、コンデンサ）は、メモリデバイス２５０を形成するために使用される処理中に製造されてもよい。いくつかの実施形態では、メモリデバイス２５０を形成するための処理は、受動素子を形成することを含むように、わずかに修正される。
受動デバイス１００は、図１０及び図１１に示すように、電力消費デバイス１２０の比較的近くに配置されるため、受動デバイスは電力消費デバイスとの高い接続性を有する。したがって、受動デバイス１００は、本明細書で説明される対向型バンプ接続又は他のパッケージング接続を使用する、受動デバイス（例えば、メモリデバイス２５０）内の他の構造に対して、高帯域幅かつ低電力の接続を提供し得る。図１０及び図１１に示すパッケージ９０’及びパッケージ２００’の実施形態は、受動デバイス１００内にメモリデバイス２５０を有するため、そのような実施形態は、高帯域幅及び低電力メモリ接続の両方をメモリデバイスと電力消費デバイス１２０との間に提供し、受動デバイスに対しては、受動デバイスが、本明細書で説明される様々な異なる調整器構造（例えば、異なる電圧調整器）へと組み合わされた場合に、フィルタリング又は電力調整を提供し得る。
いくつかの実施形態では、調整器構造全体が受動デバイス１００内に含まれる。他の実施形態では、調整器構造は電力消費デバイス１２０上に配置される。特定の実施形態では、図１０に示すように、受動デバイス１００（及びメモリデバイス２５０）は電力消費デバイス１２０よりも小さい。いくつかの実施形態では、受動デバイス１００は実質的に、電力消費デバイス１２０よりも小さい。受動デバイス１００が電力消費デバイス１２０よりも小さい場合、電力消費デバイスのバンプ領域の一部は、Ｉ／Ｏ又は他の電力送達接続に利用できる。いくつかの実施形態では、図１１に示すように、受動デバイス１００（メモリデバイス２５０を有する）は、実質的に電力消費デバイス１２０と類似したサイズを有する。
図１２は、ＴＳＶを含む受動デバイス１００、電力消費デバイス１２０、及びメモリデバイス２５０を有するパッケージ２００’’の一実施形態の側面図である。パッケージ２００’’は、ビルドアップパッケージ１２２と電力消費デバイス１２０との間に挟まれた、受動デバイス１００及びメモリデバイス２５０を備えてもよい。受動デバイス１００は、電力消費デバイス１２０とメモリデバイス２５０との間の接続を提供するための通過経路端子を備えてもよい。いくつかの実施形態では、受動デバイス１００は、電力消費デバイスとビルドアップパッケージ１２２との間の直接的な汎用Ｉ／Ｏ接続を可能にするために、電力消費デバイス１２０からずらされる。いくつかの実施形態では、ビルドアップパッケージ１２２は、受動デバイス１００内を通過しない、電力消費デバイス１２０とメモリデバイス２５０との間の接続のための経路を備えてもよい。いくつかの実施形態では、ＴＳＶは、受動デバイス１００、又は代替として、電力消費デバイス１２０、又は両方のデバイス内に組み込まれる。いくつかの実施形態では、メモリデバイス２５０及び受動デバイス１００の機能は、単一のダイ上で提供されるように組み合わされる。これは特に、メモリデバイスが、高密度コンデンサアレイを基本的な処理の一部として含むＤＲＡＭである場合に役立つことがある。ダイ機能の他の組み合わせも可能であり、それらは当業者には明らかとなるであろう。
いくつかの実施形態では、システム内の異なるデバイスからＴＳＶを排除し、それによってコストを低減するために、ビルドアップ材料の使用、スタガリング、及び対向型接続などの標準的なパッケージ技術がシステム要件と組み合わされ、当業者によって適用されてもよい。
本発明の種々の態様の更なる変更及び代替実施形態は、この説明を参照することにより、当業者には明らかになるであろう。したがって、この説明は単なる例示とみなすべきであり、その目的は、本発明の一般的な実施方法を当業者に教示することである。本明細書に図示及び説明されている本発明の形態は、現時点で好適な実施形態として解釈すべきであることを理解されたい。本明細書に例示及び説明されている要素及び材料は、他のものに置き換えることができ、部品及び工程は相互に入れ替えることができ、本発明の一部の特徴は単独で利用することができる。これら全てのことは、本発明のこの説明から利益を得た当業者には明らかになるであろう。本明細書で説明されている要素は、以下の請求項で説明されている本発明の趣旨及び範囲から逸脱することなく変更することができる。

Claims (20)

  1. 半導体デバイスであって、
    半導体基板と、
    前記半導体基板の表面上にアレイ内に形成された複数の受動構造であって、前記受動構造は前記半導体基板上に形成された１つ以上の受動素子を含み、前記受動素子のうちの少なくとも１つはコンデンサであり、前記アレイは前記半導体基板の前記表面上のｘ及びｙ方向の規則的なアレイを含み、前記ｘ及びｙ方向の規則的なアレイは、前記ｘ方向に配列された少なくとも２つのコンデンサ及び前記ｙ方向に配列された少なくとも２つのコンデンサを含む、受動構造と、
    前記受動構造のアレイを少なくとも１つの追加の半導体デバイスに結合するための、前記半導体基板の前記表面上の複数の端子と、
    を備え、
    前記アレイは前記受動構造のタイル化されたパターンを備え、各タイルは当該タイル内の前記受動素子に別個に関連付けられた前記半導体基板の前記表面上の前記複数の端子のうちの少なくとも２つを含み、当該タイル内の前記受動素子に別個に関連付けられた第１の端子は当該タイル内の前記受動素子のためのアノードを含み、当該タイル内の前記受動素子に個別に関連付けられた第２の端子は前記受動素子のためのカソードを含む、デバイス。
  2. 前記アレイ内の前記受動構造のうちの２つ以上は互いに結合される、請求項１に記載のデバイス。
  3. 前記半導体基板上に形成された１つ以上のスイッチを更に備える、請求項１に記載のデバイス。
  4. 前記端子は、前記受動素子間の短絡を防止するための最小距離で離間される、請求項１に記載のデバイス。
  5. 前記複数の端子のうちの少なくとも１つはシリコン貫通電極（ＴＳＶ）を含む、請求項１に記載のデバイス。
  6. 前記半導体基板上に形成されたメモリデバイスを更に備える、請求項１に記載のデバイス。
  7. 前記複数の端子は、前記受動構造を少なくとも２つの追加の半導体デバイスに結合することを可能にする、請求項１に記載のデバイス。
  8. 前記端子のうちの少なくともいくつかは、ビルドアップパッケージを含む追加の半導体基板に結合されるように構成される、請求項１に記載のデバイス。
  9. 前記受動素子のための前記アノード及び前記カソードは前記タイルの対抗する角部に位置する、請求項１に記載のデバイス。
  10. 第１の半導体デバイスであって、
    第１の半導体基板、
    前記半導体基板の表面上にアレイ内に形成された複数の受動構造であって、前記受動構造は前記第１の半導体基板上に形成された１つ以上の受動素子を含み、前記受動素子のうちの少なくとも１つはコンデンサであり、前記アレイは前記半導体基板の前記表面上のｘ及びｙ方向の規則的なアレイを含み、前記ｘ及びｙ方向の規則的なアレイは、前記ｘ方向に配列された少なくとも２つのコンデンサ及び前記ｙ方向に配列された少なくとも２つのコンデンサとを含む、複数の受動構造、
    前記第１の半導体基板の第１の側の１つ以上の第１の端子、及び
    前記第１の半導体基板の第２の側の１つ以上の第２の端子、
    を含む、第１の半導体デバイスであって、前記アレイは前記受動構造のタイル化されたパターンを備え、各タイルは当該タイル内の前記受動素子に別個に関連付けられた前記半導体基板の前記第１の側の前記第１の端子のうちの少なくとも２つを含み、当該タイル内の前記受動素子に別個に関連付けられた第１の端子は当該タイル内の前記受動素子のためのアノードを含み、当該タイル内の前記受動素子に個別に関連付けられた第２の端子は前記受動素子のためのカソードを含む、第１の半導体デバイスと、
    前記第１の端子のうちの１つ以上を使用して前記第１の半導体デバイスに結合された第２の半導体デバイスであって、
    第２の半導体基板、及び
    前記第２の半導体基板上に形成された１つ以上の電流消費素子、
    を含む、第２の半導体デバイスと、
    前記第１の半導体デバイス及び前記第２の半導体デバイスに結合された第３の半導体基板であって、前記第３の半導体基板は前記第２の端子のうちの１つ以上を使用して前記第１の半導体デバイスに直接結合され、前記第３の半導体基板は１つ以上の第３の端子を使用して前記第２の半導体デバイスに直接結合される、第３の半導体基板と、
    を備える半導体デバイスパッケージ。
  11. 前記受動素子のための前記アノード及び前記カソードは前記タイルの対抗する角部に位置する、請求項１０に記載のパッケージ。
  12. 前記第２の半導体デバイスはシステムオンチップ（ＳＯＣ）デバイス上のシステムを含む、請求項１０に記載のパッケージ。
  13. 前記受動素子のうちの２つ以上は互いに結合される、請求項１０に記載のパッケージ。
  14. 前記第２の半導体基板上に形成された１つ以上のスイッチを更に備える、請求項１０に記載のパッケージ。
  15. 前記第１の半導体デバイスは、前記第１の半導体基板上の金属経路を含み、前記金属経路は、前記第１の半導体デバイスが前記第２の半導体デバイスに結合される場合に電力レールとして使用される、請求項１０に記載のパッケージ。
  16. 前記第１の半導体デバイス及び前記第２の半導体デバイスは、前記第２の半導体デバイスが前記受動素子及び前記電流消費素子の１つ以上の動作特性を規定するように結合される、請求項１０に記載のパッケージ。
  17. 前記第３の半導体基板はビルドアップパッケージを含み、前記第３の端子は前記ビルドアップパッケージと前記第２の半導体基板との間に配置される端子を含む、請求項１０に記載のパッケージ。
  18. 前記第３の端子は、前記第１の半導体基板を通過する通過経路端子を含む、請求項１０に記載のパッケージ。
  19. 第１の端子のセットは、前記第１の半導体基板上の受動素子のブロックを、前記受動素子のブロックに直接面する、前記第２の半導体基板上の電流消費素子のブロックに直接結合する、請求項１０に記載のパッケージ。
  20. 前記受動素子のブロックと前記電流消費素子のブロックとの間の前記直接結合は、局所化された電圧調整器を形成する、請求項１９に記載のパッケージ。
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