DE102017129611B4 - Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten - Google Patents

Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten Download PDF

Info

Publication number
DE102017129611B4
DE102017129611B4 DE102017129611.5A DE102017129611A DE102017129611B4 DE 102017129611 B4 DE102017129611 B4 DE 102017129611B4 DE 102017129611 A DE102017129611 A DE 102017129611A DE 102017129611 B4 DE102017129611 B4 DE 102017129611B4
Authority
DE
Germany
Prior art keywords
chip component
recess
substrate
buried
contact pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102017129611.5A
Other languages
English (en)
Other versions
DE102017129611A1 (de
Inventor
Shook Foong Jessica Ho
See Jin Desmond Hoo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RF360 Europe GmbH
Original Assignee
RF360 Europe GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RF360 Europe GmbH filed Critical RF360 Europe GmbH
Priority to DE102017129611.5A priority Critical patent/DE102017129611B4/de
Priority to US16/772,301 priority patent/US20210082876A1/en
Priority to PCT/EP2018/081804 priority patent/WO2019115171A1/en
Priority to CN201880079383.2A priority patent/CN111433911A/zh
Publication of DE102017129611A1 publication Critical patent/DE102017129611A1/de
Application granted granted Critical
Publication of DE102017129611B4 publication Critical patent/DE102017129611B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0566—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers
    • H03H9/0571—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers including bulk acoustic wave [BAW] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0566—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers
    • H03H9/0576—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers including surface acoustic wave [SAW] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

Elektrische Vorrichtung, die Folgendes umfasst:- ein Substrat (SU) aus einem Mehrlagen-Trägermaterial, das eine Verdrahtungslage umfasst- eine Ausnehmung (RC) in der oberen Oberfläche des Substrats- eine vergrabene Chipkomponente (BC), die an der unteren Oberfläche der Ausnehmung (RC) auf untere Kontaktpads montiert ist- eine obere Chipkomponente (TC), die auf obere Kontaktpads an der oberen Oberfläche des Substrats montiert ist, um die Ausnehmung (RC) und die vergrabene Chipkomponente (BC) mindestens in gewissem Ausmaß zu überdecken- Vorrichtungspads (PD), die an der unteren Oberfläche des Substrats angeordnet und elektrisch mittels vertikaler Vias mit einer oder beiden Chipkomponenten (BC, TC) und der Verdrahtungslage verschaltet sind- auf die obere Oberfläche der oberen Chipkomponente (TC) und die angrenzende freie Oberfläche des Substrats (SU) ist eine eine Kunststofffolie umfassende Schutzlage (PL) auflaminiert, die zur oberen Oberfläche hin mit der Ausnehmung (RC) abdichtet, so dass die oberen und die vergrabenen Chipkomponenten in einem abgedichteten Hohlraum zwischen der Schutzlage (PL) und dem Substrat (SU) eingeschlossen sind- über der gesamten oberen Oberfläche der Schutzlage (PL) ist eine Vergussmasse (MO) aufgebracht.

Description

  • Elektronische Bauelemente und dieselben umfassende Einrichtungen unterlaufen kontinuierlichen Miniaturisierungstrends. Darüber hinaus weisen kleinere elektronische Bauelemente kleinere Abmessungen, weniger Leistungsaufnahme und ähnliche oder bessere Leistungsfähigkeit gegenüber größeren Bauelementen auf.
  • 3-D-Integration ist ein weiterer Weg zum Schrumpfen der Grundfläche von elektronischen Bauelementen und zum Einsparen von Fläche auf der entsprechenden PCB, auf der das Bauelement montiert ist. In bekannten Lösungen können zwei oder mehr Chips von elektronischen Bauelementen übereinandergestapelt sein. Die gestapelten Chips können in direktem mechanischen Kontakt stehen oder können Distanzstücke und/oder isolierende Zwischenlagen benötigen. Herstellen und Handhaben von solchen gestapelten Bauelementen erfordert verstärkte Bemühungen und kann möglicherweise Probleme verursachen und kann eine verringerte mechanische Stabilität und elektrische Verbindungen aufweisen, die weniger stabil und somit weniger zuverlässig sind. Ferner kann die Höhe der Gesamtanordnung zu groß sein.
  • Aus der veröffentlichen japanischen Patentanmeldung JP 2013-041921 A ist eine Vorrichtung bekannt, bei der zwei Chipkomponenten übereinander in einer gestuften Ausnehmung eines Substrats angeordnet sind und bei der die Ausnehmung mit einem Deckel verschlossen ist.
  • Aus der DE 10 2014 106 220 A1 ist eine Vorrichtung mit zwei Chips bekannt, von denen einer in einem Hohlraum eines Substrats und der andere auf oder in einem Deckel des Hohlraumgehäuses angeordnet ist.
  • Aus der US 2003/0122223 A1 ist eine Vorrichtung bekannt, bei der zwei Halbleiterkomponenten in einer Ausnehmung eines Substrats angeordnet und mit einer Vergussmasse vergossen sind.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine elektrische Vorrichtung bereitzustellen, die es ermöglicht, Platz zu sparen, wodurch das Problem des Stapelns vermieden wird.
  • Diese und andere Aufgaben werden durch eine elektrische Vorrichtung nach Anspruch 1 erfüllt. Detailliertere und ausgefeilte Merkmale werden in abhängigen Unteransprüchen angegeben.
  • Eine elektrische Vorrichtung wird bereitgestellt, die ein Substrat als einen Träger und mindestens zwei darauf montierte Chipkomponenten umfasst. In der oberen Oberfläche des Substrats ist eine Ausnehmung ausgebildet. Eine erste Chipkomponente ist an der unteren Oberfläche der Ausnehmung montiert, bezeichnet als vergrabene Chipkomponente. Eine obere Chipkomponente ist an der oberen Oberfläche des Substrats montiert, um die Ausnehmung und die vergrabene Chipkomponente mindestens in gewissem Ausmaß abzudecken.
  • Vorrichtungspads sind an der unteren Oberfläche des Substrats angeordnet. Jedes von diesen ist elektrisch über vertikale Vias mit einer oder beiden der Chipkomponenten sowie mit einer im Substrat vorgesehenen Verdrahtungslage verschaltet. Auf die obere Oberfläche der oberen Chipkomponente und die angrenzende freie Oberfläche des Substrats ist eine eine Kunststofffolie umfassende Schutzlage auflaminiert, die zur oberen Oberfläche hin mit der Ausnehmung abdichtet, so dass die oberen und die vergrabenen Chipkomponenten in einem abgedichteten Hohlraum zwischen der Schutzlage und dem Substrat eingeschlossen sind. Über der gesamten oberen Oberfläche der Schutzlage ist eine Vergussmasse aufgebracht
  • Eine solche Vorrichtung stellt eine 3-D-Integration durch Anordnen von zwei Chipkomponenten zumindest in gewissem Ausmaß übereinander bereit. Bei einer bevorzugten Ausführungsform entspricht die erforderliche Chipfläche der Vorrichtung der Fläche der größeren Chipkomponente, die die obere Chipkomponente sein kann. Die untere Chipkomponente ist an der unteren Oberfläche der Ausnehmung montiert. Die obere Komponente ist an der oberen Oberfläche des Substrats montiert. Dies bedeutet, dass kein direkter Kontakt zwischen den zwei Chipkomponenten erforderlich ist, und somit vermieden werden kann.
  • Die Vorrichtung erfordert eine verringerte Oberflächenfläche gemäß dem Überlappen der vergrabenen Chipkomponente und der oberen Chipkomponente. Die mechanische Stabilität der Vorrichtung ist durch die Ausnehmung nur vernachlässigbar verringert. Da allerdings die Ausnehmung nur eine obere Öffnung aufweist, garantieren die verbliebenen Substratteile genügend Stabilität. Darüber hinaus liefert die obere Chipkomponente durch Überbrücken der Ausnehmung zusätzliche mechanische Stabilität. Vorteilhafterweise ist diese „Brücke“ an der oberen Oberfläche des Substrats an gegenüberliegenden Seiten der Ausnehmung verankert.
  • Das Substrat kann unter einer PCB, einer aus Keramik oder Laminat oder irgendetwas Ähnlichem hergestellten mehrlagigen Platine ausgewählt sein. Das Substrat umfasst mindestens eine Verdrahtungslage, die elektrisch mit den Chipkomponenten und den Vorrichtungspads verschaltet ist. Die Verdrahtungslage(n) ist/sind innerhalb des Substrats angeordnet. Verschiedene Verdrahtungslagen müssen durch eine isolierende Zwischenlage, das heißt eine Lage des Substratmaterials, separiert werden. Zwei oder mehr Verdrahtungslagen können durch Vias verschaltet werden. Ferner muss/müssen die Verdrahtungslage(n) mit den Vorrichtungspads verbunden werden, um Anschlüsse für elektrische Kontaktierung der Vorrichtung mit einer externen Schaltungsanordnung bereitzustellen.
  • Elektrische Verschaltungen der oberen Chipkomponente mit den oberen Kontaktpads und der vergrabenen Chipkomponente mit den unteren Kontaktpads und folglich zum Verbinden dieser mit der Verdrahtungslage werden durch SMT-Verschaltungen, Lothügel (Bumps), Stifthügel, Kupfersäulen, elektrisch leitenden Klebstoff usw. vorgenommen.
  • Die Chipkomponenten können passive oder aktive elektrische Vorrichtungen umfassen. Eine der Chipkomponenten kann ein IC sein. Allerdings ist es vorteilhaft, wenn mindestens die vergrabene Chipkomponente eine MEMS- oder SAW/BAW-Komponente ist, wegen des verbesserten Schutzes davon innerhalb der Ausnehmung, die durch die obere Chipkomponente abgedeckt ist. Selbst wenn sie kein MEMS- oder SAW/BAW-Bauelement ist, kann die Chipkomponente, die gegenüber mechanischen Spannungen empfindlicher ist, als die vergrabene Chipkomponente montiert werden, um besser geschützt zu sein.
  • Zusätzlich oder als eine alternative Ausführungsform kann die obere Chipkomponente eine MEMS- oder SAW/BAW-Komponente sein, die vorteilhaft durch Flip-Chip-Technologie montiert wird. Die Ausnehmung unter der oberen Chipkomponente stellt einen Hohlraum für die MEMS-Strukturen bereit, um ungestörten Betrieb davon zu ermöglichen, einschließlich Bewegung von Strukturen oder Vibrationen.
  • Die Chipkomponenten können unabhängig eine Akustikwellenkomponente umfassen, wie ein SAW- oder ein BAW-Bauelement und können zumindest Teil einer HF-Filtervorrichtung sein, wie sie beispielsweise in drahtlosen Anwendungen verwendet wird.
  • Die zwei Chipkomponenten können von derselben Art sein, können sich aber auch unterscheiden.
  • Die Vorrichtung ist nicht nur auf zwei Chipkomponenten beschränkt. Beide der oberen und der vergrabenen Chipkomponenten können mindestens eine zweite Chipkomponente umfassen, die auf die gleiche Weise an die jeweilige erste Chipkomponente angrenzend angeordnet und montiert ist. Wenn die Anzahl von mindestens einer der Chipkomponenten vervielfacht wird, muss die obere Chipkomponente nicht mehr die größere Chipfläche aufweisen. Nur eine Abmessung der oberen Chipkomponente muss den Durchmesser der Ausnehmung überspannen. Zwei oder mehr dieser oberen Chipkomponenten können gemeinsam die Ausnehmung abdecken. Die Ausnehmung kann durch die mindestens eine obere Chipkomponente vollständig geschlossen werden. Falls mindestens die längere Abmessung der oberen Chipkomponente senkrecht zu der längsten Abmessung der Ausnehmung ausgerichtet ist, sind keine Beschränkungen von Größe oder Größenrelation mehr vorhanden. Zwei oder mehr vergrabene Chipkomponenten können angrenzend in der Ausnehmung angeordnet werden und die Ausnehmung kann von oben durch nur eine einzige obere Chipkomponente verschlossen werden, die eine größere Fläche als die Querschnittsfläche der Ausnehmung aufweist.
  • Es wird eine Schutzlage aufgebracht, um die obere Oberfläche der einen oder der mehreren oberen Chipkomponenten vollständig sowie mindestens eine, die oberen Chipkomponenten umgebende Randfläche der oberen Oberfläche des Substrats zu überdecken. Dadurch dichtet die Schutzlage gegen die obere Oberfläche am Rande ab. Dadurch sind die Ausnehmung und die vergrabenen Chipkomponenten in einem abgedichteten Hohlraum zwischen der Schutzlage und dem Substrat eingeschlossen. Die Schutzlage kann lediglich den Zweck haben, den Hohlraum mechanisch von weiterem oben auf der Schutzlage abzuscheidenden Packmaterial frei zu halten.
  • Bei einer Ausführungsform wird oben auf der Schutzlage eine Vergussmasse aufgebracht, um einen hohen mechanischen und einen hermetischen Schutz der Vorrichtung bereitzustellen. Es kann Spritzgießen oder ein beliebiges anderes geeignetes Aufbringungsverfahren wie Dosieren, Gießen, Aufrollen eines Films oder Laminieren verwendet werden.
  • Gemäß einer Ausführungsform umfasst die Schutzlage eine laminierte Folie, ausgewählt aus einem Kunststofffilm oder aus einem Kunststofffilm, der mit einem anorganischen Material beschichtet ist, wie etwa einer Keramiklage oder einer Metalllage. Es ist von Vorteil, wenn der Kunststofffilm in einem B-Zustand auf die Oberfläche aufgebracht wird, in welcher er weiter thermoplastische Eigenschaften aufweist. Abschließend kann der Kunststoff in einem Wärmeschritt ausgehärtet werden.
  • Die mindestens eine obere Chipkomponente ist auf obere Kontaktpads montiert, die auf der oberen Oberfläche nahe und entlang den Kanten der Ausnehmung angeordnet sind. Die mindestens eine vergrabene Chipkomponente ist auf untere Kontaktpads montiert, die auf der unteren Oberfläche der Ausnehmung angeordnet sind. Elektrische Verschaltungen der oberen Chipkomponente mit den oberen Kontaktpads und der vergrabenen Chipkomponente mit den unteren Kontaktpads werden durch SMT-Verschaltungen, Lothügel, Stifthügel, Kupfersäulen, elektrisch leitenden Klebstoff usw. vorgenommen.
  • Bevorzugt werden die Höhe der Ausnehmung plus die Höhe der Verschaltungen so ausgewählt, dass ein Spalt zwischen der oberen Oberfläche der vergrabenen Chipkomponente und der unteren Oberfläche der oberen Chipkomponente darüber belassen wird. Dieser Spalt garantiert freien Betrieb der vergrabenen und/oder der oberen Chipkomponente, die eine MEMS- Komponente sein kann oder eine Komponente, die mit Akustikwellen arbeitet.
  • Im Folgenden wird die Erfindung unter Bezugnahme auf spezifizierte Ausführungsformen und die begleitenden Figuren ausführlicher beschrieben. Die Figuren sind nur schematisch und nicht maßstabsgetreu gezeichnet. Somit können manche Details für ein besseres Verständnis in vergrößerter Form dargestellt sein.
    • 1 zeigt eine Vorrichtung gemäß einer ersten Ausführungsform der Erfindung in einer Querschnittsansicht.
    • 2 zeigt die Vorrichtung von 1 in einer Draufsicht.
    • 3 zeigt eine zweite Ausführungsform in einer Draufsicht.
    • 4 zeigt eine dritte Ausführungsform in einer Draufsicht.
    • 5 zeigt ein Blockdiagramm einer als ein Duplexer realisierten Vorrichtung.
  • Eine Querschnittsansicht einer Vorrichtung gemäß einer ersten Ausführungsform der Erfindung ist in 1 gezeigt. In der oberen Oberfläche eines aus einem Mehrlagen-Trägermaterial, wie etwa einem Laminat, ausgebildeten Substrats SU ist eine Ausnehmung RC ausgebildet. Auf der ebenen unteren Oberfläche der Ausnehmung sind Kontaktpads ausgebildet. Auf der oberen Oberfläche des Substrats SU nahe der Kante der Ausnehmung RC sind Kontaktpads ausgebildet. Alle Kontaktpads sind elektrisch mit und/oder durch eine/r Verdrahtungslage innerhalb des Hauptkörpers des Substrats SU (aus Klarheitsgründen nicht gezeigt) verschaltet. Auf der äußeren unteren Oberfläche des Substrats gibt es Pads zum Kontaktieren der Vorrichtung mit einer externen Schaltungsanordnung. Pads PD, Verdrahtungslage und Kontaktpads sind vertikal durch (in der Figur nicht gezeigte) Vias verschaltet.
  • Eine untere Chipkomponente BC, die beispielsweise eine SAW-Komponente, wie etwa ein Filter sein kann, ist durch erste Verschaltungen INB , üblicherweise über eine Hügelverbindung, an den unteren Kontaktpads montiert. Die ersten Verschaltungen INB können Stifthügel oder Lothügel sein. Eine obere Chipkomponente TC, die beispielsweise ein BAW-Filter sein kann, ist durch zweite Verschaltungen INT , welche eine Lothügelverbindung INT sein kann, auf die oberen Kontaktpads montiert. Die Höhe hRC der Ausnehmung RC und die Höhe der zweiten Verschaltungen INT addieren sich zu einem Wert, der als größer gewählt ist als die Höhe der unteren Chipkomponente BC plus die ersten Verschaltungen INB . Somit verbleibt ein Spalt zwischen der unteren Chipkomponente BC und der oberen Chipkomponente TC.
  • Eine Schutzlage PL wird auf die obere Oberfläche der oberen Chipkomponente TC und die angrenzende freie Oberfläche des Substrats SU auflaminiert, wo sie eine Dichtung entlang der Umfangslinie der oberen Chipkomponente TC bildet. Die Schutzlage PL ist eine Kunststofffolie, die in ihrem B-Stadium aufgebracht und nach der Laminierung ausgehärtet wird.
  • Über der gesamten oberen Oberfläche der Schutzlage PL wird eine Vergussmasse MO aufgebracht. Die Vergussmasse stellt eine ebene obere Oberfläche bereit und schützt die Vorrichtung ferner mechanisch und/oder hermetisch.
  • 2 ist eine Draufsicht auf die Vorrichtung von 1. Das Substrat SU und die Ausnehmung RC darin sind durch eine stärkere Linie dargestellt. Die obere Chipkomponente TC deckt die Ausnehmung plus einem Rand des Substrats um die Ausnehmung RC vollständig ab. Erste Verschaltungen INT befinden sich in der Randfläche, um die obere Chipkomponente TC mit den oberen Kontaktpads zu verschalten. Die untere Chipkomponente BC passt mit zumindest einer kleinen Toleranz in die Ausnehmung TC und kontaktiert die unteren Kontaktpads über erste Verschaltungen INB . Das Laminat (Schutzlage PL) und die Vergussmasse MO stimmen flächenmäßig mit dem Substrat überein.
  • 3 ist eine Draufsicht auf eine Vorrichtung gemäß einer zweiten Ausführungsform. Hier ist eine untere Chipkomponente innerhalb der Ausnehmung RC angeordnet und montiert. Zwei obere Chipkomponenten TC1, TC2 sind aneinander angrenzend angeordnet und montiert, um gemeinsam die gesamte Fläche der Ausnehmung plus einem Rand der oberen Oberfläche des Substrats SU abzudecken. Jede der zwei oberen Chipkomponenten TC1, TC2 überbrückt die Ausnehmung RC. Die zwei oberen Chipkomponenten TC1, TC2 können dieselbe oder eine unterschiedliche Größe aufweisen.
  • 4 ist eine Draufsicht auf eine Vorrichtung gemäß einer dritten Ausführungsform. Hier sind zwei untere Chipkomponenten BC1, BC2 aneinander angrenzend innerhalb der Ausnehmung RC angeordnet und montiert. Die zwei unteren Chipkomponenten BC1, BC2 können dieselbe oder eine andere Größe aufweisen, sind aber kleiner als in der ersten Ausführungsform. Die obere Chipkomponente TC kann dieselbe Größe wie in der in 1 und 2 gezeigten ersten Ausführungsform aufweisen, um die gesamte Fläche der Ausnehmung RC plus einen Rand der oberen Oberfläche des Substrats SU abzudecken.
  • Es ist von Vorteil, die untere und die obere Chipkomponente BC, TC zu einer gewünschten Vorrichtung zu koppeln. In dem erwähnten Beispiel kann dies eine Filtervorrichtung sein, die ein mittels der unteren Chipkomponente BC, die eine SAW-Komponente ist, realisiertes erstes Filter und ein mittels der oberen Chipkomponente TC, die eine BAW-Komponente ist, realisiertes zweites Filter umfasst. Beide Filter weisen ein eigenes Passband auf, das für das BAW-Filter einem TX-Band zugewiesen ist und das für das BAW-Filter (obere Chipkomponente) einem RX-Band zugewiesen ist. Zusammen kann die Vorrichtung mit den zwei Chipkomponenten einen Duplexer bilden.
  • 5 zeigt ein Blockdiagramm eines Duplexers, der aus einer unteren Chipkomponente BC und einer oberen Chipkomponente TC in einer erfindungsgemäßen Vorrichtung realisiert ist. Die obere Chipkomponente kann ein in BAW-Technologie erstelltes Bandpassfilter sein, das als ein TX-Filter des Duplexers fungiert. Die untere Chipkomponente kann ein in SAW-Technologie erstelltes Bandpassfilter sein, das als ein RX-Filter des Duplexers fungiert. Allerdings kann die Zuweisung der unteren oder der oberen Chipkomponente zu einer Filtertechnologie oder zu einem TX oder RX willkürlich und unabhängig gemäß spezifischen Anforderungen vorgenommen werden. Beide Filter sind mit einem Antennenanschluss A verbunden und zum Ermöglichen einer Duplexerfunktion beschaltet. Dies stellt zusätzlichen Nutzen bereit, wenn Tx und Rx unterschiedliche Wafermaterialien verwenden und die Eigenschaften unterschiedlicher Materialien Vorteile bei der Filterleistungsfähigkeit ergeben.
  • Allerdings kann jegliche mögliche Kombination von Chipkomponenten für die vorgeschlagene Vorrichtung verwendet werden. Eine Chipkomponente kann beispielsweise eine aktive Komponente sein, wie ein LNA oder ein Leistungsverstärker, und die andere Chipkomponente kann ein SAW-Filter sein. Dann kann die vorgeschlagene Vorrichtung ein verarbeitetes und verstärktes gefiltertes Signal liefern.
  • Es ist auch möglich, einen MEMS-Schalter als untere Chipkomponente mit einem Nin1-SAW-Filter als oberem Chip vorzusehen, was durch Steuerung des MEMS ein Auswählen verschiedener Bänder des Nin1-SAW-Filters ermöglicht.
  • Bezugszeichenliste
    • BC
    vergrabene Chipkomponente (aktive oder passive Komponenten, IC wie ASIC, MEMS, LNA, Schallwellenkomponente, SAW- oder BAW-Komponente, Filter)
    ED
    elektrische Vorrichtung, in einem Package
    hRC
    Höhe der Ausnehmung RC
    INB
    erste Verschaltungen mit BC: Lothügel, Stifthügel, Säulenhügel, Sensorelement, leitfähiger Klebstoff
    INT
    zweite Verschaltungen mit TC
    MO
    Vergussmasse, Kapselungsmaterial
    PD
    Vorrichtungspad zu externer Beschaltung
    PL
    Schutzlage (Laminierfolie, Metall, Glas, Verbundlage)
    RC
    Ausnehmung
    SU
    Substrat (PCB, Keramik, HTCC, LTCC, FR4/PPG, Laminat, ...)
    BC
    obere Chipkomponente (aktive oder passive Komponenten, IC wie ASIC, MEMS, LNA, Schallwellenkomponente, SAW- oder BAW-Komponente, Filter)

Claims (7)

  1. Elektrische Vorrichtung, die Folgendes umfasst: - ein Substrat (SU) aus einem Mehrlagen-Trägermaterial, das eine Verdrahtungslage umfasst - eine Ausnehmung (RC) in der oberen Oberfläche des Substrats - eine vergrabene Chipkomponente (BC), die an der unteren Oberfläche der Ausnehmung (RC) auf untere Kontaktpads montiert ist - eine obere Chipkomponente (TC), die auf obere Kontaktpads an der oberen Oberfläche des Substrats montiert ist, um die Ausnehmung (RC) und die vergrabene Chipkomponente (BC) mindestens in gewissem Ausmaß zu überdecken - Vorrichtungspads (PD), die an der unteren Oberfläche des Substrats angeordnet und elektrisch mittels vertikaler Vias mit einer oder beiden Chipkomponenten (BC, TC) und der Verdrahtungslage verschaltet sind - auf die obere Oberfläche der oberen Chipkomponente (TC) und die angrenzende freie Oberfläche des Substrats (SU) ist eine eine Kunststofffolie umfassende Schutzlage (PL) auflaminiert, die zur oberen Oberfläche hin mit der Ausnehmung (RC) abdichtet, so dass die oberen und die vergrabenen Chipkomponenten in einem abgedichteten Hohlraum zwischen der Schutzlage (PL) und dem Substrat (SU) eingeschlossen sind - über der gesamten oberen Oberfläche der Schutzlage (PL) ist eine Vergussmasse (MO) aufgebracht.
  2. Elektrische Vorrichtung nach dem vorhergehenden Anspruch, wobei das Substrat (SU) eine PCB, eine mehrlagige Verdrahtungsplatine aus Keramik oder Laminat, ist.
  3. Elektrische Vorrichtung nach einem der vorhergehenden Ansprüche, umfassend mindestens eine an die erste obere Chipkomponente (TC1) angrenzende, auf der oberen Oberfläche des Substrats (SU) angeordnete zweite obere Chipkomponente (TC2) und/oder mindestens eine an die erste vergrabene Chipkomponente (TC1) angrenzende auf der unteren Oberfläche der Ausnehmung angeordnete zweite vergrabene Chipkomponente (BC2).
  4. Elektrische Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Chipkomponenten unabhängig aus aktiven oder passiven Komponenten ausgewählt sind, ein IC, eine Schallwellenkomponente, eine SAW-Vorrichtung, eine BAW-Vorrichtung, eine MEMS-Vorrichtung und eine HF-Filter-Vorrichtung.
  5. Elektrische Vorrichtung nach einem der Ansprüche, wobei die Schutzlage eine Laminatfolie umfasst, die aus einem beschichteten Kunststofffilm ausgewählt ist.
  6. Elektrische Vorrichtung nach einem der vorhergehenden Ansprüche, - wobei die mindestens eine obere Chipkomponente an oberen Kontaktpads montiert ist, die auf der oberen Oberfläche nahe und entlang den Kanten der Ausnehmung angeordnet sind - wobei die mindestens eine vergrabene Chipkomponente an unteren Kontaktpads montiert ist, die auf der unteren Oberfläche der Ausnehmung angeordnet sind - wobei elektrische Verschaltungen der oberen Chipkomponente mit den oberen Kontaktpads und der vergrabenen Chipkomponente mit den unteren Kontaktpads durch SMT-Verschaltungen, Lothügel, Stifthügel, Kupfersäulen, elektrisch leitenden Klebstoff vorgenommen sind.
  7. Elektrische Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Höhe der Ausnehmung und die Höhe der zweiten Verschaltungen (INT) so ausgewählt sind, dass ein Spalt zwischen der oberen Oberfläche der vergrabenen Chipkomponente (BC) und der unteren Oberfläche der oberen Chipkomponente (TC) darüber belassen wird.
DE102017129611.5A 2017-12-12 2017-12-12 Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten Expired - Fee Related DE102017129611B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102017129611.5A DE102017129611B4 (de) 2017-12-12 2017-12-12 Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten
US16/772,301 US20210082876A1 (en) 2017-12-12 2018-11-19 Electric device with two or more chip components
PCT/EP2018/081804 WO2019115171A1 (en) 2017-12-12 2018-11-19 Electric device with two or more chip components
CN201880079383.2A CN111433911A (zh) 2017-12-12 2018-11-19 具有两个或更多芯片组件的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017129611.5A DE102017129611B4 (de) 2017-12-12 2017-12-12 Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten

Publications (2)

Publication Number Publication Date
DE102017129611A1 DE102017129611A1 (de) 2019-06-13
DE102017129611B4 true DE102017129611B4 (de) 2021-04-22

Family

ID=64456955

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017129611.5A Expired - Fee Related DE102017129611B4 (de) 2017-12-12 2017-12-12 Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten

Country Status (4)

Country Link
US (1) US20210082876A1 (de)
CN (1) CN111433911A (de)
DE (1) DE102017129611B4 (de)
WO (1) WO2019115171A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3089056B1 (fr) * 2018-11-28 2022-01-21 St Microelectronics Grenoble 2 Dispositif électronique comprenant un substrat de support et des puces électroniques, empilés
TWI714269B (zh) * 2019-09-19 2020-12-21 矽品精密工業股份有限公司 電子封裝件及其製法
CN115881654B (zh) * 2023-01-31 2023-08-22 深圳新声半导体有限公司 埋入式滤波器和射频前端模组的封装结构及其制备方法
CN116913789A (zh) * 2023-09-12 2023-10-20 浙江星曜半导体有限公司 一种选择性封装的方法、封装结构和射频模组

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122223A1 (en) * 1998-04-02 2003-07-03 Akio Nakamura Semiconductor device in a recess of a semiconductor plate
JP2013041921A (ja) * 2011-08-12 2013-02-28 Panasonic Corp 真空封止デバイス
DE102014106220A1 (de) * 2014-05-05 2015-11-05 Epcos Ag Sensorbauelement mit zwei Sensorfunktionen

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2785450B1 (fr) * 1998-10-30 2003-07-04 Thomson Csf Module de composants superposes dans un meme boitier
SG87046A1 (en) * 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
DE10300956B3 (de) * 2003-01-13 2004-07-15 Epcos Ag Bauelement mit Höchstfrequenzverbindungen in einem Substrat
US8264846B2 (en) * 2006-12-14 2012-09-11 Intel Corporation Ceramic package substrate with recessed device
US20080164605A1 (en) * 2007-01-08 2008-07-10 United Microelectronics Corp. Multi-chip package
TWI462266B (zh) * 2012-03-20 2014-11-21 Chipmos Technologies Inc 晶片堆疊結構及其製造方法
JP5285806B1 (ja) * 2012-08-21 2013-09-11 太陽誘電株式会社 高周波回路モジュール
JP6250934B2 (ja) * 2013-01-25 2017-12-20 太陽誘電株式会社 モジュール基板及びモジュール
US9595526B2 (en) * 2013-08-09 2017-03-14 Apple Inc. Multi-die fine grain integrated voltage regulation
JP2015171109A (ja) * 2014-03-10 2015-09-28 セイコーエプソン株式会社 電子デバイス、電子機器および移動体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030122223A1 (en) * 1998-04-02 2003-07-03 Akio Nakamura Semiconductor device in a recess of a semiconductor plate
JP2013041921A (ja) * 2011-08-12 2013-02-28 Panasonic Corp 真空封止デバイス
DE102014106220A1 (de) * 2014-05-05 2015-11-05 Epcos Ag Sensorbauelement mit zwei Sensorfunktionen

Also Published As

Publication number Publication date
CN111433911A (zh) 2020-07-17
WO2019115171A1 (en) 2019-06-20
DE102017129611A1 (de) 2019-06-13
US20210082876A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
DE102017129611B4 (de) Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten
DE10238523B4 (de) Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE10253163B4 (de) Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
DE60202425T2 (de) Hochfrequenz-Halbleiter-Vorrichtung
DE102005026243B4 (de) Elektrisches Bauelement und Herstellungsverfahren
DE102004005668B4 (de) Elektrisches Bauelement und Herstellungsverfahren
DE102004049984A1 (de) Hochfrequenzmodul und Kommunikationsvorrichtung
DE102016110862B4 (de) Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
DE102008025223A1 (de) Eingebetteter Chipbaustein
DE102008028757B4 (de) Verfahren zur Herstellung einer Halbleiterchipanordnung
DE102013102210B4 (de) Zur Miniaturisierung geeignetes elektrisches Bauelement mit verringerter Verkopplung
DE102011001556A1 (de) Gekapselter Halbleiterchip mit externen Kontaktpads und Herstellungsverfahren
EP0272046A2 (de) Schaltungsstruktur mit einem gemischten keramischen Substrat
DE10300958A1 (de) Modul mit Verkapselung
DE10394239B4 (de) Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse
DE10340438B4 (de) Sendemodul mit verbesserter Wärmeabführung
DE10011005B4 (de) Multi-Chip-Modul und Verfahren zum Herstellen eines Multi-Chip-Moduls
DE102010007605B4 (de) Miniaturisiertes Bauelement mit zwei Chips und Verfahren zu dessen Herstellung
EP3367764A1 (de) Mehrschichtiger keramikträger und verfahren zur herstellung davon
DE10256945A1 (de) Elektronisches Bauelement mit mehreren Chips und Verfahren zur Herstellung
DE102018132644B4 (de) Mikroakustisches Gehäuse auf Waferebene und Herstellungsverfahren
WO2010118945A1 (de) Multichip-sensormodul und verfahren zu dessen herstellung
DE202022102683U1 (de) Komponententräger mit mindestens zwei Komponenten
DE10130084A1 (de) Herstellungsverfahren für einen in einem Gehäuse untergebrachten SAW- oder BAW-Baustein
WO2008110571A1 (de) Mit geführten akustischen wellen arbeitendes bauelement und elektrisches modul mit dem bauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee