JP2012160693A - 積層型半導体パッケージおよび積層型半導体装置 - Google Patents
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Abstract
【課題】複数のパッケージ基板に対して安定した基準電位を供給すること。
【解決手段】複数の第１のパッケージ基板11ａおよび11ｂは、それぞれ半導体素子２ａおよび２ｂの実装領域を有しており、互いに積層用半田ボール３を介して積層される。第２のパッケージ基板12は、複数の第１のパッケージ基板11ａおよび11ｂに対応した大きさの多段凹部121を有しており、多段凹部121に複数の第１のパッケージ基板11ａおよび11ｂが収容されるように複数の第１のパッケージ基板11ａおよび11ｂを覆い、接続用半田ボール４を介して複数の第１のパッケージ基板11ａおよび11ｂのそれぞれに電気的に接続される基準電位配線122を含んでいる。複数の第１のパッケージ基板11ａおよび11ｂは、それぞ
れ多段凹部121の対応する段部または多段凹部121の底面において基準電位配線122に電気
的に接続される。
【選択図】図１
【解決手段】複数の第１のパッケージ基板11ａおよび11ｂは、それぞれ半導体素子２ａおよび２ｂの実装領域を有しており、互いに積層用半田ボール３を介して積層される。第２のパッケージ基板12は、複数の第１のパッケージ基板11ａおよび11ｂに対応した大きさの多段凹部121を有しており、多段凹部121に複数の第１のパッケージ基板11ａおよび11ｂが収容されるように複数の第１のパッケージ基板11ａおよび11ｂを覆い、接続用半田ボール４を介して複数の第１のパッケージ基板11ａおよび11ｂのそれぞれに電気的に接続される基準電位配線122を含んでいる。複数の第１のパッケージ基板11ａおよび11ｂは、それぞ
れ多段凹部121の対応する段部または多段凹部121の底面において基準電位配線122に電気
的に接続される。
【選択図】図１
Description
本発明は、積層型半導体パッケージおよび積層型半導体装置に関するものである。
複数の半導体素子の実装構造として、例えば、パッケージ・オン・パッケージ（ＰＯＰ）構造が提案されている。ＰＯＰ構造は、それぞれ半導体素子が実装された複数のパッケージ基板を有しており、複数のパッケージ基板は、半田ボールを介して互いに積層されている。電源電位または接地電位の基準電位は、複数のパッケージ基板の最下段から最上段へその間に介在する半田ボールおよびパッケージ基板を経由して供給される。
上述のように、基準電位が複数のパッケージ基板の最下段から最上段へその間に介在する半田ボールおよびパッケージ基板を経由して供給される構造においては、最下段から最上段へかけてパッケージ基板から半田ボールへさらに半田ボールからパッケージ基板へと構成部材が変わる度に基準電位の供給経路におけるインダクタンス成分の変化が生じてしまい、上段に向かうに伴ってインダクタンス成分の変化点の数が増加して、複数のパッケージ基板のそれぞれに安定した基準電位を供給することが困難であった。
本発明の一つの態様によれば、積層型半導体パッケージは、複数の第１のパッケージ基板と、第２のパッケージ基板と、実装用半田ボールとを含んでいる。複数の第１のパッケージ基板は、それぞれ半導体素子の実装領域を有しており、互いに積層用半田ボールを介して積層される。第２のパッケージ基板は、複数の第１のパッケージ基板に対応した大きさの多段凹部を有しており、多段凹部に複数の第１のパッケージ基板が収容されるように複数の第１のパッケージ基板を覆い、接続用半田ボールを介して複数の第１のパッケージ基板のそれぞれに電気的に接続される基準電位配線を含んでいる。実装用半田ボールは、複数の第１のパッケージ基板のうち最下段に位置する第１のパッケージ基板の下面および第２のパッケージ基板の下端に設けられる。複数の第１のパッケージ基板は、それぞれ多段凹部の対応する段部または多段凹部の底面において基準電位配線に電気的に接続される。
本発明の他の態様によれば、積層型半導体装置は、上述の積層型半導体パッケージと、積層型半導体パッケージの複数の第１のパッケージ基板に実装された複数の半導体素子とを含んでいる。
本発明の他の態様によれば、積層型半導体パッケージは、第１のパッケージ基板と、複数の第２のパッケージ基板と、実装用半田ボールとを含んでいる。第１のパッケージ基板は、上面に多段凹部を有しており、基準電位配線および信号配線を含んでいる。複数の第２のパッケージ基板は、それぞれ半導体素子の実装領域を有しており、互いに積層用半田ボールを介して積層された状態で第１のパッケージ基板の多段凹部内に設けられる。実装用半田ボールは、第１のパッケージ基板の下面に設けられている。複数の第２のパッケージ基板は、それぞれ多段凹部の対応する段部または多段凹部の底面において基準電位配線
または信号配線に電気的に接続される。
または信号配線に電気的に接続される。
本発明の他の態様によれば、積層型半導体装置は、上述の積層型半導体パッケージと、積層型半導体パッケージの複数の第２のパッケージ基板に実装された複数の半導体素子とを含んでいる。
本発明の一つの態様によれば、積層型半導体パッケージは、互いに積層された複数の第１のパッケージ基板と、複数の第１のパッケージ基板を覆う第２のパッケージ基板とを含んでおり、第２のパッケージ基板は、複数の第１のパッケージ基板に対応した大きさの多段凹部を有しており、複数の第１のパッケージ基板は、それぞれ多段凹部の対応する段部または多段凹部の底面において第２のパッケージ基板の基準電位配線に電気的に接続される。本発明の一つの態様による積層型半導体パッケージは、このような構成によって、複数の第１のパッケージ基板のそれぞれに対する基準電位の供給経路におけるインダクタンス成分の変化が低減されており、複数の第１のパッケージ基板に対して安定した基準電位を供給することができる。
本発明の他の態様による積層型半導体装置は、上述の積層型半導体パッケージと、積層型半導体パッケージの複数の第１のパッケージ基板に実装された複数の半導体素子とを含んでいることによって、複数の半導体素子に対して安定した基準電位を供給することができる。
本発明の他の態様によれば、積層型半導体パッケージは、上面に多段凹部を有しており基準電位配線および信号配線を含んでいる第１のパッケージ基板と、互いに積層用半田ボールを介して積層された状態で第１のパッケージ基板の多段凹部内に設けられる複数の第２のパッケージ基板とを含んでおり、複数の第２のパッケージ基板のそれぞれが第１のパッケージ基板の多段凹部の対応する段部または多段凹部の底面において基準電位配線または信号配線に電気的に接続される。本発明の他の態様による積層型半導体パッケージは、このような構成によって、複数の第２のパッケージ基板のそれぞれに対する基準電位の供給経路のインダクタンス成分の変化が低減されており、また、信号の伝送経路における特性インピーダンスの変化が低減されていることから、複数の第２のパッケージ基板に対して安定した基準電位を供給することができ、また、信号の高速伝送を実現することができる。
本発明の他の態様による積層型半導体装置は、上述の積層型半導体パッケージと、積層型半導体パッケージの複数の第２のパッケージ基板に実装された複数の半導体素子とを含んでいることによって、複数の半導体素子に対して安定した基準電位を供給することができ、または信号の高速伝送を実現することができる。
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。
（第１の実施形態）
図１を参照して本発明の第１の実施形態における積層型半導体装置について説明する。本実施形態における積層型半導体装置は、積層型半導体パッケージ１と、複数の半導体素子２ａ〜２ｃとを含んでいる。
図１を参照して本発明の第１の実施形態における積層型半導体装置について説明する。本実施形態における積層型半導体装置は、積層型半導体パッケージ１と、複数の半導体素子２ａ〜２ｃとを含んでいる。
積層型半導体パッケージ１は、複数の第１のパッケージ基板11ａおよび11ｂと、第２のパッケージ基板12と、積層用半田ボール３と、接続用半田ボール４と、実装用半田ボール５とを含んでいる。
複数の第１のパッケージ基板11ａおよび11ｂは、それぞれ半導体素子２ａおよび２ｂの実装領域を有しており、互いに積層用半田ボール３を介して積層されている。複数の第１のパッケージ基板11ａおよび11ｂは、互いに異なる大きさを有しており、図１に示された構造において第１のパッケージ基板11ａは第１のパッケージ基板11ｂよりも大きい寸法を有している。複数の第１のパッケージ基板11ａおよび11ｂの寸法とは、図１に示されているように、縦断面における横方向の長さ（すなわち幅）のことをいう。複数の第１のパッケージ基板11ａおよび11ｂは、それぞれ絶縁基体と配線導体とを含んでいる。絶縁基体は、例えばセラミックスから成る。
第２のパッケージ基板12は、複数の第１のパッケージ基板11ａおよび11ｂに対応した大きさの多段凹部121を有しており、多段凹部121に複数の第１のパッケージ基板11ａおよび11ｂが収容されるように複数の第１のパッケージ基板11ａおよび11ｂを覆っている。第２のパッケージ基板12は、接続用半田ボール４を介して複数の第１のパッケージ基板11ａおよび11ｂのそれぞれに電気的に接続されている基準電位配線122を含んでいる。基準電位
とは、電源電位または接地電位のことをいう。基準電位配線122は、第２のパッケージ基
板12の絶縁基体123の内部に形成されており、絶縁基体123の下端から多段凹部121の各段
部にかけて設けられている。絶縁基体123は、例えばセラミックスから成る。複数の第１
のパッケージ基板11ａおよび11ｂは、それぞれ多段凹部121の対応する段部または多段凹
部121の底面において基準電位配線122に電気的に接続されている。多段凹部121の段部は
積層された第１のパッケージ基板11ａおよび11ｂの数に対応して設けられており、本実施形態において多段凹部121は２つの段部を有している。
とは、電源電位または接地電位のことをいう。基準電位配線122は、第２のパッケージ基
板12の絶縁基体123の内部に形成されており、絶縁基体123の下端から多段凹部121の各段
部にかけて設けられている。絶縁基体123は、例えばセラミックスから成る。複数の第１
のパッケージ基板11ａおよび11ｂは、それぞれ多段凹部121の対応する段部または多段凹
部121の底面において基準電位配線122に電気的に接続されている。多段凹部121の段部は
積層された第１のパッケージ基板11ａおよび11ｂの数に対応して設けられており、本実施形態において多段凹部121は２つの段部を有している。
複数の実装用半田ボール５は、複数の第１のパッケージ基板11ａおよび11ｂのうち最下段に位置する第１のパッケージ基板11ａの下面および第２のパッケージ基板12の下端に設けられている。第２のパッケージ基板12の下端に設けられた複数の実装用半田ボール５の一部は、基準電位配線122に電気的に接続されている。
複数の半導体素子２ａおよび２ｂは、複数の第１のパッケージ基板11ａおよび11ｂの上面に実装されている。半導体素子２ｃは、第２のパッケージ基板12の上面に実装されている。複数の半導体素子２ａ〜２ｃの実装方法は、フリップチップ接続またはワイヤボンディングであり、図１においてはフリップチップ接続による実装構造が示されている。
図１において、第１のパッケージ基板11ａおよび11ｂに対する基準電位の供給経路１ａ、１ｂ、６ａおよび６ｂが破線矢印によって模式的に示されている。基準電位は、実装基板６から供給される。
まず、第２のパッケージ基板12を経由する供給経路１ａおよび１ｂについて説明する。最下段に位置する第１のパッケージ基板11ａに対して、基準電位は、供給経路１ａによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。最下段に位置する第１のパッケージ基板11ａへの供給経路１ａにおけるインダクタンス成分の変化点は、実装用半田ボール５から第２のパッケー
ジ基板12、および第２のパッケージ基板12から接続用半田ボール４の２つである。下から２段目に位置する第１のパッケージ基板11ｂに対して、基準電位は、供給経路１ｂによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。下から２段目に位置する第１のパッケージ基板11ｂへの供給経路１ｂにおけるインダクタンス成分の変化点は、実装用半田ボール５から第２のパッケージ基板12、および第２のパッケージ基板12から接続用半田ボール４の２つである。このように、第１のパッケージ基板11ａおよび11ｂのいずれに対しても、基準電位の供給経路１ａおよび１ｂにおけるインダクタンス成分の変化が低減されており、第１のパッケージ基板11ａおよび11ｂに対して安定した基準電位を供給することができる。
ジ基板12、および第２のパッケージ基板12から接続用半田ボール４の２つである。下から２段目に位置する第１のパッケージ基板11ｂに対して、基準電位は、供給経路１ｂによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。下から２段目に位置する第１のパッケージ基板11ｂへの供給経路１ｂにおけるインダクタンス成分の変化点は、実装用半田ボール５から第２のパッケージ基板12、および第２のパッケージ基板12から接続用半田ボール４の２つである。このように、第１のパッケージ基板11ａおよび11ｂのいずれに対しても、基準電位の供給経路１ａおよび１ｂにおけるインダクタンス成分の変化が低減されており、第１のパッケージ基板11ａおよび11ｂに対して安定した基準電位を供給することができる。
次に、第２のパッケージ基板12を経由しない供給経路６ａおよび６ｂについて説明する。第１のパッケージ基板11ａに対して、基準電位は、供給経路６ａによって示されているように、実装用半田ボール５を経由して供給される。従って、最下段に位置する第１のパッケージ基板11ａは、上述の供給経路１ａと合わせて２つの供給経路１ａおよび６ａを有しており、安定した基準電位の供給が可能となる。下から２段目に位置する第１のパッケージ基板11ｂに対して、基準電位は、供給経路６ｂによって示されているように、実装用半田ボール５、第１のパッケージ基板11ａおよび積層用半田ボール３を経由して供給される。従って、下から２段目に位置する第１のパッケージ基板11ｂは、上述の供給経路と合わせて２つの供給経路を有しており、安定した基準電位の供給が可能となる。さらに、供給経路６ｂにおけるインダクタンス成分の変化点は、実装用半田ボール５から第１のパッケージ基板11ａ、および第１のパッケージ基板11ａから積層用半田ボール３の２つであり、供給経路１ｂにおけるインダクタンス成分の変化点と同様の数である。従って、本実施形態における積層型半導体装置は、第１のパッケージ基板11ｂに対して安定した基準電位の供給が可能となる。
本実施形態の積層型半導体パッケージ１において、複数の第１のパッケージ基板11ａおよび11ｂは、それぞれ第２のパッケージ基板12の多段凹部121の対応する段部または多段
凹部121の底面において基準電位配線122に電気的に接続されることによって、基準電位の供給経路１ａおよび１ｂにおけるインダクタンス成分の変化が低減されており、複数の第１のパッケージ基板11ａおよび11ｂに対して安定した基準電位を供給することができる。
凹部121の底面において基準電位配線122に電気的に接続されることによって、基準電位の供給経路１ａおよび１ｂにおけるインダクタンス成分の変化が低減されており、複数の第１のパッケージ基板11ａおよび11ｂに対して安定した基準電位を供給することができる。
本実施形態の積層型半導体装置は、上述の積層型半導体パッケージ１と、積層型半導体パッケージ１の複数の第１のパッケージ基板11ａおよび11ｂに実装された複数の半導体素子２ａおよび２ｂを含んでいることによって、複数の半導体素子２ａおよび２ｂに対して安定した基準電位を供給することができる。
本実施形態の積層型半導体パッケージ１において、最下段の第１のパッケージ基板11ａへの供給経路１ａと下から２段目の第１のパッケージ基板11ｂへの供給経路１ｂとの配線長の差によるインダクタンスの差を低減させるために、供給経路１ｂにおける基準電位配線122の断面積が供給経路１ａにおける基準電位配線122の断面積よりも大きくされていることが好ましい。一つの例として、図２に示されているように、供給経路１ｂにおける基準電位配線122のパターン幅１ｂｄが供給経路１ａにおける基準電位配線122のパターン幅１ａｄよりも大きくされている。他の例として、図３に示されているように、供給経路１ａおよび供給経路１ｂが並列に設けられており、供給経路１ｂにおける基準電位配線122
のパターン幅１ｂｄが供給経路１ａにおける基準電位配線122のパターン幅１ａｄよりも
大きく、かつ、供給経路１ｂのビア導体の方が供給経路１ａのビア導体よりも太く形成されている。さらに他の例として、供給経路１ｂの基準電位配線122のパターン厚みが供給
経路１ａの基準電位配線122のパターン厚みよりも大きくされている。
のパターン幅１ｂｄが供給経路１ａにおける基準電位配線122のパターン幅１ａｄよりも
大きく、かつ、供給経路１ｂのビア導体の方が供給経路１ａのビア導体よりも太く形成されている。さらに他の例として、供給経路１ｂの基準電位配線122のパターン厚みが供給
経路１ａの基準電位配線122のパターン厚みよりも大きくされている。
（第２の実施形態）
図４を参照して本発明の第２の実施形態における積層型半導体装置について説明する。本実施形態の積層型半導体装置において、第１の実施形態における積層型半導体装置と異なる点は、複数の第１のパッケージ基板の積層数である。第１の実施形態において２段の積層構造であった構成が、本実施形態においては３段の積層構造となっている。
図４を参照して本発明の第２の実施形態における積層型半導体装置について説明する。本実施形態の積層型半導体装置において、第１の実施形態における積層型半導体装置と異なる点は、複数の第１のパッケージ基板の積層数である。第１の実施形態において２段の積層構造であった構成が、本実施形態においては３段の積層構造となっている。
本実施形態の積層型半導体装置において、積層型半導体パッケージ１は、複数の第１のパッケージ基板11ａ〜11ｃと、第２のパッケージ基板22とを含んでいる。
複数の第１のパッケージ基板11ａ〜11ｃは、互いに積層用半田ボール３を介して積層されている。複数の第１のパッケージ基板11ａ〜11ｃは、第１のパッケージ基板11ａから第１のパッケージ基板11ｃにかけて寸法が小さくなっている。
第２のパッケージ基板22は、複数の第１のパッケージ基板11ａ〜11ｃに対応した大きさの多段凹部221を有している。第２のパッケージ基板22は、接続用半田ボール４を介して
複数の第１のパッケージ基板11ａ〜11ｃのそれぞれに電気的に接続されている基準電位配線222を含んでおり、基準電位配線222は、第２のパッケージ基板22の絶縁基体223の内部
に形成されており、絶縁基体223の下端から多段凹部221の各段部にかけて設けられている。複数の第１のパッケージ基板11ａ〜11ｃは、それぞれ多段凹部221の対応する段部にお
いて基準電位配線222に電気的に接続されている。本実施形態において多段凹部221は積層された複数の第１のパッケージ基板11ａ〜11ｃの数に対応する３つの段部を有している。
複数の第１のパッケージ基板11ａ〜11ｃのそれぞれに電気的に接続されている基準電位配線222を含んでおり、基準電位配線222は、第２のパッケージ基板22の絶縁基体223の内部
に形成されており、絶縁基体223の下端から多段凹部221の各段部にかけて設けられている。複数の第１のパッケージ基板11ａ〜11ｃは、それぞれ多段凹部221の対応する段部にお
いて基準電位配線222に電気的に接続されている。本実施形態において多段凹部221は積層された複数の第１のパッケージ基板11ａ〜11ｃの数に対応する３つの段部を有している。
複数の半導体素子２ａ〜２ｃは、それぞれ複数の第１のパッケージ基板11ａ〜11ｃの上面に実装されている。半導体素子２ｄは、第２のパッケージ基板22の上面に実装されている。
図４において、第１のパッケージ基板11ａ〜11ｃに対する基準電位の供給経路１ａ〜１ｃ、６ａおよび６ｂが破線矢印によって模式的に示されている。基準電位は、実装基板６から供給される。
まず、第２のパッケージ基板22を経由する供給経路１ａ〜１ｃについて説明する。最下段に位置する第１のパッケージ基板11ａに対して、基準電位は、供給経路１ａによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。下から２段目に位置する第１のパッケージ基板11ｂに対して、基準電位は、供給経路１ｂによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。下から３段目に位置する第１のパッケージ基板11ｃに対して、基準電位は、供給経路１ｃによって示されているように、実装用半田ボール５、第２のパッケージ基板12および接続用半田ボール４を経由して供給される。供給経路１ａ〜１ｃにおけるインダクタンス成分の変化点は、実装用半田ボール５から第２のパッケージ基板22、および第２のパッケージ基板22から接続用半田ボール４の２つである。このように、第１のパッケージ基板11ａ〜11ｃのいずれに対しても、基準電位の供給経路１ａ〜１ｃにおけるインダクタンス成分の変化が低減されており、第１のパッケージ基板11ａ〜11ｃに対して安定した基準電位を供給することができる。
次に、第２のパッケージ基板22を経由しない供給経路について説明する。最下段に位置する第１のパッケージ基板11ａに対して、基準電位は、供給経路６ａによって示されているように、実装用半田ボール５を経由して供給される。従って、最下段に位置する第１のパッケージ基板11ａは、上述の供給経路１ａと合わせて２つの供給経路１ａおよび６ａを有しており、安定した基準電位の供給が可能となる。下から２段目に位置する第１のパッケージ基板11ｂに対して、基準電位は、供給経路６ｂによって示されているように、実装
用半田ボール５、第１のパッケージ基板11ａおよび積層用半田ボール３を経由して供給される。従って、下から２段目に位置する第１のパッケージ基板11ｂは、上述の供給経路１ｂと合わせて２つの供給経路１ｂおよび６ｂを有しており、安定した基準電位の供給が可能となる。また、供給経路６ｂにおけるインダクタンス成分の変化点は、実装用半田ボール５から第１のパッケージ基板11ａ、第１のパッケージ基板11ａから積層用半田ボール３の２つであり、供給経路１ｂにおけるインダクタンス成分の変化点の数と同様であり、第１のパッケージ基板11ｂに対して安定した基準電位を供給することができる。
用半田ボール５、第１のパッケージ基板11ａおよび積層用半田ボール３を経由して供給される。従って、下から２段目に位置する第１のパッケージ基板11ｂは、上述の供給経路１ｂと合わせて２つの供給経路１ｂおよび６ｂを有しており、安定した基準電位の供給が可能となる。また、供給経路６ｂにおけるインダクタンス成分の変化点は、実装用半田ボール５から第１のパッケージ基板11ａ、第１のパッケージ基板11ａから積層用半田ボール３の２つであり、供給経路１ｂにおけるインダクタンス成分の変化点の数と同様であり、第１のパッケージ基板11ｂに対して安定した基準電位を供給することができる。
なお、下から３段目に位置する第１のパッケージ基板11ｃが、仮に第２のパッケージ基板22を経由しない供給経路を有する場合、この供給経路は、下から２段目に位置する第１のパッケージ基板11ｂを経由することとなり、第２のパッケージ基板12を経由する供給経路１ｃに比べてインダクタンス成分の変化が増大し、安定した基準電位を供給することが困難となる。従って、下から３段目に位置する第１のパッケージ基板11ｃは、第２のパッケージ基板12を経由する供給経路１ｃのみを有している。
このように、複数の第１のパッケージ基板が３段以上積層された構造において、複数の第１のパッケージ基板11ａ〜11ｃのうち最下段および下から２段目の第１のパッケージ基板11ａおよび11ｂのみが、最下段の第１のパッケージ基板11ａの下面に設けられた実装用半田ボール５を介して基準電位が供給される。
本実施形態の積層型半導体パッケージにおいて、複数の第１のパッケージ基板11ａ〜11ｃは、それぞれ第２のパッケージ基板22の多段凹部221の対応する段部において基準電位
配線222に電気的に接続されていることによって、基準電位の供給経路におけるインダク
タンス成分の変化が低減されており、複数の第１のパッケージ基板11ａ〜11ｃに対して安定した基準電位を供給することができる。
配線222に電気的に接続されていることによって、基準電位の供給経路におけるインダク
タンス成分の変化が低減されており、複数の第１のパッケージ基板11ａ〜11ｃに対して安定した基準電位を供給することができる。
本実施形態の積層型半導体パッケージは、複数の第１のパッケージ基板が３段以上積層された構造において、複数の第１のパッケージ基板11ａ〜11ｃのうち最下段および２段目の第１のパッケージ基板11ａおよび11ｂのみが、最下段に位置する第１のパッケージ基板11ａの下面に設けられた実装用半田ボール５を介して基準電位が供給されることによって、供給経路１ａ〜１ｃと同様に供給経路６ａおよび６ｂにおけるインダクタンス成分の変化が低減されており、第１のパッケージ基板11ａおよび11ｂに対して安定した基準電位を供給することができる。
本実施形態の積層型半導体装置は、上述の積層型半導体パッケージ１と、積層型半導体パッケージ１の複数の第１のパッケージ基板11ａ〜11ｃに実装された複数の半導体素子２ａ〜２ｃを含んでいることによって、複数の半導体素子２ａ〜２ｃに対して安定した基準電位を供給することができる。
なお、第１の実施形態と同様に、本実施形態の積層型半導体パッケージ１において、最下段の第１のパッケージ基板11ａへの供給経路１ａと下から２段目の第１のパッケージ基板11ｂへの供給経路１ｂと下から３段目の第１のパッケージ基板11ｃへの供給経路１ｃとの配線長の差によるインダクタンスの差を低減させるために、供給経路１ｃにおける基準電位配線222の断面積が供給経路１ｂにおける基準電位配線222の断面積よりも大きくされ、供給経路１ｂにおける基準電位配線222の断面積が供給経路１ａにおける基準電位配線222の断面積よりも大きくされていることが好ましい。
（第３の実施形態）
図５を参照して本発明の第３の実施形態における積層型半導体装置について説明する。本実施形態における積層型半導体装置は、積層型半導体パッケージ１と、複数の半導体素
子２ａ〜２ｃとを含んでいる。
図５を参照して本発明の第３の実施形態における積層型半導体装置について説明する。本実施形態における積層型半導体装置は、積層型半導体パッケージ１と、複数の半導体素
子２ａ〜２ｃとを含んでいる。
積層型半導体パッケージ１は、第１のパッケージ基板11と、複数の第２のパッケージ基板12ａおよび12ｂと、積層用半田ボール３と、接続用半田ボール４と、実装用半田ボール５とを含んでいる。
第１のパッケージ基板11は、複数の第２のパッケージ基板12ａおよび12ｂに対応した大きさの多段凹部111を有しており、多段凹部111に複数の第２のパッケージ基板12ａおよび12ｂが収容される。第１のパッケージ基板11は、接続用半田ボール４を介して複数の第２のパッケージ基板12ａおよび12ｂのそれぞれに電気的に接続されている基準電位配線112
を含んでいる。基準電位とは、電源電位または接地電位のことをいう。基準電位配線112
は、第１のパッケージ基板11の絶縁基体113の内部に形成されており、絶縁基体113の下端から多段凹部111の各段部にかけて設けられている。絶縁基体113は、例えばセラミックスから成る。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ多段凹部111の対応
する段部において基準電位配線112に電気的に接続されている。多段凹部111の段部は積層された第２のパッケージ基板12ａおよび12ｂの数に対応して設けられており、本実施形態において多段凹部111は２つの段部を有している。
を含んでいる。基準電位とは、電源電位または接地電位のことをいう。基準電位配線112
は、第１のパッケージ基板11の絶縁基体113の内部に形成されており、絶縁基体113の下端から多段凹部111の各段部にかけて設けられている。絶縁基体113は、例えばセラミックスから成る。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ多段凹部111の対応
する段部において基準電位配線112に電気的に接続されている。多段凹部111の段部は積層された第２のパッケージ基板12ａおよび12ｂの数に対応して設けられており、本実施形態において多段凹部111は２つの段部を有している。
複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ半導体素子２ａおよび２ｂの実装領域を有しており、互いに積層用半田ボール３を介して積層されている。複数の第２のパッケージ基板12ａおよび12ｂは、互いに異なる大きさを有しており、図５に示された構造において第２のパッケージ基板12bは第２のパッケージ基板12ｂよりも大きい寸法を
有している。複数の第２のパッケージ基板12ａおよび12ｂの寸法とは、図５に示されているように、縦断面における横方向の長さ（すなわち幅）のことをいう。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ絶縁基体と配線導体とを含んでいる。絶縁基体は、例えばセラミックスから成る。複数の第２のパッケージ基板12ａおよび12ｂは、第１のパッケージ基板11の多段凹部111の段部または多段凹部111の底面において基準電位配線112に電気的に接続されている。
有している。複数の第２のパッケージ基板12ａおよび12ｂの寸法とは、図５に示されているように、縦断面における横方向の長さ（すなわち幅）のことをいう。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ絶縁基体と配線導体とを含んでいる。絶縁基体は、例えばセラミックスから成る。複数の第２のパッケージ基板12ａおよび12ｂは、第１のパッケージ基板11の多段凹部111の段部または多段凹部111の底面において基準電位配線112に電気的に接続されている。
複数の実装用半田ボール５は、第１のパッケージ基板の下面に設けられている。複数の実装用半田ボール５の一部は、基準電位配線112に電気的に接続されている。
複数の半導体素子２ａおよび２ｂは、複数の第２のパッケージ基板12ａおよび12ｂの上面に実装されている。半導体素子２ａは、第１のパッケージ基板11の多段凹部111の底面
に実装されている。複数の半導体素子２ａ〜２ｃの実装方法は、フリップチップ接続またはワイヤボンディングであり、図５においてはフリップチップ接続による実装構造が示されている。
に実装されている。複数の半導体素子２ａ〜２ｃの実装方法は、フリップチップ接続またはワイヤボンディングであり、図５においてはフリップチップ接続による実装構造が示されている。
本実施形態の積層型半導体パッケージ１において、複数の第２のパッケージ基板12ａおよび12ｂのそれぞれが第１のパッケージ基板11の多段凹部111の対応する段部または多段
凹部111の底面において基準電位配線112に電気的に接続されていることによって、複数の第２のパッケージ基板12ａおよび12ｂのそれぞれに対する基準電位の供給経路におけるインダクタンス成分の変化が低減されており、複数の第２のパッケージ基板12ａおよび12ｂに対して安定した基準電位を供給することができる。
凹部111の底面において基準電位配線112に電気的に接続されていることによって、複数の第２のパッケージ基板12ａおよび12ｂのそれぞれに対する基準電位の供給経路におけるインダクタンス成分の変化が低減されており、複数の第２のパッケージ基板12ａおよび12ｂに対して安定した基準電位を供給することができる。
本実施形態の積層型半導体装置は、上述の積層型半導体パッケージ１と、積層型半導体パッケージ１の複数の第２のパッケージ基板12ａおよび12ｂに実装された複数の半導体素子２ｂおよび２ｃとを含んでいることによって、複数の半導体素子２ｂおよび２ｃに対して安定した基準電位を供給することができる。
（第４の実施形態）
図６を参照して本発明の第４の実施形態における積層型半導体装置について説明する。本実施形態の積層型半導体装置において、第３の実施形態における積層型半導体装置と異なる構成は、信号配線114である。その他の構成は、第３の実施形態における積層型半導
体装置と同様である。
図６を参照して本発明の第４の実施形態における積層型半導体装置について説明する。本実施形態の積層型半導体装置において、第３の実施形態における積層型半導体装置と異なる構成は、信号配線114である。その他の構成は、第３の実施形態における積層型半導
体装置と同様である。
第１のパッケージ基板11は、接続用半田ボール４を介して複数の第２のパッケージ基板12ａおよび12ｂのそれぞれに電気的に接続されている信号配線114を含んでいる。信号配
線114は、第１のパッケージ基板11の絶縁基体113の内部に配線用半田ボール4と実装用半
田ボール5を繋ぐビアで形成されており、絶縁基体113の下端から多段凹部111の各段部に
かけて設けられている。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ多段凹部111の対応する段部または多段凹部111の底面において信号配線114に電気的に接続され
ている。
線114は、第１のパッケージ基板11の絶縁基体113の内部に配線用半田ボール4と実装用半
田ボール5を繋ぐビアで形成されており、絶縁基体113の下端から多段凹部111の各段部に
かけて設けられている。複数の第２のパッケージ基板12ａおよび12ｂは、それぞれ多段凹部111の対応する段部または多段凹部111の底面において信号配線114に電気的に接続され
ている。
本実施形態の積層型半導体パッケージ１において、複数の第２のパッケージ基板12ａおよび12ｂのそれぞれが第１のパッケージ基板11の多段凹部111の対応する段部または多段
凹部111の底面において信号配線114に電気的に接続されており、第１のパッケージ基板11内部の信号経路は配線用半田ボール４と実装用半田ボール５を繋ぐビアのみで構成されていることによって、第１のパッケージ基板11内部の伝送経路の特性インピーダンスの変化が低減されており、信号伝送の高速化を図ることができる。
凹部111の底面において信号配線114に電気的に接続されており、第１のパッケージ基板11内部の信号経路は配線用半田ボール４と実装用半田ボール５を繋ぐビアのみで構成されていることによって、第１のパッケージ基板11内部の伝送経路の特性インピーダンスの変化が低減されており、信号伝送の高速化を図ることができる。
本実施形態の積層型半導体装置は、上述の積層型半導体パッケージ１と、積層型半導体パッケージ１の複数の第２のパッケージ基板12ａおよび12ｂに実装された複数の半導体素子２ｂおよび２ｃとを含んでいることによって、複数の半導体素子２ｂおよび２ｃとの間における信号伝送の高速化を図ることができる。
１ 積層型半導体パッケージ
11ａ、11ｂ 第１のパッケージ基板
12 第２のパッケージ基板
121 多段凹部
122 基準電位配線
123 絶縁基体
２ａ、２ｂ、２ｃ 半導体素子
３ 積層用半田ボール
４ 接続用半田ボール
５ 実装用半田ボール
６ 実装基板
11ａ、11ｂ 第１のパッケージ基板
12 第２のパッケージ基板
121 多段凹部
122 基準電位配線
123 絶縁基体
２ａ、２ｂ、２ｃ 半導体素子
３ 積層用半田ボール
４ 接続用半田ボール
５ 実装用半田ボール
６ 実装基板
Claims (5)
- それぞれ半導体素子の実装領域を有しており、互いに積層用半田ボールを介して積層される複数の第１のパッケージ基板と、
該複数の第１のパッケージ基板に対応した大きさの多段凹部を有しており、該多段凹部に前記複数の第１のパッケージ基板が収容されるように前記複数の第１のパッケージ基板を覆い、接続用半田ボールを介して前記複数の第１のパッケージ基板のそれぞれに電気的に接続される基準電位配線を含んでいる第２のパッケージ基板と、
前記複数の第１のパッケージ基板のうち最下段に位置する前記第１のパッケージ基板の下面および前記第２のパッケージ基板の下端に設けられる実装用半田ボールとを備えており、
前記複数の第１のパッケージ基板は、それぞれ前記多段凹部の対応する段部または前記多段凹部の底面において前記基準電位配線に電気的に接続されることを特徴とする積層型半導体パッケージ。 - 前記複数の第１のパッケージ基板は３段以上積層されており、前記複数の第１のパッケージ基板のうち最下段および下から２段目の前記第１のパッケージ基板のみが最下段の前記第１のパッケージ基板の前記下面に設けられた前記実装用半田ボールを介して基準電位が供給されることを特徴とする請求項１記載の積層型半導体パッケージ。
- 請求項１または請求項２に記載された積層型半導体パッケージと、
該積層型半導体パッケージの前記複数の第１のパッケージ基板に実装された複数の半導体素子とを備えていることを特徴とする積層型半導体装置。 - 上面に多段凹部を有しており、基準電位配線および信号配線を含んでいる第１のパッケージ基板と、
それぞれ半導体素子の実装領域を有しており、互いに積層用半田ボールを介して積層された状態で前記第１のパッケージ基板の前記多段凹部内に設けられる複数の第２のパッケージ基板と、
前記第１のパッケージ基板の下面に設けられた実装用半田ボールとを備えており、
前記複数の第２のパッケージ基板は、それぞれ前記多段凹部の対応する段部または前記多段凹部の底面において前記基準電位配線または信号配線に電気的に接続されることを特徴とする積層型半導体パッケージ。 - 請求項４に記載された積層型半導体パッケージと、
該積層型半導体パッケージの前記複数の第２のパッケージ基板に実装された複数の半導体素子とを備えていることを特徴とする積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011146038A JP2012160693A (ja) | 2011-01-11 | 2011-06-30 | 積層型半導体パッケージおよび積層型半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011003145 | 2011-01-11 | ||
| JP2011003145 | 2011-01-11 | ||
| JP2011146038A JP2012160693A (ja) | 2011-01-11 | 2011-06-30 | 積層型半導体パッケージおよび積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012160693A true JP2012160693A (ja) | 2012-08-23 |
Family
ID=46840957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011146038A Withdrawn JP2012160693A (ja) | 2011-01-11 | 2011-06-30 | 積層型半導体パッケージおよび積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012160693A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016529719A (ja) * | 2013-08-09 | 2016-09-23 | アップル インコーポレイテッド | マルチダイに対する精細な粒度の集積型電圧調整 |
| KR20190092404A (ko) | 2016-12-19 | 2019-08-07 | 타츠타 전선 주식회사 | 패키지 기판 및 패키지 기판의 제조 방법 |
| US11836777B2 (en) | 2016-10-16 | 2023-12-05 | Ebay Inc. | Intelligent online personal assistant with multi-turn dialog based on visual search |
-
2011
- 2011-06-30 JP JP2011146038A patent/JP2012160693A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016529719A (ja) * | 2013-08-09 | 2016-09-23 | アップル インコーポレイテッド | マルチダイに対する精細な粒度の集積型電圧調整 |
| US10056384B2 (en) | 2013-08-09 | 2018-08-21 | Apple Inc. | Multi-die fine grain integrated voltage regulation |
| US11063046B2 (en) | 2013-08-09 | 2021-07-13 | Apple Inc. | Multi-die fine grain integrated voltage regulation |
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| KR20190092404A (ko) | 2016-12-19 | 2019-08-07 | 타츠타 전선 주식회사 | 패키지 기판 및 패키지 기판의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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