JP2013219266A - 半導体集積回路 - Google Patents

Abstract

【課題】 上位層の金属配線の修正だけで最低限の回路修正が可能な半導体集積回路を提供する。
【解決手段】 ソースが電源電位に接続する第１トランジスタＱ１とソースが接地電位に接続する第２トランジスタＱ２と、第１トランジスタのゲートＧ１を第１電極Ｅ１に接続する第１接続手段と、第２トランジスタのゲートＧ２を第２電極Ｅ１に接続する第２接続手段と、第１トランジスタのドレインＤ１を第３電極Ｅ３に接続する第３接続手段と、第２トランジスタのドレインＤ２を第４電極Ｅ２に接続する第４接続手段を有し、第１乃至第４電極が上位層配線ＭＬ２で形成され、第１及び第２電極の両方が第３及び第４電極の何れか一方と上位層配線ＭＬ２により接続されることで、第１及び第２電極と接続されない側の第３及び第４電極の何れか他方から、電源電位または接地電位を選択的に出力可能に構成された回路セルを備える。
【選択図】 図３

Description

本発明は、自動配置配線ツールを用いてレイアウト設計される半導体集積回路に関する。

近年、半導体プロセスの微細化が益々進み、１つの半導体集積回路に実装される回路の規模が大きくなっている。また素子面積が小さくなったことで、チップ面積における配線領域の占める割合が大きくなっている。そこで、配線領域の占有面積を抑制するために、多層配線技術が用いられる。更に、多層配線技術による配線層数の増加に加えて、微細なパターニングを実現するために製造プロセスの工程数が増え、シリコンウェハ上に回路を構成するために要する時間も大幅に延びている。

一方で、集積された回路の複雑さから回路の間違いを見落とし易くなり、また過去の製造プロセスでは問題とならなかったような物理現象による誤動作が発生するようになってきたことから、一旦シリコンウェハを製造した後で回路変更を行わなければならない事象が多く発生している。このため、軽微な回路修正を行うために膨大な時間とコストが掛かるようになっている。

半導体集積回路は、基本的に一旦シリコン基板上に回路を構築すると変更することができない。しかしながら、回路集積規模が大きければ大きいほど回路の検証に膨大な時間が必要となるため、実際に半導体集積回路が作製された後、或いは、その作製途中で回路の誤りを発見することが頻繁に生じる。特に、近年製造プロセスの微細化が進むにつれ、回路規模は更に膨れ上がり、検証すべき項目は膨大である。また製造プロセス面でも僅かな工程の揺れに対して回路の特性がばらつきやすくなり、実際に完成した半導体集積回路が設計通りに動作しないことも起こり易くなった。従って、回路の修正を実施する可能性は高くなっている一方で、製造工程の複雑さから回路変更に要する費用的、時間的なコストが著しく上昇している。このことは以前のようには何度も回路修正が行えないことを意味している。よって、できるだけ少ないコストで必要最小限の回路修正を行うことが必要不可欠となっている。

従来の当該回路修正のための手法としては、主に、以下の２通りの手法が取られてきた。第１の手法では、冗長な論理回路（以下、スペアセル）を予めチップ上に配置しておき、金属配線の繋ぎ換えで論理の修正を行う。第２の手法では、金属配線層の変更のみで様々な論理回路に変更可能な基本セル（以下、ＧＡセル）を予め配置しておき、当該ＧＡセルの論理回路を変更して論理の修正を行う。

上記第１の手法では、物理的な配置配線領域をスペアセルによって消費してしまうため配置配線の効率が悪いこと、並びに、実際に回路修正が必要になった際にも適切な位置に上記スペアセルが無ければ修正できないこと等から、近年使用頻度が低くなっている。一方、第２の手法は、本来の論理回路を配置配線した後に空いた領域にＧＡセルを配置するため、配置配線領域を浪費しないことと、論理修正を行いたい場所にＧＡセルが存在すれば、ほぼ必要な論理を構成でき効率が良いことから多用されている。

ところが、製造プロセスの微細化が更に進んだことで、金属配線層の変更ですら修正に掛かる製造コストが非常に高くなってきた。そのため、上記第２の手法であっても、できるだけ少ない層数の金属配線で回路修正を行うことが強く要請されている。しかし、上記第２の手法では、ＧＡセルの論理回路を変更するのに、上位層の金属配線に比べて製造コストの高い最下層の金属配線を使用しているため、可能な限り上位層の金属配線を用いて回路修正を行う要求が高まっている。

このため、インバータ回路、ナンド（否定論理積）回路、ノア（否定論理和）回路等の単位セル回路の一部において、内部信号を電源電位または接地電位に固定することにより、当該単位セル回路の機能を犠牲にして、問題のある回路を修復することが行われている。この方法であれば、大規模な回路変更を避けることができ、回路修正量が最小限で済むため、変更する金属配線層を少なくできるとともに、修正後に実施すべき回路動作検証を最小限にすることで早期に完成品を提供することができる。

一例として、下記の特許文献１では、単位セル回路の入力信号を電源電位または接地電位に直接接続できる手段が提案されている。

特許文献１では、上述の単位セル回路のｐ型ウェル領域及びｎ型ウェル領域に入力信号を接続する固定端子が設けられており、単位セル回路に設けられた固定端子が、電源電位または接地電位に接続されている。内部信号の近傍にある固定端子と、電位を固定する対象の入力端子とを接続することにより、簡単に回路の固定を行うことができる。

特開２０００−１２４３１８号公報

しかしながら、近年の微細プロセスにおいては、ゲート酸化膜が非常に薄くなっていることから、電源配線及び接地配線からのノイズによりゲート破壊が起き易いため、入力端子であるトランジスタのゲートを直接電源電位や接地電位に固定することができない。

そこで、図１に示すような電源電位固定用セルと接地電位固定用セルを各別に設けることにより、電源配線ＶＤＤ及び接地配線ＶＳＳからのノイズによるゲート破壊を防ぐことを行っている。図１（Ａ）は電源電位固定用セルのレイアウト図及びその等価回路図を、図１（Ｂ）は接地電位固定用セルのレイアウト図及びその等価回路図を、夫々示している。図１に示す電源電位固定用セルと接地電位固定用セルは、夫々配置配線処理後の空き領域に予め配置される。

図１に示す電源電位固定用セルと接地電位固定用セルは、夫々のゲートが互いに接続したｐチャネル型ＭＯＳＦＥＴの第１トランジスタＱ１とｎチャネル型ＭＯＳＦＥＴの第２トランジスタＱ２で構成されており、第１トランジスタＱ１のソースは電源配線ＶＤＤに接続し、第２トランジスタＱ２のソースは接地配線ＶＳＳに接続している。尚、図１中の第１及び第２トランジスタＱ１，Ｑ２のドレイン、ソース、チャネルを形成する活性領域ＡＡを実線の矩形枠（中は白地）で示し、第１及び第２トランジスタＱ１，Ｑ２のゲートを形成するポリシリコン層ＰＳをドットパターンで、当該活性領域ＡＡの上に重ねて示し、１層目の金属配線ＭＬ１を斜めのクロスハッチパターンで、当該活性領域ＡＡ及びポリシリコン層ＰＳの上に重ねて示している。また、１層目の金属配線ＭＬ１と上記ドレイン、ソース及びポリシリコン層との各電気的接続用のコンタクト孔Ｖ１を丸印で示している。尚、コンタクト孔Ｖ１は配置が分かるように、便宜的に、１層目の金属配線ＭＬ１の上に重ねて示している。

電源電位固定用セルでは、２つのトランジスタＱ１，Ｑ２のゲートが、第２トランジスタＱ２のドレインＤ２と接続している。このため、各ゲートは高抵抗を介して接地された状態と等しく、ゲート電位は接地電位にｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた電位以下となる。この結果、電源電位と接地電位間の電位差が、２つのトランジスタの閾値電圧の絶対値の和より大きい場合、第１トランジスタＱ１が導通状態となり、第１トランジスタＱ１のドレインＤ１の電位が電源電位となる。第１トランジスタＱ１のドレインＤ１を、電位を固定する対象の回路の入力に接続することにより、当該回路の入力を電源電位に固定することができる。

一方、接地電位固定用セルでは、２つのトランジスタＱ１，Ｑ２のゲートが、第１トランジスタＱ１のドレインＤ１と接続している。このため、各ゲートは高抵抗を介して電源電位に接続された状態と等しく、ゲート電位は電源電位にｐチャネル型ＭＯＳＦＥＴの閾値電圧（負値）を加えた電位以上となる。この結果、電源電位と接地電位間の電位差が、２つのトランジスタの閾値電圧の絶対値の和より大きい場合、第２トランジスタＱ２が導通状態となり、第２トランジスタＱ２のドレインＤ２の電位が接地電位となる。第２トランジスタＱ２のドレインＤ２を、電位を固定する対象の回路の入力に接続することにより、当該回路の入力を接地電位に固定することができる。

しかしながら、自動配置配線処理の改良により、回路セルの配置効率が向上しており、配置配線終了後の空き領域が少なくなってきており、図１に示す電源電位固定用セルと接地電位固定用セルの両方を配置する余裕がなくなってきている。

本発明は、上記の問題点に鑑みてなされたもので、その目的は、上位層の金属配線の修正だけで最低限の回路修正が可能な半導体集積回路を提供する点にある。

上記目的を達成するため、本発明は、ソースが第１の電位に接続するｐチャネル型ＭＯＳＦＥＴの第１トランジスタとソースが前記第１の電位より低電位の第２電位に接続するｎチャネル型ＭＯＳＦＥＴの第２トランジスタと、前記第１トランジスタのゲートを、最下層配線を介して上位層配線の第１電極に接続する第１接続手段と、前記第２トランジスタのゲートを、最下層配線を介して上位層配線の第２電極に接続する第２接続手段と、前記第１トランジスタのドレインを、最下層配線を介して上位層配線の第３電極に接続する第３接続手段と、前記第２トランジスタのドレインを、最下層配線を介して上位層配線の第４電極に接続する第４接続手段と、を有し、前記第１乃至第４電極を構成する各上位層配線が同一層の上位層配線であり、
前記第１電極と前記第４電極が前記同一層の上位層配線により接続され、前記第２電極と前記第３電極が前記同一層の上位層配線により接続されることで、前記第１の電位と前記第２の電位間のデカップリング容量として機能し、
前記第１及び第２電極の両方が前記第３及び第４電極の何れか一方と前記同一層の上位層配線により接続されることで、前記第１及び第２電極と接続されない側の前記第３及び第４電極の何れか他方から、前記第１の電位または前記第２の電位を選択的に出力可能に構成された回路セルを備えてなることを第１の特徴とする半導体集積回路を提供する。

更に、上記目的を達成するため、本発明は、ソースが第１の電位に接続するｐチャネル型ＭＯＳＦＥＴの第１トランジスタとソースが前記第１の電位より低電位の第２電位に接続するｎチャネル型ＭＯＳＦＥＴの第２トランジスタと、相互に接続された前記第１及び第２トランジスタのゲートを、最下層配線を介して上位層配線の第１電極に接続する第１接続手段と、前記第１トランジスタのドレインを、最下層配線を介して上位層配線の第２電極に接続する第２接続手段と、前記第２トランジスタのドレインを、最下層配線を介して上位層配線の第３電極に接続する第３接続手段と、を有し、前記第１乃至第３電極を構成する各上位層配線が同一層の上位層配線であり、
前記第１電極が前記第２及び第３電極の何れか一方と前記同一層の上位層配線により接続されることで、前記第１電極と接続されない側の前記第２及び第３電極の何れか他方から、前記第１の電位または前記第２の電位を選択的に出力可能に構成された回路セルを備えてなることを第２の特徴とする半導体集積回路を提供する。

更に、上記第１の特徴の半導体集積回路において、複数の論理回路ブロックを用い配置配線処理により構成された論理回路と、少なくとも１つの前記回路セルを備え、前記同一層の初期の上位層配線パターンでは、前記回路セルが前記第１の電位と前記第２の電位間のデカップリング容量として機能し、前記同一層の上位層配線パターンの修正より、前記複数の論理回路ブロックの内の少なくとも１つの論理回路ブロックの入力レベルとして、前記第１の電位または前記第２の電位の何れか一方が、前記回路セルから供給されることが好ましい。

更に、上記第１または第２の特徴の半導体集積回路において、複数の論理回路ブロックを用い配置配線処理により構成された論理回路と、少なくとも１つの前記回路セルを備え、前記同一層の上位層配線パターンの修正より、前記複数の論理回路ブロックの内の少なくとも１つの論理回路ブロックの入力レベルとして、前記第１の電位または前記第２の電位の何れか一方が、前記回路セルから供給されることが好ましい。

更に、上記第１乃至第４の何れか特徴の半導体集積回路は、前記同一層の上位層配線の夫々が、最上層配線であることが好ましい。

上記第１及び第２の特徴の半導体集積回路によれば、回路セル内に設けた同一層の上位層配線で夫々構成された第１乃至第４電極或いは第１乃至第３電極間の接続関係を、当該同一層の上位層配線で変更することにより、回路セル内の第１または第２トランジスタのドレインから、第１の電位または第２の電位の何れかを選択的に出力することができる。

当該回路セルを、配置配線処理後のチップ内の空き領域に予め配置しておくことにより、本来の論理回路の構成に使用された論理回路ブロック内に、入力レベルを第１の電位または第２の電位の何れかに固定することで修正可能な回路が存在する場合に、当該回路セルの出力電位を、当該同一層の上位層配線の変更により、第１の電位または第２の電位の何れかに設定することで、当該回路修正が可能となる。

ここで、上記第１及び第２の特徴の半導体集積回路では、１層の上位層配線のみの変更で回路修正が可能なため、既存の配置配線処理に対する物理的な影響が極めて少なく、また、回路修正の際にも製造コストの高い最下層配線を使用せずに所望の回路修正を行うことができる。この結果、最小限の費用と時間でその効果を実際の半導体集積回路に反映することができる。また、そのために回路面積を増大させること、及び、配線リソースを無駄に消費することが回避できる。

更に、回路修正に用いる上位層配線として最上層配線を用いることで、回路修正に斯かる費用と時間をより低く抑えることができる。

また、上記第１の特徴の半導体集積回路では、回路セルが、回路修正前の初期状態において、第１及び第２の電位間のデカップリング容量として機能するため、チップ内の電源電位を安定させて、安定した回路動作に寄与するとともに、回路修正の必要が生じた時には、第１または第２の電位を、電位を固定する必要のある回路の入力に供給することが可能となる。

電源電位固定用セルと接地電位固定用セルの回路構成例を示すレイアウト図及び等価回路図 本発明の半導体集積回路で使用する第１実施形態の回路セルの上位層配線の初期の配線パターン状態での回路構成例を示すレイアウト図及び等価回路図 図２に示す回路セルの回路変換後の電源電位固定用セルと接地電位固定用セルの回路構成例を示すレイアウト図及び等価回路図 本発明の半導体集積回路で使用する第２実施形態の回路セルの上位層配線前の状態での回路構成例を示すレイアウト図及び等価回路図 図４に示す回路セルから形成される電源電位固定用セルと接地電位固定用セルの回路構成例を示すレイアウト図及び等価回路図

以下において、本発明の半導体集積回路（以下、適宜「本発明回路」と称す）の実施形態につき図面を参照して説明する。

本発明回路は、一例として、複数の論理回路ブロックを用い配置配線処理により構成された論理回路を、当該論理回路を構成するトランジスタ等の回路素子や配線を、配置配線処理の結果に基づいて、シリコン基板等の基板上に、周知の半導体製造プロセスにより形成することにより作製される。論理回路ブロックの具体的な構成や配置配線処理は、種々の形式のものが多く存在しており、回路規模や用途に応じて適切なものを使用すればよく、また、新たに設計しても良いが、その具体的な内容は、本発明の本旨ではないので、詳細な説明は割愛する。

本発明回路では、上述の配置配線処理を行った後のチップ上の空き領域に、本発明に係る回路セルが、１または複数配置されている。

尚、以下の説明では、本発明回路を形成する金属配線として２層配線を想定する。つまり、１層目の金属配線が最下層配線で、トランジスタのドレイン及びソースを形成する不純物拡散領域との間での電気的接続、及び、トランジスタのゲートを形成するポリシリコン層との間での電気的接続は、１層目の金属配線と不純物拡散領域及びポリシリコン層との間の層間絶縁膜を貫通する第１のコンタクト孔（ビア）に導電性材料が充填されることで実現される。また、本実施形態では、１層目の金属配線が上位層配線（最上層配線）で、１層目の金属配線との電気的接続は、２層目の金属配線と１層目の金属配線との間の層間絶縁膜を貫通する第２のコンタクト孔（ビア）に導電性材料が充填されることで実現される。

また、以下の説明で参照する図面中の回路セルのレイアウト図では、図１と同様に、活性領域ＡＡを実線の矩形枠（中は白地）で示し、ポリシリコン層ＰＳをドットパターンで、当該活性領域ＡＡの上に重ねて示し、１層目の金属配線ＭＬ１を斜めのクロスハッチパターンで、当該活性領域ＡＡ及びポリシリコン層ＰＳの上に重ねて示し、１層目の金属配線ＭＬ１とトランジスタのドレイン、ソース及びポリシリコン層との各電気的接続用の第１のコンタクト孔Ｖ１を丸印で示している。更に、２層目の金属配線ＭＬ２を別種の斜めのクロスハッチパターンで、当該活性領域ＡＡ、ポリシリコン層ＰＳ、第１のコンタクト孔Ｖ１、及び、１層目の金属配線ＭＬ１の上に重ねて示し、２層目の金属配線ＭＬ２と１層目の金属配線ＭＬ１との電気的接続用の第２のコンタクト孔Ｖ２を丸印（黒丸）で示している。尚、第１及び第２のコンタクト孔Ｖ１，Ｖ２は夫々の配置が分かるように、便宜的に、第１のコンタクト孔Ｖ１は１層目の金属配線ＭＬ１の上に重ねて、第２のコンタクト孔Ｖ２は２層目の金属配線ＭＬ２の上に重ねて示している。

［第１実施形態］
第１実施形態に係る本発明回路では、上述の空き領域に、図２に示す回路セル１が、１または複数配置されている。以下、回路セル１の構成、及び、回路セル１による回路修正について説明する。

図２は、２層目の金属配線ＭＬ２の初期の配線パターンにおける回路セル１のレイアウト図及びその等価回路図を示している。図２に示すように、回路セル１は、ｐチャネル型ＭＯＳＦＥＴの第１トランジスタＱ１とｎチャネル型ＭＯＳＦＥＴの第２トランジスタＱ２を備え、第１トランジスタＱ１のソースは電源配線ＶＤＤに接続し、第２トランジスタＱ２のソースは接地配線ＶＳＳに接続している。

第１トランジスタＱ１のゲートＧ１と第２トランジスタＱ２のドレインＤ２は、夫々、第１のコンタクト孔Ｖ１、１層目の金属配線ＭＬ１、及び、第２のコンタクト孔Ｖ２を介して、２層目の金属配線ＭＬ２の第１電極Ｅ１及び第４電極Ｅ４と電気的に接続し、第１及び第４電極Ｅ１，Ｅ４が２層目の金属配線ＭＬ２により相互に電気的に接続して、単体の電極として形成されている。

第２トランジスタＱ１のゲートＧ２と第１トランジスタＱ２のドレインＤ１は、夫々、第１のコンタクト孔Ｖ１、１層目の金属配線ＭＬ１、及び、第２のコンタクト孔Ｖ２を介して、２層目の金属配線ＭＬ２の第２電極Ｅ２及び第３電極Ｅ３と電気的に接続し、第２及び第３電極Ｅ２，Ｅ３が２層目の金属配線ＭＬ２により相互に電気的に接続して、単体の電極として形成されている。

以上の第１及び第２トランジスタＱ１，Ｑ２の各ソース、ドレイン、ゲート間の接続関係によって、図２の等価回路図に示すように、第１トランジスタＱ１のゲートＧ１と第２トランジスタＱ２のドレインＤ２間、及び、第２トランジスタＱ１のゲートＧ２と第１トランジスタＱ２のドレインＤ１間が相互に接続した回路が形成され、第１及び第２トランジスタＱ１，Ｑ２が夫々オン状態となり、夫々のゲート容量によって、回路セル１は、電源配線ＶＤＤと接地配線ＶＳＳ間に介装されるデカップリング容量として機能する。

本発明回路の論理回路を構成する論理回路ブロックにおいて、回路修正が必要な場合に、図２に示す回路セル１を、２層目の金属配線ＭＬ２のパターン変更により、図１に示すような電源電位固定用セルまたは接地電位固定用セルに変換して、回路セル１から、電源配線ＶＤＤの電源電位Ｖｄｄ（第１の電位）または接地配線ＶＳＳの接地電位Ｖｓｓ（第２の電位）を出力し、当該出力された何れかの固定電位ＶｄｄまたはＶｓｓを、２層目の金属配線ＭＬ２を介して、修正を要する回路の入力に供給して、当該要修正回路の入力レベルを固定する。尚、本実施形態では、電源電位Ｖｄｄは、接地電位Ｖｓｓに第１及び第２トランジスタＱ１，Ｑ２の夫々閾値電圧Ｖｔｈ１，Ｖｔｈ２を加えた電位（Ｖｓｓ＋Ｖｔｈ１＋Ｖｔｈ２）より高電位である場合を想定する（後述する第２実施形態においても同様である）。

図３（Ａ）及び（Ｂ）に、図２に示す回路セル１から２層目の金属配線ＭＬ２のパターン変更により変換された電源電位固定用セル１Ａと接地電位固定用セル１Ｂのレイアウト図及びその等価回路図を夫々示す。

図３（Ａ）に示す電源電位固定用セル１Ａは、２層目の金属配線ＭＬ２のパターン変更により、第２電極Ｅ２と第３電極Ｅ３間が分離され、第２電極Ｅ２と第４電極Ｅ４間が電気的に接続されることで形成される。この結果、第１及び第２トランジスタＱ１，Ｑ２の両方のゲートＧ１，Ｇ２が、第２トランジスタＱ２のドレインＤ２と接続する回路構成となり、第３電極Ｅ３（第１トランジスタＱ１のドレインＤ１）から電源電位Ｖｄｄが出力される。

一方、図３（Ｂ）に示す接地電位固定用セル１Ｂは、２層目の金属配線ＭＬ２のパターン変更により、第１電極Ｅ１と第４電極Ｅ４間が分離され、第１電極Ｅ１と第３電極Ｅ３間が電気的に接続されることで形成される。この結果、第１及び第２トランジスタＱ１，Ｑ２の両方のゲートＧ１，Ｇ２が、第１トランジスタＱ１のドレインＤ１と接続する回路構成となり、第４電極Ｅ４（第２トランジスタＱ２のドレインＤ２）から接地電位Ｖｓｓが出力される。

ここで、２層目の金属配線ＭＬ２の初期の配線パターン状態において、回路セル１を、デカップリング容量として、各論理回路ブロックに夫々配置しておけば、何れかの論理回路ブロックで回路修正が必要となった場合に、当該論理回路ブロックに対して配置した回路セル１を、２層目の金属配線ＭＬ２の配線パターンを変更して、電源電位固定用セル１Ａまたは接地電位固定用セル１Ｂに変換すると、当該回路修正のための２層目の金属配線ＭＬ２の配線長を短くすることができる。本第１実施形態では、電源電位固定用セル及び接地電位固定用セルの両方を論理回路ブロックの配置領域に予め配置しておく必要がないため、そのために、チップ面積が増大したり、配置領域を無駄に消費したりすることを回避できる。

［第２実施形態］
第２実施形態に係る本発明回路では、上述の空き領域に、図５に示す２種類の回路セル２（２Ａ、２Ｂ）の少なくとも一方が、１または複数配置されている。以下、回路セル２の構成、及び、回路セル２による回路修正について説明する。

図４は、２層目の金属配線ＭＬ２を形成する前における回路セル２のレイアウト図及びその等価回路図を示している。図４に示すように、第１実施形態の回路セル１と同様に、回路セル２は、ｐチャネル型ＭＯＳＦＥＴの第１トランジスタＱ１とｎチャネル型ＭＯＳＦＥＴの第２トランジスタＱ２を備え、第１トランジスタＱ１のソースは電源配線ＶＤＤに接続し、第２トランジスタＱ２のソースは接地配線ＶＳＳに接続している。

第１トランジスタＱ１のゲートＧ１と第２トランジスタＱ２のゲートＧ２が、ポリシリコン層によって相互に接続されている。また、ゲートＧ１とゲートＧ２は、２層目の金属配線ＭＬ２を形成して回路セル２が後述する電源電位固定用セル２Ａまたは接地電位固定用セル２Ｂとなった状態において、２層目の金属配線ＭＬ２の第１電極Ｅ５と接続可能なように、ゲートＧ１及びゲートＧ２と電気的に接続するコンタクト孔Ｖ１、１層目の金属配線ＭＬ１、及び、コンタクト孔Ｖ２が予め形成されている。

第１トランジスタＱ１のドレインＤ１は、２層目の金属配線ＭＬ２を形成後に、２層目の金属配線ＭＬ２の第２電極Ｅ６と接続可能なように、ドレインＤ１と電気的に接続するコンタクト孔Ｖ１、１層目の金属配線ＭＬ１、及び、コンタクト孔Ｖ２が予め形成されている。

第２トランジスタＱ２のドレインＤ２は、２層目の金属配線ＭＬ２を形成後に、２層目の金属配線ＭＬ２の第３電極Ｅ７と接続可能なように、ドレインＤ２と電気的に接続するコンタクト孔Ｖ１、１層目の金属配線ＭＬ１、及び、コンタクト孔Ｖ２が予め形成されている。

図４に示される２層目の金属配線ＭＬ２の形成前の状態では、回路セル２には、第１乃至第３電極Ｅ５〜Ｅ７は当然に形成されておらず、図４中では破線で示されている。

図４に示す２層目の金属配線ＭＬ２の形成前の回路セル２に対して、初期の配線パターンの２層目の金属配線ＭＬ２を形成することで、図５（Ａ）に示す回路セル（電源電位固定用セル）２Ａと図５（Ｂ）に示す回路セル（接地電位固定用セル）２Ｂの何れか一方の回路セル（電位固定用セル）２が形成される。

図５（Ａ）及び（Ｂ）に、図４に示す回路セル２に２層目の金属配線ＭＬ２を形成して得られる電源電位固定用セル２Ａと接地電位固定用セル２Ｂのレイアウト図及びその等価回路図を夫々示す。

図５（Ａ）に示す電源電位固定用セル２Ａは、２層目の金属配線ＭＬ２により、第１電極Ｅ５と第３電極Ｅ７間が電気的に接続され、第２電極Ｅ６が第１及び第３電極Ｅ５，Ｅ７から分離する。この結果、第１及び第２トランジスタＱ１，Ｑ２の両方のゲートＧ１，Ｇ２が、第２トランジスタＱ２のドレインＤ２と接続する回路構成となり、第２電極Ｅ６（第１トランジスタＱ１のドレインＤ１）から電源電位Ｖｄｄが出力される。

一方、図５（Ｂ）に示す接地電位固定用セル２Ｂは、２層目の金属配線ＭＬ２により、第１電極Ｅ５と第２電極Ｅ６間が電気的に接続され、第３電極Ｅ７が第１及び第２電極Ｅ５，Ｅ６から分離する。この結果、第１及び第２トランジスタＱ１，Ｑ２の両方のゲートＧ１，Ｇ２が、第１トランジスタＱ１のドレインＤ１と接続する回路構成となり、第３電極Ｅ７（第２トランジスタＱ２のドレインＤ２）から接地電位Ｖｓｓが出力される。

本発明回路の論理回路を構成する論理回路ブロックにおいて、回路修正が必要な場合に、図５に示す電源電位固定用セル２Ａまたは接地電位固定用セル２Ｂから、電源電位Ｖｄｄ（第１の電位）または接地電位Ｖｓｓ（第２の電位）を出力し、当該出力された何れかの固定電位ＶｄｄまたはＶｓｓを、２層目の金属配線ＭＬ２を介して、修正を要する回路の入力に供給して、当該要修正回路の入力レベルを固定する。

２層目の金属配線ＭＬ２の初期の配線パターン状態において、回路セル２が電源電位固定用セル２Ａとして形成されている場合において、回路修正において接地電位Ｖｓｓが必要となった場合は、２層目の金属配線ＭＬ２の配線パターンを変更して、第１電極Ｅ５と第３電極Ｅ７間を分離して、第１電極Ｅ５と第２電極Ｅ６間を接続することにより、電源電位固定用セル２Ａを接地電位固定用セル２Ｂに変換することで、当該変換後の接地電位固定用セル２Ｂから回路修正に必要な接地電位Ｖｓｓを得ることができる。

逆に、２層目の金属配線ＭＬ２の初期の配線パターン状態において、回路セル２が接地電位固定用セル２Ｂとして形成されている場合において、回路修正において電源電位Ｖｄｄが必要となった場合は、２層目の金属配線ＭＬ２の配線パターンを変更して、第１電極Ｅ５と第２電極Ｅ６間を分離して、第１電極Ｅ５と第３電極Ｅ７間を接続することにより、接地電位固定用セル２Ｂを電源電位固定用セル２Ａに変換することで、当該変換後の電源電位固定用セル２Ａから回路修正に必要な電源電位Ｖｄｄを得ることができる。

以上のように、電源電位固定用セル２Ａと接地電位固定用セル２Ｂは、２層目の金属配線ＭＬ２のパターン変更により、相互に変換可能であるから、初期の配線パターン状態において、回路セル２として、電源電位固定用セル２Ａと接地電位固定用セル２Ｂの何れを予め形成しておいても問題ない。また、回路セル２を、各論理回路ブロックに夫々配置しておく場合においても、電源電位固定用セル２Ａと接地電位固定用セル２Ｂの何れか一方を配置すればよい。従って、本第２実施形態では、電源電位固定用セル及び接地電位固定用セルの両方を論理回路ブロックの配置領域に予め配置しておく必要がないため、そのために、チップ面積が増大したり、配置領域を無駄に消費したりすることを回避できる。

［別実施形態］
上記第１及び第２実施形態では、回路セル１，２における第１及び第２トランジスタのレイアウトは、図２〜図５に例示したレイアウトに限定されるものではなく、図２〜図５に示す等価回路と等価な回路構成となる限りにおいて、種々の変形が可能である。また、例示した第１実施形態における第１乃至第４電極Ｅ１〜Ｅ４、第２実施形態における第１乃至第３電極Ｅ５〜Ｅ７の夫々の回路セル１，２内における配置、及び、相互間の接続パターンも、図２〜図５に例示したレイアウトに限定されるものではなく、図２〜図５に示す等価回路と等価な回路構成となる限りにおいて、種々の変形が可能である。

また、上記第１及び第２実施形態では、本発明回路を形成する金属配線として２層配線を想定したが、３層以上の多層配線を用いる場合においては、最下層配線より上位層の任意の１層の金属配線を使用して、回路セル１，２を電源電位固定用セル１Ａ，２Ａと接地電位固定用セル１Ｂ，２Ｂの何れか一方に設定することにより、回路修正を行う。回路修正に用いる上位層配線は、最下層配線より上位層の任意の１層を使用できるが、最上層の金属配線を用いるのが好ましい。

更に、上記第２実施形態では、２層目の金属配線ＭＬ２の初期の配線パターンで、電源電位固定用セル２Ａと接地電位固定用セル２Ｂの何れか一方を形成する場合を説明したが、初期の配線パターン状態において、電源電位固定用セル２Ａと接地電位固定用セル２Ｂの何れか一方を形成するのに代えて、相互に分離された状態の第１乃至第３電極Ｅ５〜Ｅ７（図４で破線で示す）を、２層目の金属配線ＭＬ２で形成してもよい。尚、２層目の金属配線ＭＬ２の初期の配線パターン状態では、第１及び第２トランジスタＱ１，Ｑ２の各ゲートＧ１，Ｇ２は相互に接続しているがフローティング状態であり、第１及び第２トランジスタＱ１，Ｑ２の各ドレインＤ１，Ｄ２も、夫々フローティング状態である。そして、回路修正の段階で、２層目の金属配線ＭＬ２の配線パターンを変更することにより、回路セル２は、電源電位固定用セル２Ａと接地電位固定用セル２Ｂの何れか一方に変換される。

１，２： 回路セル
１Ａ，２Ａ： 電源電位固定用セル
１Ｂ，２Ｂ： 接地電位固定用セル
ＡＡ： 活性領域
Ｄ１： 第１トランジスタのドレイン
Ｄ２： 第２トランジスタのドレイン
Ｅ１： 第１電極（第１トランジスタのゲートと同電位）
Ｅ２： 第２電極（第２トランジスタのゲートと同電位）
Ｅ３： 第３電極（第１トランジスタのドレインと同電位）
Ｅ４： 第４電極（第２トランジスタのドレインと同電位）
Ｅ５： 第１電極（第１及び第２トランジスタのゲートと同電位）
Ｅ６： 第２電極（第１トランジスタのドレインと同電位）
Ｅ７： 第３電極（第２トランジスタのドレインと同電位）
Ｇ１： 第１トランジスタのゲート
Ｇ２： 第２トランジスタのゲート
ＭＬ１： １層目の金属配線
ＭＬ２： ２層目の金属配線
ＰＳ： ポリシリコン層
Ｑ１： 第１トランジスタ
Ｑ２： 第２トランジスタ
Ｖ１： 第１のコンタクト孔
Ｖ２： 第２のコンタクト孔
ＶＤＤ： 電源配線
ＶＳＳ： 接地配線

Claims (5)

1. ソースが第１の電位に接続するｐチャネル型ＭＯＳＦＥＴの第１トランジスタと
   ソースが前記第１の電位より低電位の第２電位に接続するｎチャネル型ＭＯＳＦＥＴの第２トランジスタと、
   前記第１トランジスタのゲートを、最下層配線を介して上位層配線の第１電極に接続する第１接続手段と、
   前記第２トランジスタのゲートを、最下層配線を介して上位層配線の第２電極に接続する第２接続手段と、
   前記第１トランジスタのドレインを、最下層配線を介して上位層配線の第３電極に接続する第３接続手段と、
   前記第２トランジスタのドレインを、最下層配線を介して上位層配線の第４電極に接続する第４接続手段と、を有し、
   前記第１乃至第４電極を構成する各上位層配線が同一層の上位層配線であり、
   前記第１電極と前記第４電極が前記同一層の上位層配線により接続され、前記第２電極と前記第３電極が前記同一層の上位層配線により接続されることで、前記第１の電位と前記第２の電位間のデカップリング容量として機能し、
   前記第１及び第２電極の両方が前記第３及び第４電極の何れか一方と前記同一層の上位層配線により接続されることで、前記第１及び第２電極と接続されない側の前記第３及び第４電極の何れか他方から、前記第１の電位または前記第２の電位を選択的に出力可能に構成された回路セルを備えてなることを特徴とする半導体集積回路。
2. ソースが第１の電位に接続するｐチャネル型ＭＯＳＦＥＴの第１トランジスタと
   ソースが前記第１の電位より低電位の第２電位に接続するｎチャネル型ＭＯＳＦＥＴの第２トランジスタと、
   相互に接続された前記第１及び第２トランジスタのゲートを、最下層配線を介して上位層配線の第１電極に接続する第１接続手段と、
   前記第１トランジスタのドレインを、最下層配線を介して上位層配線の第２電極に接続する第２接続手段と、
   前記第２トランジスタのドレインを、最下層配線を介して上位層配線の第３電極に接続する第３接続手段と、を有し、
   前記第１乃至第３電極を構成する各上位層配線が同一層の上位層配線であり、
   前記第１電極が前記第２及び第３電極の何れか一方と前記同一層の上位層配線により接続されることで、前記第１電極と接続されない側の前記第２及び第３電極の何れか他方から、前記第１の電位または前記第２の電位を選択的に出力可能に構成された回路セルを備えてなることを特徴とする半導体集積回路。
3. 複数の論理回路ブロックを用い配置配線処理により構成された論理回路と、少なくとも１つの前記回路セルを備え、
   前記同一層の初期の上位層配線パターンでは、前記回路セルが前記第１の電位と前記第２の電位間のデカップリング容量として機能し、
   前記同一層の上位層配線パターンの修正より、前記複数の論理回路ブロックの内の少なくとも１つの論理回路ブロックの入力レベルとして、前記第１の電位または前記第２の電位の何れか一方が、前記回路セルから供給されることを特徴とする請求項１に記載の半導体集積回路。
4. 複数の論理回路ブロックを用い配置配線処理により構成された論理回路と、少なくとも１つの前記回路セルを備え、
   前記同一層の上位層配線パターンの修正より、前記複数の論理回路ブロックの内の少なくとも１つの論理回路ブロックの入力レベルとして、前記第１の電位または前記第２の電位の何れか一方が、前記回路セルから供給されることを特徴とする請求項１または２に記載の半導体集積回路。
5. 前記同一層の上位層配線の夫々が、最上層配線であることを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路。
   

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